CN105719683B - 存储器件 - Google Patents

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Abstract

一种存储器件，包括：存储体，包括多个字线；以及字线控制器，在激活操作期间，所述字线控制器能够当激活多个字线之中的与输入地址相对应的第二字线时激活多个字线之中的在之前的写入操作期间被访问的第一字线。

Description

存储器件
相关申请的交叉引用
本申请要求于2014年12月19日提交的申请号为10-2014-0184129的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种存储器件。
背景技术
当从外部源(例如系统或其控制器)请求读取和写入数据时，存储器件执行读取和写入操作。储存数据的基本单元是存储单元。在存储器件中，一个存储单元包括一个储存1比特数据的电容器。在写入操作中，通过对电容充电和放电来将数据储存在存储单元中。在读取操作中，储存在存储单元中的数据的极性(例如“0”或“1”)由储存在电容中的电荷量来确定。
“写入恢复时间(tWR)”是存储器件常用的性能度量。写入恢复时间是从写入操作被执行以及数据被储存在存储器件的存储单元中的时刻到储存的数据不再被影响(即使是预充电操作)的时刻的时间段。即，写入恢复时间(tWR)是从给定写入命令时开始正确地将数据储存在存储器件的存储单元中所必需的最少的时间。
写入恢复时间对写入操作速度有影响。即，随着写入恢复时间变得更长，存储器件的写入操作速度可以变慢，而随着写入恢复时间减短，存储器件的写入操作速度可以增加。因此，在高速性能与保证充足的写入恢复时间以稳定写入操作之间经常存在折衷。对于高速地操作半导体存储器件且同时阻止由于写入恢复时间的缺少而引起的错误的出现的方法已经作了各种研究。
发明内容
各种实施例针对提供一种存储器件，所述存储器件能够通过在其中另一个字线被激活的时段中将在之前的写入操作期间已经被访问的字线激活并预充电来减少由于写入恢复时间的缺少而引起的错误。
而且，各种实施例针对提供一种存储器件，所述存储器件能够通过激活一个存储体中两个或更多的字线来有效地操作其存储体。
在一个实施例中，存储器件包括：存储体，包括多个字线；以及字线控制器，在激活操作期间，所述字线控制器能够当激活多个字线之中的与输入地址相对应的第二字线时激活多个字线之中的在之前的写入操作期间被访问的第一字线。
在一个实施例中，存储器件包括：第一存储体，包括第一存储块和第二存储块，所述第一存储块和第二存储块包括多个字线；第二存储体，包括第三存储块和第四存储块，所述第三存储块和第四存储块包括多个字线；体选择单元，能够选择第一存储体和第二存储体的对应于体地址的一个存储体；第一字线控制器，在激活操作期间，当第一存储体被选中时，所述第一字线控制器能够当激活第一存储体中的多个字线之中的与输入地址相对应的第二字线时激活第一存储体中的多个字线之中的在之前的写入操作期间被访问的第一字线；以及第二字线控制器，在激活操作期间，当第二存储体被选中时，所述第二字线控制器能够当激活第二存储体中的多个字线之中与输入地址相对应的第四字线时激活第二存储体中的多个字线之中在之前的写入操作期间第二存储体中被访问的第三字线。
在一个实施例中，存储器件包括：存储体，包括多个存储块，所述存储块包括多个字线；体选择单元，能够选择多个存储体中的与体地址相对应的存储体；以及多个字线控制器，在激活操作期间，当多个存储体中的对应的存储体被选中时，所述多个字线控制器能够当激活对应的存储体中的多个字线之中的与输入地址相对应的第二字线时激活多个字线之中的在之前的写入操作期间被访问的第一字线。
附图说明
图1是示出根据本发明的一个实施例的存储器件的配置的框图；
图2A和2B是解释图1中示出的存储器件的操作的视图；
图3是图示出根据本发明的一个实施例的存储器件的配置的框图；
图4A和4B是解释图3中示出的存储器件的操作的视图；
图5是示出根据本发明的一个实施例的存储器件的配置的框图；
图6A和6B是解释图5中示出的存储器件的操作的视图；
图7是示出根据本发明的一个实施例的存储器件的配置的框图；
图8A和8B是解释图7中示出的存储器件的操作的视图。
具体实施方式
下面将参照附图对本发明的各种实施例进行更详细的描述。然而，本发明可以以各种形式实现，且不应解释为局限于此处列出的实施例。相反地，提供这些实施例以使得本公开彻底且完全，且完整地将本公开的范围传递给本领域的技术人员。贯穿公开中，贯穿本发明的各种附图及实施例中，相同的附图标记表示相同的部分。
附图并非按比例绘制，且在某些情况下，可能对比例进行了夸大以清楚地示出实施例的特征。当一个元件被称作连接或耦接到另一个元件时，应当明白，前者可以直接连接或耦接到后者，或者通过他们之间的中间元件而电连接或耦接到后者。再者，当描述某物“包含”(或“包括”)或“具有”某些元件时，应当明白，如果没有特别的限制，其可以包含(或包括)或具有仅仅那些元件，或者除那些元件之外其还可以包含(或包括)或具有其他元件。除非另外声明，单数形式的术语可以包括复数形式。
图1是示出根据本发明的一个实施例的存储器件的配置的框图。
参见图1，存储器件可以包括存储体110和字线控制器120。存储体110可以包括第一存储块111和第二存储块112、局域数据总线LIO以及第一局域转换单元113和第二局域转换单元114。
第一存储块111和第二存储块112可以包括多个字线WL。多个存储单元(在图1中未显示)可以连接到每个字线WL。这里，存储单元可以是DRAM单元。存储器件可以激活多个字线WL中与输入地址ADD相对应的字线，且可以或者将数据写入至连接到被激活字线的存储单元，或者从连接到被激活字线的存储单元读取数据。输入地址ADD可以包括用于从第一存储块111和第二存储块112中选择一个存储块的块地址。
当写入数据时，局域数据总线LIO可以传送要被写入至第一存储块111和第二存储块112的选中的存储块的数据，且当读取数据时，局域数据总线LIO可以传送第一存储块111和第二存储块112之中的选中的存储块的数据。
当第一转换信号SW1被激活时，第一局域转换单元113将第一存储块111连接到局域数据总线LIO。且当第一转换信号SW1被不激活时，第一局域转换单元113将第一存储块111从局域数据总线LIO断开。当第一存储块111被输入地址ADD选中时，可以激活第一转换信号SW1。
当第二转换信号SW2被激活时，第二局域转换单元114将第二存储块112连接到局域数据总线LIO。且当第二转换信号SW2被不激活时，第二局域转换单元114将第二存储块112从局域数据总线LIO断开。当第二存储块112被输入地址ADD选中时，第二转换信号SW2可以被激活。
在激活操作期间，字线控制器120可以激活多个字线WL中与输入地址ADD相对应的字线。在字线的激活时段中，字线控制器120可以额外地激活在之前的写入操作期间被访问的字线。也即，字线控制器120可以每次激活存储体110中的两个字线。在之前的写入操作期间被访问的字线可以在当前的激活操作之前的激活操作期间被激活并在接下来的写入操作期间被选中(即被定为目标)。
当与输入地址ADD相对应的字线和在之前的写入操作期间被访问的字线是在相同的存储块中时，字线控制器120仅可以激活与输入地址ADD相对应的字线。这是因为当两个字线在一个存储块中被激活时，存储单元的数据可能冲突。与此相反，当被激活的字线是在不同的存储块中时，不发生数据冲突，因为未选中的存储块与局域数据总线LIO不连接(即断开)。
字线控制器120可以包括地址储存单元121、附加激活控制器122以及第一块行控制器123和第二块行控制器124。当激活命令ACT和写入命令WT被施加到地址储存单元121时，地址储存单元121可以储存当前的输入地址，即被激活字线的地址。
当激活命令ACT被施加到附加激活控制器122时，附加激活控制器122可以将输入地址ADD与地址储存单元121的地址SADD相比较，并基于比较结果激活附加激活信号A_ACT。当输入地址ADD的块地址和地址SADD的块地址相互一样时(即当相同的存储块被选中时)，附加激活控制器122不激活附加激活信号A_ACT，而当块地址相互不同时，附加激活控制器122激活附加激活信号A_ACT。
块行控制器123和124可以分别控制对应的存储块的字线。块行控制器123和124可以响应于激活命令ACT来激活与输入地址ADD相对应的字线，以及响应于附加激活信号A_ACT来激活与地址SADD相对应的字线。当预充电命令PRE被激活时，块行控制器123和124可以对被激活字线预充电。
图2A和2B是解释图1中示出的存储器件的操作的视图。
在图2A和2B中，各自左侧的波形图“A”解释存储器件的操作，而各自右侧的框图“B1”和“B2”示出存储体110以及存储块111和存储块112以解释存储器件的操作。特别地，框图“B1”解释存储器件的第一激活操作，而框图“B2”解释存储器件的第二激活操作。在下文中，“WLI1”和“WLI2”代表与输入地址ADD相对应的字线，而“WLT”代表与储存的地址SADD相对应的字线。
图2A示出了当相互不同的存储块被输入地址ADD和储存的地址SADD选中时存储器件的操作，而图2B示出了当相同的存储块被输入地址ADD和储存的地址SADD选中时存储器件的操作。
参见图2A，当第一激活命令ACT1和第一输入地址ADD1被输入时，激活与输入地址ADD1相对应的字线WLI1(WLI1是第一存储块111的字线)。当写入命令WT被施加时，将通过局域数据总线LIO而传送的数据写入至连接到被激活字线WLI1的存储单元，且储存输入地址ADD(即当前被激活字线WLI1的地址)。当预充电命令PRE被施加时，预充电被激活字线WLI1(见框图“B1”)。
当第二激活命令ACT2和第二输入地址ADD2被输入时，激活与输入地址ADD2相对应的字线WLI2。在这种情况下，由于输入地址ADD2对应于第二存储块112，而储存的地址SADD对应于第一存储块111，故激活附加激活信号A_ACT，且可以额外地激活与储存的地址SADD相对应的字线WLT。当预充电命令PRE被施加时，可以预充电被激活字线WLT和WLI2(见附图框图“B2”)。
参见图2B，以与参照图2A所描述的相同的方式来执行第一激活操作(见框图“B1”)，从而输入地址ADD1被储存。接下来，在第二激活操作期间(见框图“B2”)，由于输入地址ADD2和储存的地址SADD都对应于第一存储块111，故不激活附加激活信号A_ACT，仅激活与输入地址ADD2相对应的字线WLI2。
存储器件可以将在其上已经执行了写入操作的字线连同与在接下来的激活操作中的输入地址ADD相对应的字线激活并预充电。当字线被激活了预定时间段时，连接到被激活字线的存储单元的数据可以被位线感测放大电路(在图1中未显示)放大，且可以重新写入。因此，尽管在之前的写入操作期间数据没有充分写入，在接下来的激活操作中数据被补偿，使得可以阻止由于数据恢复时间的缺少而导致的问题。此外，由于之前提到的操作在其中另一个字线被激活的时段中被执行，故可以有效地控制存储体110而不延迟另一个激活操作。
图3是示出根据本发明的一个实施例的存储器件的配置的框图。
参见图3，存储器件可以包括存储体110和字线控制器320。存储体110可以包括第一存储块111和第二存储块112、局域数据总线LIO以及第一局域转换单元113和第二局域转换单元114。在图1和3中示出的存储器件的部件中，具有相同附图标记的部件在配置及其操作上是相同的。
在图3中示出的存储器件中，可以共享线路301以将输入地址ADD和储存的地址SADD从字线控制器320传送到存储块。为了这个目的，字线控制器320可以包括地址储存单元321、附加激活控制器322、第一块行控制器323和第二块行控制器324以及地址选择单元325。
当激活命令ACT和写入命令WT被施加到地址储存单元321时，地址储存单元321可以储存当前输入地址ADD(即被激活字线的地址)。
当激活命令ACT被施加到附加激活控制器322时，附加激活控制器322可以将输入地址ADD与地址储存单元321的地址SADD相比较。附加激活控制器322可以基于比较结果来从施加激活命令ACT开始经过预定时间段之后激活附加激活信号A_ACT。预定时间段可以等于或者长于存储器件的说明书中定义的RAS到RAS延迟“tRRD”。
当激活命令ACT被激活时，地址选择单元325可以选择输入地址ADD并将输入地址ADD输出作为信号SEL_ADD。而当附加激活信号A_ACT被激活时，地址选择单元325可以选择储存的地址SADD并将储存的地址SADD输出作为信号SEL_ADD。
块行控制器323和324可以响应于激活命令ACT或附加激活信号A_ACT来激活与从地址选择单元325输出的地址相对应的字线。
图4A和4B是解释图3中示出的存储器件的操作的视图。
在图4A和4B中，各自左侧的波形图“A”解释存储器件的操作，而各自右侧的框图“B1”和“B2”示出存储体110以及存储块111和112以解释存储器件的操作。特别地，展示了框图“B1”以解释存储器件的第一激活操作，且展示了框图“B2”以解释存储器件的第二激活操作。“WLI1”和“WLI2”代表与输入地址ADD相对应的字线，而“WLT”代表与储存的地址SADD相对应的字线。
图4A示出了当相互不同的存储块被输入地址ADD和储存的地址选中时存储器件的操作，而图4B示出了当相同的存储块被输入地址ADD和储存的地址SADD选中时存储器件的操作。在图4A和4B中，所述第一激活操作(即与第一激活命令ACT1相对应的激活操作)与参照图2A所描述的第一激活操作相同。
参见图4A，当第二激活命令ACT2和第二输入地址被输入时，激活与输入地址ADD2相对应的字线WLI2。由于输入地址ADD2对应于第二存储块112，而储存的地址SADD对应于第一存储块111，故从激活命令ACT2激活开始经过预定时间段之后激活附加激活信号A_ACT。与储存的地址SADD相对应的字线WLT可以被额外地激活。当预充电命令PRE被施加时，可以预充电被激活字线WLT和WLI2(见框图“B2”)。
参见图4B，在第二激活操作期间(见框图“B2”)，由于输入地址ADD2和储存的地址SADD都对应于第一存储块111，故不激活附加激活信号A_ACT，仅激活与输入地址ADD2相对应的字线WLI2。
图5是示出根据本发明的一个实施例的存储器件的配置的框图。
参见图5，存储器件可以包括命令输入单元501、地址输入单元502、数据输入/输出单元503、命令解码器510、体选择单元520、转换信号发生单元530和540、字线控制器550和560以及存储体570和580。
命令输入单元501可以接收从存储控制器施加的命令CMDs，而地址输入单元502可以接收从存储控制器施加的地址ADDs。数据输入/输出单元503可以接收从存储控制器施加的数据DATA，或者将存储器件中的数据传送到存储控制器。命令CMDs、地址ADDs和数据DATA每一个可以包括多比特信号。连同激活命令而一起施加的地址ADDs可以包括用于选择存储体的体地址BK_ADD以及用于选择存储块的块地址BLK_ADD。
命令解码器510可以将通过命令输入单元501输入的命令解码并产生激活命令ACT、预充电命令PRE、写入命令WT和读取命令RD。命令解码器510可以激活命令ACT、PRE、WT和RD之中的由命令组合CMDs表示的命令。
第一存储体570和第二存储体580可以包括存储块571、572、581和582、局域数据总线LIO1和LIO2以及局域转换单元573、574、583和584。存储块571、572、581和582可以包括多个字线WL。每个字线WL可以连接多个存储单元(在图5中未显示)。存储器件可以激活多个字线WL之中的与输入地址ADD相对应的字线，且可以或者将数据写入至连接到被激活字线的存储单元或者从连接到被激活字线的存储单元读取数据。
体选择单元520可以响应于激活命令ACT、预充电命令PRE和体地址BK_ADD来产生第一和第二体激活信号BK_ACT<1:2>。当激活命令ACT被施加时，体选择单元520可以激活被体地址BK_ADD选中的存储体的体激活信号BK_ACT<1>或BK_ACT<2>，且当预充电命令PRE被施加时，体选择单元520可以将被激活的体激活信号BK_ACT<1>或BK_ACT<2>不激活。
转换信号发生单元530和540可以响应于体激活信号BK_ACT<1:2>和块地址BLK_ADD来产生转换信号SW<1:4>。当分别对应于转换信号发生单元530和540的体激活信号BK_ACT<1:2>被激活时，转换信号发生单元530和540可以激活被块地址BLK_ADD选中的存储块的转换信号SW<1>、SW<2>、SW<3>或SW<4>。
局域数据总线LIO1和LIO2可以传送相应的存储体570和580中的选中的存储块571、572、581和582的数据。全局总线GIO可以在数据输入/输出单元503与对应于选中的存储块571、572、581或582的局域数据总线LIO1或LIO2之间传送数据。
当相应的转换信号SW<1:4>被激活时，局域转换单元573、574、583和584可以连接对应的存储块和对应的局域数据总线。与此相反，当相应的转换信号SW<1:4>被不激活时，局域转换单元573、574、583和584可以将对应的存储块与对应的局域数据总线相互断开。全局转换单元504可以连接全局数据总线GIO与对应于选中的存储块571、572、581或582的局域数据总线LIO1或LIO2。
当在激活操作中相应的存储体570和580被选中时，字线控制器550和560可以激活与输入地址ADD相对应的字线。在字线的激活时段，字线控制器550和560可以额外地激活在之前的写入操作期间被访问的字线。这里，当与输入地址ADD相对应的字线和在之前的写入操作期间被访问的字线被包括在相同的存储块中时，字线控制器550和560仅可以激活与输入地址ADD相对应的字线。
字线控制器550和560可以包括地址储存单元551和561、附加激活控制器552和562以及块行控制器553、554、563和564。当相应的体激活信号BK_ACT<1:2>被激活时，地址储存单元551和561可以在写入命令WT被施加时储存被激活字线的地址ADD。
当激活命令ACT被施加时，附加激活控制器552和562可以将输入地址ADD与相应的地址储存单元551和561的地址SADD1和SADD2相比较，且可以基于比较结果分别激活附加激活信号A_ACT1和A_ACT2。当输入地址ADD与地址SADD1和SADD2对应于相同的存储块时(即当其块地址是相同的时)，附加激活控制器552和562可以不激活附加激活信号A_ACT1和A_ACT2。而当输入地址ADD与地址SADD1和SADD2对应于相互不同的存储块时(即当其块地址相互不同时)，附加激活控制器552和562可以激活附加激活信号A_ACT1和A_ACT2。
图6A和6B是解释图5中示出的存储器件的操作的视图。
在图6A和6B中，各自左侧的波形图“A”解释存储器件的操作，而各自右侧的框图“B1”和“B2”示出选中的存储体570以及选中的存储体570的存储块571和572以解释存储器件的操作。特别地，展示了框图“B1”以解释存储器件的第一激活操作，且展示了框图“B2”以解释存储器件的第二激活操作。现在将给出例子，在例子中仅第一存储体570被选中。此外，“WLI1”和“WLI2”代表与输入地址ADD相对应的字线，而“WLT”代表与储存的地址SADD相对应的字线。
图6A示出当相互不同的存储块被输入地址ADD和储存的地址SADD1选中时存储器件的操作，而图6B示出了当相同的存储块被输入地址ADD和储存的地址SADD1选中时存储器件的操作。
参见图6A，当第一激活命令ACT1和第一输入地址ADD1被输入时，体激活信号BK_ACT<1>被激活，以及与输入地址ADD1相对应的字线WLI1(WLI1是第一存储块571的字线)被激活。当写入命令WT被施加时，将通过局域数据总线LIO1传送的数据写入至连接到被激活字线WLI1的存储单元，并储存输入地址ADD1。当预充电命令PRE被施加时，预充电被激活字线WLI1(见框图“B1”)。
当第二激活命令ACT2和第二输入地址ADD2被输入时，体激活信号BK_ACT<1>被激活，以及与输入地址ADD2相对应的字线WLI2被激活。由于输入地址ADD2对应于第二存储块572，而储存的地址SADD1对应于第一存储块571，故附加激活信号A_ACT1被激活，且与储存的地址SADD1相对应的字线WLT可以被额外地激活。当预充电命令PRE被施加时，可以预充电被激活字线WLT和WLI2(见框图“B2”)。
参见图6B，以与参照图6A所描述的相同的方式来执行第一激活操作(见框图“B1”)，从而输入地址ADD1被储存。接下来，在第二激活操作期间(见框图“B2”)，由于输入地址ADD2和储存的地址SADD1都对应于第一存储块571，故不激活附加激活信号A_ACT1，仅激活与输入地址ADD2相对应的字线WLI2。
图7是示出根据本发明的一个实施例的存储器件的配置用框图。
参见图7，存储器件可以包括命令输入单元501、地址输入单元502、数据输入/输出单元503、命令解码器510、体选择单元520、转换信号发生单元530和540、字线控制器750和760以及存储体570和580。在图5和7中示出的存储器件的部件中，具有相同附图标记的部件在配置及其操作上是相同的。
在图7的存储器件中，字线控制器750和760可以共享线路701和702以将输入地址ADD及储存的地址SADD1和SADD2传送到存储块。为了这个目的，字线控制器750和760可以包括地址储存单元751和761、附加激活控制器752和762、块行控制器753、754、763和764以及地址选择单元755和765。
当相应的体激活信号BK_ACT<1:2>被激活时，地址储存单元751和761可以在写入命令WT被施加时储存被激活字线的地址ADD。
当激活命令ACT被施加到附加激活控制器752和762时，附加激活控制器752和762可以将输入地址ADD与相应的地址储存单元751和761的地址SADD1和SADD2相比较。附加激活控制器752和762可以基于比较结果来从施加激活命令ACT开始经过预定时间段之后激活附加激活信号A_ACT1和A_ACT2。在这种情况下，预定时间段可以是等同于或长于在存储器件的说明书中所定义的RAS到RAS延迟“tRRD”的时间段。
当激活命令ACT被激活时，地址选择单元755和765可以选择输入地址ADD并将输入地址ADD输出作为信号SEL_ADD1和SEL_ADD2；而当附加激活信号A_ACT1和A_ACT2被激活时，地址选择单元755和765可以选择储存的地址SADD1和SADD2并将储存的地址SADD1和SADD2输出作为信号SEL_ADD1和SEL_ADD2。
块行控制器753、754、763和764可以响应于激活命令ACT或附加激活信号A_ACT1和A_ACT2来激活与从地址选择单元755和765输出的地址相对应的字线。
图8A和8B是解释图7中示出的存储器件的操作的视图。
在图8A和8B中，各自左侧的波形图“A”解释存储器件的操作，而各自右侧的框图“B1”和“B2”示出选中的存储体570以及选中的存储体570的存储块571和572以解释存储器件的操作。特别地，展示了框图“B1”以解释存储器件的第一激活操作，且展示了框图“B2”以解释存储器件的第二激活操作。在下文中，仅对当第一存储体570被选中时给出仅仅示例。在下文中，“WLI1”和“WLI2”代表与输入地址ADD相对应的字线，而“WLT”代表与储存的地址SADD相对应的字线。
图8A示出了当相互不同的存储块被输入地址ADD和储存的地址SADD1选中时存储器件的操作，而图8B示出了当相同的存储块被输入地址ADD和储存的地址SADD1选中时存储器件的操作。在图8A和8B中，所述第一激活操作(即对应于第一激活命令ACT1的激活操作)与参照图6A所描述的第一操作相同。
参见图8A，当第二激活命令ACT2和第二输入地址ADD2被输入时，激活与输入地址ADD2相对应的字线WLI2。由于输入地址ADD2对应于第二存储块572，而储存的地址SADD1对应于第一存储块571，故从激活命令ACT2激活开始经过预定时间段之后激活附加激活信号A_ACT1。与储存的地址SADD1相对应的字线WLT可以被额外地激活。当预充电命令PRE被施加时，可以将被激活字线WLT和WLI2预充电(见框图“B2”)。
参见图8B，在第二激活操作期间(见框图“B2”)，由于输入地址ADD2和储存的地址SADD1都对应于第一存储块571，故不激活附加激活信号A_ACT1，仅激活与输入地址ADD2相对应的字线WLI2。
图5和7示出了存储器件包括两个存储体、而每个存储体包括两个存储块的情况。然而，包括在存储器件中的存储体的数目以及包括在存储体中的存储块的数目可以根据设计而变化。
根据本发明，当执行激活操作时，存储器件将在之前的写入操作期间访问的字线刷新(即将在之前的写入操作期间已经被写入至连接到字线的存储单元中的数据刷新)，以使得可以以高速度来写入数据而不出现错误。
根据本发明，在一个存储体中激活两个或者更多字线以使得可以更有效地操作存储器件。
尽管出于说明性的目的已经描述了各种实施例，本领域的技术人员将明白，在不脱离在所附的权利要求书中所界定的本发明的主旨和范围的情况下，可以做出各种改变和修正。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种存储器件，包括：
存储体，包括多个字线；以及
字线控制器，在激活操作期间，所述字线控制器能够当激活所述多个字线之中的与输入地址相对应的第二字线时激活所述多个字线之中的在之前的写入操作期间被访问的第一字线。
技术方案2.根据技术方案1所述的存储器件，其中，所述字线控制器储存在之前的写入操作期间被访问的所述第一字线的地址，并且在所述第二字线的激活时段激活与储存的地址相对应的所述第一字线。
技术方案3.根据技术方案1所述的存储器件，其中，所述字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线、并当写入命令被施加时储存所述第一输入地址。
技术方案4.根据技术方案3所述的存储器件，其中，当在所述第一激活命令之后第二激活命令被施加时，所述字线控制器激活与储存的地址相对应的所述第一字线以及与第二输入地址相对应的所述第二字线。
技术方案5.一种存储器件，包括：
第一存储体，包括第一存储块和第二存储块，所述第一存储块和第二存储块包括多个字线；
第二存储体，包括第三存储块和第四存储块，所述第三存储块和第四存储块包括多个字线；
体选择单元，能够从所述第一存储体和第二存储体中选择与体地址相对应的一个存储体；
第一字线控制器，在激活操作期间，当第一存储体被选中时，所述第一字线控制器能够当激活所述第一存储体中的所述多个字线之中的与输入地址相对应的第二字线时激活所述第一存储体中的所述多个字线之中的在之前的写入操作期间被访问的第一字线；以及
第二字线控制器，在所述激活操作期间，当所述第二存储体被选中时，所述第二字线控制器能够当激活所述第二存储体中的所述多个字线之中的与所述输入地址相对应的第四字线时激活所述第二存储体中的所述多个字线之中的在之前的写入操作期间所述第二存储体中被访问的第三字线。
技术方案6.根据技术方案5所述的存储器件，其中：
所述第一字线控制器在之前的写入操作期间储存所述第一字线的地址，并在所述第二字线的激活时段中激活与储存的地址相对应的所述第一字线；以及
所述第二字线控制器在之前的写入操作期间储存所述第三字线的地址，并在所述第四字线的激活时段中激活与储存的地址相对应的所述第三字线。
技术方案7.根据技术方案5所述的存储器件，其中：
所述第一字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述第一字线控制器激活与储存的地址相对应的所述第一字线以及与第二输入地址相对应的所述第二字线。
技术方案8.根据技术方案5所述的存储器件，其中：
所述第二字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第三字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述第二字线控制器激活与储存的地址相对应的所述第三字线以及与第二输入地址相对应的所述第四字线。
技术方案9.根据技术方案5所述的存储器件，其中：
当所述第一字线和第二字线被包括在所述第一存储块和第二存储块之中的相同的存储块中时，所述第一字线控制器在所述激活操作期间不激活所述第一字线；以及
当所述第三字线和第四字线被包括在所述第三存储块和第四存储块之中的相同的存储块中时，所述第二字线控制器在所述激活操作期间不激活所述第三字线。
技术方案10.根据技术方案5所述的存储器件，其中，
所述第一存储体包括：
第一局域数据总线，能够传送所述第一存储块和第二存储块之中的选中的存储块的数据；
第一局域转换单元，当所述第一存储块被选中时，所述第一局域转换单元能够连接所述第一存储块与所述第一局域数据总线；以及
第二局域转换单元，当所述第二存储块被选中时，所述第二局域转换单元能够连接所述第二存储块与所述第一局域数据总线，以及
所述第二存储体包括：
第二局域数据总线，能够传送所述第三存储块和第四存储块之中的选中的存储块的数据；
第三局域转换单元，当所述第三存储块被选中时，所述第三局域转换单元能够连接所述第三存储块与所述第二局域数据总线；以及
第四局域转换单元，当所述第四存储块被选中时，所述第四局域转换单元能够连接所述第四存储块与所述第二局域数据总线。
技术方案11.根据技术方案5所述的存储器件，其中
所述第一字线控制器包括：
第一地址储存单元，在第一激活操作期间，当所述第一存储体被选中以及写入命令被施加时，所述第一地址储存单元能够储存第一输入地址；
第一附加激活控制器，当在第二激活操作期间所述第一存储体被选中且所述第一存储块和第二存储块都被第二输入地址和所述第一地址储存单元中的地址选中时，所述第一附加激活控制器能够在激活命令被施加之后激活第一附加激活信号；以及
第一块行控制器和第二块行控制器，当在所述第二激活操作期间所述第一存储块和第二存储块之中的对应的存储块被选中时，所述第一块行控制器和第二块行控制器能够激活与所述第二输入地址相对应的字线，并当所述第一附加激活信号被激活时，所述第一块行控制器和第二块行控制器能够激活与所述第一地址储存单元中的地址相对应的字线，以及
所述第二字线控制器包括：
第二地址储存单元，在所述第一激活操作期间，当所述第二存储体被选中且所述写入命令被施加时，所述第二地址储存单元能够储存所述第一输入地址；
第二附加激活控制器，当在所述第二激活操作期间所述第二存储体被选中且所述第三存储块和第四存储块都被所述第二输入地址和所述第二地址储存单元中的地址选中时，所述第二附加激活控制器能够在所述激活命令被施加之后激活第二附加激活信号；以及
第三块行控制器和第四块行控制器，当在所述第二激活操作期间所述第三存储块和第四存储块之中的对应的存储块被选中时，所述第三块行控制器和第四块行控制器能够激活与所述第二输入地址相对应的字线，以及当所述第二附加激活信号被激活时，所述第三块行控制器和第四块行控制器能够激活与所述第二地址储存单元中的地址相对应的字线。
技术方案12.根据技术方案11所述的存储器件，其中：
当所述第一存储块和第二存储块之中的相同的存储块被所述第二输入地址和所述第一地址储存单元中的地址选中时，所述第一附加激活控制器不激活所述第一附加激活信号；以及
当所述第三存储块和第四存储块之中的相同的存储块被所述第二输入地址和所述第二地址储存单元中的地址选中时，所述第二附加激活控制器不激活所述第二附加激活信号。
技术方案13.根据技术方案11所述的存储器件，其中：
所述第一字线控制器包括第一地址选择单元，所述第一地址选择单元能够选择所述第一输入地址和第二输入地址，当所述第一附加激活信号被激活时选择所述第一地址储存单元中的地址，以及将选中的地址传送到所述第一块行控制器和第二块行控制器；以及
所述第二字线控制器包括第二地址选择单元，所述第二地址选择单元能够选择所述第一输入地址和第二输入地址，当所述第二附加激活信号被激活时选择所述第二地址储存单元中的地址，以及将选中的地址传送到所述第三块行控制器和第四块行控制器。
技术方案14.一种存储器件，包括：
多个存储体，所述存储体包括多个存储块，所述存储块包括多个字线；
体选择单元，能够选择所述多个存储体中的与体地址相对应的存储体；以及
多个字线控制器，在接下来的激活操作期间，当所述多个存储体中的对应的存储体被选中时，所述多个字线控制器能够当激活对应的存储体中的所述多个字线之中的与输入地址相对应的第二字线时激活所述多个字线之中的在之前的写入操作期间被访问的第一字线。
技术方案15.根据技术方案14所述的存储器件，其中，所述多个字线控制器在所述之前的写入操作期间储存所述第一字线的地址，并在所述第二字线的激活时段激活与储存的地址相对应的所述第一字线。
技术方案16.根据技术方案14所述的存储器件，其中：
所述多个字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述多个字线控制器激活与储存的地址相对应的所述第一字线、以及与第二输入地址相对应的所述第二字线。
技术方案17.根据技术方案14所述的存储器件，其中，当所述第一字线和第二字线被包括在所述对应的存储体的所述多个存储块之中的相同的存储块中时，所述多个字线控制器在所述激活操作期间不激活所述第一字线。
技术方案18.根据技术方案14所述的存储器件，其中，所述多个存储体包括：
局域数据总线，能够传送所述多个存储块之中的选中的存储块的数据；以及
多个局域转换单元，当所述多个存储块之中的对应的存储块被选中时，所述多个局域转换单元能够连接所述局域数据总线和所述对应的存储块。
技术方案19.根据技术方案14所述的存储器件，其中，所述多个字线控制器包括：
地址储存单元，当在第一激活操作期间所述对应的存储体被选中且写入命令被施加时，所述地址储存单元能够储存第一输入地址；
附加激活控制器，当在第二激活操作期间所述对应的存储体被选中且所述对应的存储体的所述多个存储块之中的相互不同的存储块被第二输入地址及所述地址储存单元中的地址选中时，所述附加激活控制器能够在激活命令被施加之后激活附加激活信号；以及
多个块行控制器，当在所述第二激活操作期间所述对应的存储体的所述多个存储块之中的对应的存储块被选中时，所述多个块行控制器能够激活与所述第二输入地址相对应的字线，以及当所述附加激活信号被激活时，所述多个块行控制器能够激活与所述地址储存单元中的地址相对应的字线。
技术方案20.根据技术方案19所述的存储器件，其中，当所述对应的存储体的所述多个存储块之中的相同的存储块被所述第二输入地址和所述地址储存单元中的地址选中时，所述附加激活控制器不激活所述附加激活信号。

Claims (20)

1.一种存储器件，包括：
存储体，包括多个字线；以及
字线控制器，在激活操作期间，当第一字线的地址与输入地址彼此不同时，所述字线控制器能够：当激活所述多个字线之中的与输入地址相对应的第二字线时，激活所述多个字线之中的在前一写入操作期间被访问的第一字线。
2.根据权利要求1所述的存储器件，其中，所述字线控制器储存在前一写入操作期间被访问的所述第一字线的地址，并且在所述第二字线的激活时段激活与储存的地址相对应的所述第一字线。
3.根据权利要求1所述的存储器件，其中，所述字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线、并当写入命令被施加时储存所述第一输入地址。
4.根据权利要求3所述的存储器件，其中，当在所述第一激活命令之后第二激活命令被施加时，所述字线控制器激活与储存的地址相对应的所述第一字线以及与第二输入地址相对应的所述第二字线。
5.一种存储器件，包括：
第一存储体，包括第一存储块和第二存储块，所述第一存储块和第二存储块包括多个字线；
第二存储体，包括第三存储块和第四存储块，所述第三存储块和第四存储块包括多个字线；
体选择单元，能够从所述第一存储体和第二存储体中选择与体地址相对应的一个存储体；
第一字线控制器，在激活操作期间，当第一存储体被选中以及第一字线的地址与输入地址彼此不同时，所述第一字线控制器能够：当激活所述第一存储体中的所述多个字线之中的与所述输入地址相对应的第二字线时，激活所述第一存储体中的所述多个字线之中的在前一写入操作期间被访问的所述第一字线；以及
第二字线控制器，在所述激活操作期间，当所述第二存储体被选中以及第三字线的地址与所述输入地址彼此不同时，所述第二字线控制器能够：当激活所述第二存储体中的所述多个字线之中的与所述输入地址相对应的第四字线时，激活所述第二存储体中的所述多个字线之中的在前一写入操作期间所述第二存储体中被访问的所述第三字线。
6.根据权利要求5所述的存储器件，其中：
所述第一字线控制器在前一写入操作期间储存所述第一字线的地址，并在所述第二字线的激活时段中激活与储存的地址相对应的所述第一字线；以及
所述第二字线控制器在前一写入操作期间储存所述第三字线的地址，并在所述第四字线的激活时段中激活与储存的地址相对应的所述第三字线。
7.根据权利要求5所述的存储器件，其中：
所述第一字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述第一字线控制器激活与储存的地址相对应的所述第一字线以及与第二输入地址相对应的所述第二字线。
8.根据权利要求5所述的存储器件，其中：
所述第二字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第三字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述第二字线控制器激活与储存的地址相对应的所述第三字线以及与第二输入地址相对应的所述第四字线。
9.根据权利要求5所述的存储器件，其中：
当所述第一字线和第二字线被包括在所述第一存储块和第二存储块之中的相同的存储块中时，所述第一字线控制器在所述激活操作期间不激活所述第一字线；以及
当所述第三字线和第四字线被包括在所述第三存储块和第四存储块之中的相同的存储块中时，所述第二字线控制器在所述激活操作期间不激活所述第三字线。
10.根据权利要求5所述的存储器件，其中，
所述第一存储体包括：
第一局域数据总线，能够传送所述第一存储块和第二存储块之中的选中的存储块的数据；
第一局域转换单元，当所述第一存储块被选中时，所述第一局域转换单元能够连接所述第一存储块与所述第一局域数据总线；以及
第二局域转换单元，当所述第二存储块被选中时，所述第二局域转换单元能够连接所述第二存储块与所述第一局域数据总线，以及
所述第二存储体包括：
第二局域数据总线，能够传送所述第三存储块和第四存储块之中的选中的存储块的数据；
第三局域转换单元，当所述第三存储块被选中时，所述第三局域转换单元能够连接所述第三存储块与所述第二局域数据总线；以及
第四局域转换单元，当所述第四存储块被选中时，所述第四局域转换单元能够连接所述第四存储块与所述第二局域数据总线。
11.根据权利要求5所述的存储器件，其中
所述第一字线控制器包括：
第一地址储存单元，在第一激活操作期间，当所述第一存储体被选中以及写入命令被施加时，所述第一地址储存单元能够储存第一输入地址；
第一附加激活控制器，当在第二激活操作期间所述第一存储体被选中且所述第一存储块和第二存储块都被第二输入地址和所述第一地址储存单元中的地址选中时，所述第一附加激活控制器能够在激活命令被施加之后激活第一附加激活信号；以及
第一块行控制器和第二块行控制器，当在所述第二激活操作期间所述第一存储块和第二存储块之中的对应的存储块被选中时，所述第一块行控制器和第二块行控制器能够激活与所述第二输入地址相对应的字线，并当所述第一附加激活信号被激活时，所述第一块行控制器和第二块行控制器能够激活与所述第一地址储存单元中的地址相对应的字线，以及
所述第二字线控制器包括：
第二地址储存单元，在所述第一激活操作期间，当所述第二存储体被选中且所述写入命令被施加时，所述第二地址储存单元能够储存所述第一输入地址；
第二附加激活控制器，当在所述第二激活操作期间所述第二存储体被选中且所述第三存储块和第四存储块都被所述第二输入地址和所述第二地址储存单元中的地址选中时，所述第二附加激活控制器能够在所述激活命令被施加之后激活第二附加激活信号；以及
第三块行控制器和第四块行控制器，当在所述第二激活操作期间所述第三存储块和第四存储块之中的对应的存储块被选中时，所述第三块行控制器和第四块行控制器能够激活与所述第二输入地址相对应的字线，以及当所述第二附加激活信号被激活时，所述第三块行控制器和第四块行控制器能够激活与所述第二地址储存单元中的地址相对应的字线。
12.根据权利要求11所述的存储器件，其中：
当所述第一存储块和第二存储块之中的相同的存储块被所述第二输入地址和所述第一地址储存单元中的地址选中时，所述第一附加激活控制器不激活所述第一附加激活信号；以及
当所述第三存储块和第四存储块之中的相同的存储块被所述第二输入地址和所述第二地址储存单元中的地址选中时，所述第二附加激活控制器不激活所述第二附加激活信号。
13.根据权利要求11所述的存储器件，其中：
所述第一字线控制器包括第一地址选择单元，所述第一地址选择单元能够选择所述第一输入地址和第二输入地址，当所述第一附加激活信号被激活时选择所述第一地址储存单元中的地址，以及将选中的地址传送到所述第一块行控制器和第二块行控制器；以及
所述第二字线控制器包括第二地址选择单元，所述第二地址选择单元能够选择所述第一输入地址和第二输入地址，当所述第二附加激活信号被激活时选择所述第二地址储存单元中的地址，以及将选中的地址传送到所述第三块行控制器和第四块行控制器。
14.一种存储器件，包括：
多个存储体，所述存储体包括多个存储块，所述存储块包括多个字线；
体选择单元，能够选择所述多个存储体中的与体地址相对应的存储体；以及
多个字线控制器，在接下来的激活操作期间，当所述多个存储体中的对应的存储体被选中以及第一字线的地址与输入地址彼此不同时，所述多个字线控制器能够：当激活对应的存储体中的所述多个字线之中的与所述输入地址相对应的第二字线时，激活所述多个字线之中的在前一写入操作期间被访问的所述第一字线。
15.根据权利要求14所述的存储器件，其中，所述多个字线控制器在所述前一写入操作期间储存所述第一字线的地址，并在所述第二字线的激活时段激活与储存的地址相对应的所述第一字线。
16.根据权利要求14所述的存储器件，其中：
所述多个字线控制器响应于第一激活命令来激活与第一输入地址相对应的所述第一字线，并当写入命令被施加时储存所述第一输入地址；以及
当在所述第一激活命令之后第二激活命令被施加时，所述多个字线控制器激活与储存的地址相对应的所述第一字线、以及与第二输入地址相对应的所述第二字线。
17.根据权利要求14所述的存储器件，其中，当所述第一字线和第二字线被包括在所述对应的存储体的所述多个存储块之中的相同的存储块中时，所述多个字线控制器在所述激活操作期间不激活所述第一字线。
18.根据权利要求14所述的存储器件，其中，所述多个存储体包括：
局域数据总线，能够传送所述多个存储块之中的选中的存储块的数据；以及
多个局域转换单元，当所述多个存储块之中的对应的存储块被选中时，所述多个局域转换单元能够连接所述局域数据总线和所述对应的存储块。
19.根据权利要求14所述的存储器件，其中，所述多个字线控制器包括：
地址储存单元，当在第一激活操作期间所述对应的存储体被选中且写入命令被施加时，所述地址储存单元能够储存第一输入地址；
附加激活控制器，当在第二激活操作期间所述对应的存储体被选中且所述对应的存储体的所述多个存储块之中的相互不同的存储块被第二输入地址及所述地址储存单元中的地址选中时，所述附加激活控制器能够在激活命令被施加之后激活附加激活信号；以及
多个块行控制器，当在所述第二激活操作期间所述对应的存储体的所述多个存储块之中的对应的存储块被选中时，所述多个块行控制器能够激活与所述第二输入地址相对应的字线，以及当所述附加激活信号被激活时，所述多个块行控制器能够激活与所述地址储存单元中的地址相对应的字线。
20.根据权利要求19所述的存储器件，其中，当所述对应的存储体的所述多个存储块之中的相同的存储块被所述第二输入地址和所述地址储存单元中的地址选中时，所述附加激活控制器不激活所述附加激活信号。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200068942A (ko) 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20210051364A (ko) * 2019-10-30 2021-05-10 에스케이하이닉스 주식회사 반도체장치
CN114141287B (zh) * 2020-09-04 2024-03-26 长鑫存储技术有限公司 存储装置的读写方法及存储装置
JP2022110920A (ja) 2021-01-19 2022-07-29 味の素株式会社 樹脂組成物及び樹脂組成物充填済みシリンジ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1497607A (zh) * 2002-10-07 2004-05-19 三星电子株式会社 在半导体存储装置中提供页面模式操作的电路和方法
CN1701387A (zh) * 2003-06-30 2005-11-23 富士通株式会社 半导体存储器设备
CN101101791A (zh) * 2006-07-07 2008-01-09 尔必达存储器株式会社 非易失性存储器及其控制方法
WO2013015893A1 (en) * 2011-07-27 2013-01-31 Rambus Inc. Memory with deferred fractional row activation
CN103680598A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 存储器和包括存储器的存储系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2373595B (en) * 2001-03-15 2005-09-07 Italtel Spa A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol
KR20030016530A (ko) 2001-08-21 2003-03-03 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 회로
KR100510491B1 (ko) * 2002-10-07 2005-08-26 삼성전자주식회사 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법
US7313047B2 (en) 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
JP2013191255A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 内容参照メモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1497607A (zh) * 2002-10-07 2004-05-19 三星电子株式会社 在半导体存储装置中提供页面模式操作的电路和方法
CN1701387A (zh) * 2003-06-30 2005-11-23 富士通株式会社 半导体存储器设备
CN101101791A (zh) * 2006-07-07 2008-01-09 尔必达存储器株式会社 非易失性存储器及其控制方法
WO2013015893A1 (en) * 2011-07-27 2013-01-31 Rambus Inc. Memory with deferred fractional row activation
CN103680598A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 存储器和包括存储器的存储系统

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