CN117672300A - 一种存储器的控制方法及相关设备 - Google Patents

Abstract

本发明公开了一种存储器的控制方法及相关设备。该方法包括：接收时钟命令信号；基于上述时钟命令信号输出第一控制信号；上述第一控制信号包括控制DRAM存储器的控制指令；基于上述第一控制信号控制半浮栅存储器。本申请提出的存储器控制方法，可以控制半浮栅存储单元标准的DRAM操作方式存储数据。

Description

一种存储器的控制方法及相关设备

技术领域

本说明书涉及芯片技术领域，更具体地说，本发明涉及一种存储器的控制方法及相关设备。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)和Flash存储器是目前应用最广泛的两种存储器。相比较而言，DRAM采用一个电容加一个选择晶体管的存储单元结构，具有读写速度快的优势，缺点是数据保持时间短，需要不间断的刷新。而Flash采用具有浮栅结构或者电荷陷阱的晶体管作为存储单元，数据保持时间长具有非易失性的特点，但是读写速度慢。半浮栅存储器的存储单元介于以上两者之间，虽然数据保持时间不如Flash存储单元，但是读取速度显著较快。

目前，半浮栅存储单元的制备取得了一定的进展，但是，半浮栅存储器在执行读写操作时存储器控制流程比较复杂。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了简化半浮栅存储器控制器的结构并缩短半浮栅控制器的执行周期，第一方面，本发明提出一种存储器的控制方法，上述方法包括：

接收时钟命令信号；

基于上述时钟命令信号输出第一控制信号；上述第一控制信号包括控制DRAM存储器的控制指令；

基于上述第一控制信号控制半浮栅存储器。

可选的，上述第一控制信号包括激活指令、读数据指令；

上述基于上述第一控制信号控制半浮栅存储器的步骤，包括：

响应于上述第一控制信号为上述激活指令，从上述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对上述半浮栅存储器的存储单元进行擦除操作；

响应于上述第一控制信号为上述读数据指令，将保存至上述灵敏放大器中的数据读出至数据读写单元。

可选的，上述第一控制信号包括写数据指令、预充指令；

上述基于上述第一控制信号控制半浮栅存储器的步骤，包括：

响应于上述第一控制信号为上述写数据指令，将写入数据写入至灵敏放大器；

响应于上述第一控制信号为上述预充指令，将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元。

可选的，上述响应于上述第一控制信号为上述激活指令，从上述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对上述半浮栅存储器的存储单元进行擦除操作，包括：

响应于上述第一控制信号为上述激活指令，基于上述激活指令输出高电平的行控制信号，以及有效的行地址信号；

根据上述高电平的行控制信号、有效的行地址信号从上述半浮栅存储器的存储单元中读取数据；

接收第二控制信号，控制上述灵敏放大器处于工作状态，且连通上述灵敏放大器与上述半浮栅存储器的存储单元之间的通路，利用上述灵敏放大器将读取的数据进行放大并保存；

断开上述灵敏放大器与上述半浮栅存储器的存储单元之间的通路，并控制上述位线的电压为低电平状态，进而对上述半浮栅存储器的存储单元进行擦除操作。

可选的，上述响应于上述第一控制信号为上述读数据指令，将保存至上述灵敏放大器中的数据读出至数据读写单元，包括：

响应于上述第一控制信号为上述读数据指令，基于上述读数据指令输出有效的列控制信号、低电平的读写控制信号和有效的列地址信号；

接收上述列控制信号和低电平读写控制信号，触发读数据操作；

对有效的列地址信号进行译码生成有效列地址选择信号；

基于有效列地址选择信号将保存在上述灵敏放大其中的数据通过双向数据传输线路读出至数据读写单元。

可选的，上述响应于上述第一控制信号为上述写数据指令，将写入数据写入至灵敏放大器，包括：

响应于上述第一控制信号为上述写数据指令，基于上述写数据指令输出有效的列控制信号、高电平的读写控制信号和有效的列地址信号；

接收上述列控制信号和低电平读写控制信号，触发写数据操作；

对有效的列地址信号进行译码生成有效列地址选择信号；

基于有效列地址选择信号将保存在读写单元的数据通过双向数据传输线路写入至上述灵敏放大器。

可选的，上述响应于上述第一控制信号为上述预充指令，将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元，包括：

响应于上述第一控制信号为上述预充指令，基于上述预充指令输出低电平的行控制信号和有效的行地址信号；

根据上述低电平的行控制信号和有效的行地址信号将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元。

第二方面，本发明还提出一种半浮栅存储器，包括：

半浮栅存储模块，上述半浮栅存储模块用于存储数据；

控制电路，连接上述半浮栅存储模块，上述控制电路用于接收时钟命令信号，基于上述时钟命令信号生成第一控制信号，并基于上述第一控制信号控制上述半浮栅存储模块，其中，上述第一控制信号包括控制DRAM存储器的控制指令。

可选的，上述半浮栅存储器还包括：

地址电路，连接上述控制电路以及上述半浮栅存储模块，上述地址电路用于接收外部地址信号并生成内部地址信号，上述控制电路基于上述内部地址信号确定上述半浮栅存储模块的目标存储单元；

数据电路，上述数据电路连接上述半浮栅存储模块和上述控制电路，用于控制上述半浮栅存储模块与外部实现数据传输。

可选的，上述半浮栅存储模块包括：

半浮栅单元阵列，上述半浮栅单元阵列包括半浮栅存储单元，位线、字线、灵敏放大器、第一开关和第二开关，上述半浮栅存储单元位于上述字线和上述位线的交点处，上述第一开关通过上述位线连接于上述半浮栅存储单元与上述灵敏放大器之间，上述第二开关通过上述位线连接于上述灵敏放大器和列电路之间；

行电路，用于控制上述位线和上述灵敏放大器的工作状态；

列电路，用于控制上述字线、上述第一开关和上述第二开关工作的工作状态。

第三方面，一种电子系统，包括：存储器、处理器以及存储在上述存储器中并可在上述处理器上运行的计算机程序，上述处理器用于执行存储器中存储的计算机程序时实现如上述的第一方面任一项的存储器的控制方法的步骤。

第四方面，本发明还提出一种计算机可读存储介质，其上存储有计算机程序，上述计算机程序被处理器执行时实现第一方面上述任一项的存储器的控制方法。

综上，本申请实施例提出的一种存储器的控制方法包括：接收时钟命令信号；基于上述时钟命令信号输出第一控制信号；上述第一控制信号包括控制DRAM存储器的控制指令；基于上述第一控制信号控制半浮栅存储器。本申请提出的存储器控制方法，可以控制半浮栅存储单元标准的DRAM操作方式存储数据。存储器控制器可以将该半浮栅存储器当作标准的DRAM存储器对待，不需要复杂的控制算法，因而控制器比较简单。本申请通过存储器内部的半浮栅控制电路将DRAM操作转换为基本的半浮栅存储单元基本操作，从而实现了半浮栅存储单元用于DRAM存储器的应用开发。

本发明的存储器的控制方法，本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本说明书的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本申请实施例提供的一种存储器的控制方法流程示意图；

图2为本申请实施例提供的一种存储器的控制原理与现有控制原理对比示意图；

图3为本申请实施例提供的一种存储器的控制原理示意图；

图4为本申请实施例提供的一种存储器的控制波形示意图；

图5为本申请实施例提供的一种半浮栅存储器结构示意图；

图6为本申请实施例提供的一种半浮栅存储器的半浮栅存储模块结构示意图；

图7为本申请实施例提供的一种半浮栅存储器的半浮栅存储模块结构示意图；

图8为本申请实施例提供的一种电子系统结构示意图。

具体实施方式

本申请提出的存储器控制方法，基于半浮栅存储单元的DRAM可以支持标准的DRAM操作。存储器控制器可以将该半浮栅存储器当作标准的DRAM存储器对待，不需要复杂的控制算法，因而控制器比较简单。本申请通过存储器内部的半浮栅控制电路将DRAM操作转换为基本的半浮栅存储单元基本操作，从而实现了半浮栅存储单元用于DRAM存储器的应用开发。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

在现有的实施方式中，半浮栅存储单元的控制方法中主要有四种基本操作：擦除(Erase)，编程(Program)，读(Read)和保持(Hold)。擦除操作用于将存储单元恢复到状态‘1’。编程操作用于根据写入数据有选择性的将存储单元改写为状态‘0’，编程后的状态‘0’与擦除后的状态‘1’不同。读操作用于读出当前存储单元的状态，即读取存储单元的状态‘0’或者状态‘1’。保持状态操作用于保持存储单元原来的状态不变。可见，半浮栅存储单元在数据写入过程中，写入由“擦除(Erase)”和“编程(Program)”两种操作联合使用才能完成，并且在进行对目标行或列半浮栅存储单元的“编程”前必须先对目标行或列半浮栅存储单元进行“擦除”。因此存储器控制器需要具备管理存储器当前可进行“编程”操作的空间，并对存储器无用的空间进行“擦除”以备后来使用的功能，控制器本身比较复杂，并且“编程”的过程需要等待“擦除”操作完成后方可进行，因此整个操作周期时间较长。

在一些示例中，上述存储器为半浮栅存储器，包括多个SFG(Semi Floating Gate，半浮栅)存储模块，每个半浮栅存储模块包括多个SFGT(Semi Floating Gate Transistor，半浮栅存储单元)，每个半浮栅存储模块里包括行电路、列电路、控制电路。在SFG存储阵列里通过WL(Word Line，字线)和BL(Base Line，位线)来确定目标SFGT，每个WL和BL的交点上都有一个SFGT，WL由行电路控制，BL由列电路控制，每个SFGT通过BL或WL与一个SA(SenseAmplifier，灵敏放大器)连接。

在一些示例中，上述目标行或列半浮栅存储单元可以是目标行半浮栅存储单元或目标列半浮栅存储单元。示例性的，上述SFG存储器可以存在两种结构：一种是目标SA通过BL与目标SFGT连接，另一种是目标SA通过WL与目标SFGT连接。如果目标SA通过BL与目标SFGT，则首先通过行地址和行控制指令选取目标行SFG阵列，并控制目标SA读取目标行SFG的内部数据。如果目标SA通过WL与目标SFGT，则首先通过列地址和列控制指令选取目标列SFG阵列，并控制目标SA读取目标列SFG的内部数据。

请参阅图1，为本申请实施例提供的一种存储器的控制方法流程示意图，具体可以包括：

S110、接收时钟命令信号；

示例性的，存储器接收时钟命令信号，时钟命令信号可以是基于内部的时钟也可以是外部的时钟发出的。

S120、基于上述时钟命令信号输出第一控制信号；上述第一控制信号包括控制DRAM存储器的控制指令；

示例性的，存储器接收时钟命令信号，并根据时钟命令信号输出第一控制信号，第一控制信号包括控制DRAM存储器的控制指令，控制指令包括：激活(Active)，读数据(Read)，写数据(Write)，预充(Precharge)。根据上述第一控制信号控制半浮栅存储器读写数据。DRAM操作首先激活一个页(Page)，然后可以在激活的页中进行快速的随机读写，最后使用预充命令关闭激活的页为下一次激活操作做准备。如图2所示，DRAM的一个完整的操作周期为“空闲-激活-空闲-读写数据-空闲-预充-空闲”。本申请的半浮栅控制电路将DRAM操作转换为基本的半浮栅存储单元基本操作，即将上述操作周期转换为“保持-读操作-擦除操作-保持-读写数据-保持-编程操作-保持”。

S130、基于上述第一控制信号控制半浮栅存储器。

示例性的，存储器根据接收到的不同类型的第一控制信号控制半浮栅存储器执行相应的操作，第一控制信号可以包括激活指令、读数据指令、写数据指令、预充指令。基于上述指令控制半浮栅存储器执行DRAM可以支持标准的DRAM操作。

综上，本申请提出的存储器控制方法，可以控制半浮栅存储单元标准的DRAM操作方式存储数据。存储器控制器可以将该半浮栅存储器当作标准的DRAM存储器对待，不需要复杂的控制算法，因而控制器比较简单。本申请通过存储器内部的半浮栅控制电路将DRAM操作转换为基本的半浮栅存储单元基本操作，从而实现了半浮栅存储单元用于DRAM存储器的应用开发。

在一些示例中，上述第一控制信号包括激活指令、读数据指令；

上述基于上述第一控制信号控制半浮栅存储器的步骤，包括：

响应于上述第一控制信号为上述激活指令，从上述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对上述半浮栅存储器的存储单元进行擦除操作；

响应于上述第一控制信号为上述读数据指令，将保存至上述灵敏放大器中的数据读出至数据读写单元。

示例性的，当存储器接收到Active(激活指令)指令打开页的时候，字线打开存储单元流过电流，开始从半浮栅存储器中读取数据，根据存储单元状态的不同，存储单元导通电流的大小也不同。经过一段时间后，灵敏放大器开始工作将存储单元导通电流大小的差异进行放大，并将数据保存在灵敏放大器中，读操作完毕。然后对选中的阵列的存储单元做擦除操作，其目的是将存储单元恢复到初始状态，以便下一步的编程操作，擦除操作破坏了存储单元中原来的数据，擦除完存储阵列单元处于保持的状态；

在一些示例中，上述第一控制信号包括写数据指令、预充指令；

上述基于上述第一控制信号控制半浮栅存储器的步骤，包括：

响应于上述第一控制信号为上述写数据指令，将写入数据写入至灵敏放大器；

响应于上述第一控制信号为上述预充指令，将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元。

示例性的，当存储器接收到写数据指令时，外围电路将外部数据写入灵敏放大器SA中，当存储器接收到Precharge(预充)命令关闭页的时候，在SFG存储阵列中进行的是编程操作，该过程是将灵敏放大器中的数据写入所选择的存储单元中，编程完成后切换到保持状态以此等待着下一次Active(激活)的命令。

在一些示例中，上述响应于上述第一控制信号为上述激活指令，从上述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对上述半浮栅存储器的存储单元进行擦除操作，包括：

响应于上述第一控制信号为上述激活指令，基于上述激活指令输出高电平的行控制信号，以及有效的行地址信号；

根据上述高电平的行控制信号、有效的行地址信号从上述半浮栅存储器的存储单元中读取数据；

接收第二控制信号，控制上述灵敏放大器处于工作状态，且连通上述灵敏放大器与上述半浮栅存储器的存储单元之间的通路，利用上述灵敏放大器将读取的数据进行放大并保存；

断开上述灵敏放大器与上述半浮栅存储器的存储单元之间的通路，并控制上述位线的电压为低电平状态，进而对上述半浮栅存储器的存储单元进行擦除操作。

示例性的，当第一控制信号为激活指令时，控制电路将行控制信号BNKSEL信号变为‘1’(即高电平)，行地址信号RA信号有效。行电路控制WL切换至字线读操作电平，根据有效地址信号对应的地址读取对应存储单元中的数据。经过一段时间产生第二控制信号，即SAE(灵敏放大器信号)有效，灵敏放大器开始工作将SFGT中保存的数据放大并保存。这个操作过程对应的是SFG的读操作。在灵敏放大器保存数据后，然后灵敏放大器与BL(位线)断开，灵敏放大器保持数据，并将所有BL的电压降为0的低电平状态，对SFG存储阵列中所有选中的存储单元进行擦除操作。完成擦除后，WL和BL恢复到保持状态所需电平，对应的是SFG的保持操作。激活命令后选中WL上所有SFGT单元都被擦除为‘1’，而其数据都传输至了对应的灵敏放大器。

具体的过程，如图3所示，目标SA通过BL与目标SFGT连接的SFG存储器，SFG存储阵列首先通过WL确定目标行SFGT，行电路控制WL切换至字线读操作电平，目标行SFGT中包括的多个目标SFGT，每个目标SFGT都通过BL与其对应的目标SA连接，并且在BL上设置有控制开关。在目标SA达到工作电压后，控制开关闭合，目标SFGT和目标SA通过BL连通，目标SA通过BL读取目标SFGT的内部数据，并将内部数据保存到目标SA中。在目标SA完成上述目标存储单元内部数据获取工作后，断开控制开关将BL线切断，从而实现目标SFGT与目标SA断开连接。

目标SFGT与目标SA断开连接的情况下，将目标行或列SFGT的内部数据切换至复位数据，此处的复位数据是指目标行或列半浮栅存储单元内的所有SFGT的状态均恢复至一致的状态，可以全部置为“0”也可以全部置为“1”。例如：目标行SFGT储存的内部数据为“01010”，对内部数据切换至复位数据可以是将其设置为“00000”，也可以是将其复位为“11111”，此过程类似于现有技术中的“擦除”操作，也是为后续可能存在的写入操作(即编程)做准备。因为由于SFGT的结构特点，在进行写入操作(即编程)前，必须进行“擦除”操作，具体原理在此不做赘述。

由于目标SFGT与SA断开，目标行或列SFGT的切换至复位数据操作和SA的数据传输操作可以同时进行。而现有的控制方法由于目标SFGT始终和SA是连接的，复位操作和数据传输操作无法同时进行，只能在一个操作完全完成后再执行另一个操作，这样造成了时间浪费，本方法可以控制目标SFGT的复位操作和SA灵敏放大器数据传输工作叠加进行，从而缩短了执行周期，使得数据读写的速度更加快速。

需要说明的是，此处的两个操作同时进行可以是开始时间一致，也可以是开始时间稍有延迟，但是在两个操作的进行时间有重叠的情况下，便可以实现缩短执行周期的效果。例如：复位操作消耗3个时钟周期，数据传输操作消耗5个时钟周期，基于现有的控制方式，数据传输操作和复位操作需要消耗8个时钟周期。而由于本实施例提出的方法复位操作和传输操作可以叠加进行，在进行数据传输操作时，一同进行复位操作，或者进行数据传输操作一个时钟周期后，再进行复位操作，两种实现方式均消耗5个时钟周期。本例只是为了举例说明，具体的操作消耗的时长，以及每个操作开始的时间，在此不做限制。

在一些示例中，上述响应于上述第一控制信号为上述读数据指令，将保存至上述灵敏放大器中的数据读出至数据读写单元，包括：响应于上述第一控制信号为上述读数据指令，基于上述读数据指令输出有效的列控制信号、低电平的读写控制信号和有效的列地址信号；接收上述列控制信号和低电平读写控制信号，触发读数据操作；对有效的列地址信号进行译码生成有效列地址选择信号；基于有效列地址选择信号将保存在上述灵敏放大其中的数据通过双向数据传输线路读出至数据读写单元。

示例性的，当读数据时，列控制信号CAS信号有效，读写控制信号WE信号为‘0’，即低电平状态，列地址信号CA有效。当灵敏放大器有效并与BL断开后，就进行数据读取。读数据操作由列控制信号CAS和低电平读写控制信号触发，列电路对有效的列地址进行译码生成有效列地址选择信号CSL，随着CSL有效，保存在灵敏放大器中的数据通过双向数据传输线路MDQ传输至数据读写单元，从而完成了数据从存储单元阵列至外围电路的传输。

在一些示例中，上述响应于上述第一控制信号为上述写数据指令，将写入数据写入至灵敏放大器，包括：响应于上述第一控制信号为上述写数据指令，基于上述写数据指令输出有效的列控制信号、高电平的读写控制信号和有效的列地址信号；接收上述列控制信号和低电平读写控制信号，触发写数据操作；对有效的列地址信号进行译码生成有效列地址选择信号；基于有效列地址选择信号将保存在读写单元的数据通过双向数据传输线路写入至上述灵敏放大器。

示例性的，当写数据时，列控制信号CAS信号有效，读写控制信号WE信号为‘1’，即高电平状态，列地址信号CA信号有效，外部数据DATA有效，即能够写入存储器。当灵敏放大器有效且与BL断开后，就进行数据写入。写数据操作由列控制信号CAS信号和高电平读写控制信号触发，列电路对有效的列地址进行译码生成有效列地址选择信号CSL，随着CSL有效，来自数据电路的数据DATA经过数据读写电路通过双向数据传输线路MDQ传输将灵敏放大器中保存的数据改写，从而完成了数据从外围电路至存储单元阵列的传输。

在一些示例中，上述响应于上述第一控制信号为上述预充指令，将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元，包括：响应于上述第一控制信号为上述预充指令，基于上述预充指令输出低电平的行控制信号和有效的行地址信号；根据上述低电平的行控制信号和有效的行地址信号将上述灵敏放大器中的上述写入数据写入至上述半浮栅存储器的存储单元。

示例性的，当预充命令时，行控制信号BNKSEL信号变为‘0’。行电路控制WL切换至字线编程操作电平，BL与灵敏放大器连接，根据灵敏放大器中保存的数据将BL设置到不同的操作电平从而实现对同一个WL上的SFGT存储单元的选择性编程。例如，当灵敏放大器保存的数据SA＝‘0’时对应的BL设为高电平，否则设为低电平。BL为高电平时，所对应的SFGT存储单元将被编程，否则将保持擦除状态。经过一些时间后，编程操作完成，WL和BL恢复到保持状态所需电平，并且SAE信号无效，灵敏放大器关闭。预充命令后保持于灵敏放大器上的数据被编程进所选中WL上的SFGT单元中，完成数据从灵敏放大器到SFGT存储单元的传输。

如图3所示为一种存储器控制原理示意图和图4存储器操作波形示意图。在一些示例中，存储器的操作方法还可以包括：

在一些示例中SFG存储器控制序列可以以DRAM的控制方式进行，包括：激活(Active)，读数据(Read)或写数据(Write)，预充(Precharge)。

需要说明的是，BNKEL为行控制信号当其值为“1”时，根据RA行地址选择目标行，从而确定WL并确定目标行SFGT，如图2中在WL和BL的交点处存在SFGT，选定的行所有的SFGT定义为目标行SFGT，每个选定的SFGT定义为目标SFGT。SAE是控制目标SA工作的信号，MDQS是控制第二控制开关开合状态的信号，CAS为列控制信号，WE为读写操作控制信号，WE为“0”时，对应读数据操作，WE为“1”时，对应写数据操作。DATA为外部数据，CA为列地址，CSL为列选择控制指令，CSLE根据WE生成读操作控制指令或写操作控制指令，MDQ为数据传输线。

S210、当执行激活控制时，BNKSEL信号变为‘1’，RA信号有效。根据RA选择目标WL，如图2所述选取3号WL为目标WL，并控制目标WL切换至字线读操作电平，经过一段时间后SAE信号有效，目标SA开始工作将目标SFGT中保存的数据放大并保存，在读取保存操作完成后控制第一控制开关断开，目标SA与BL断开，SA保持数据，并将所有BL的电压降为“0”或者置为“1”对目标SFGT中的数据进行复位，对应的是现有控制方法中的擦除操作。对目标SFGT进行擦除操作后，WL和BL恢复到保持状态所需电平，对应的是现有控制方式中的保持操作。

S2201，在进行数据复位操作的同时，当操作指令为读数据时，CAS信号有效，数据读写电路根据CAS和WE生成CSLE，此时WE信号为‘0’，CSLE为读操作控制指令，列译码电路根据CA和CSLE生成CSL，通过CSL控制第二控制开关WL1至WL6依次闭合，并且同一时刻只能允许一个第二控制开关闭合，保存在目标SA中的数据依次通过MDQ传输至数据读写电路，经过数据读写电路中的第二灵敏放大器放大，从而完成了数据从存储单元阵列至外围电路的传输。

S2202，在进行数据复位操作的同时，当操作指令为写数据时，CAS信号有效，数据读写电路根据CAS和WE生成CSLE，此时WE信号为‘1’，CSLE为写操作控制指令，列译码电路根据CA和CSLE生成CSL，通过CSL控制，在CSL的控制下第二控制开关WL1至WL6依次闭合，并且同一时刻只能允许一个第二控制开关闭合，外部的数据DATA通过MDQ传输并改写目标敏感放大器储存的数据，从而完成了外部数据写入的操作。

S230，当执行预充控制时，BNKSEL信号变为‘0’。行电路控制WL切换至字线编程操作电平，第一控制开关闭合，BL与目标SA连接，根据SA中保存的数据将BL设置到不同的操作电平从而实现对目标行存储单元的选择性编程。经过一些时间后，编程操作完成，WL和BL恢复到保持状态所需电平，并且SAE信号无效，SA关闭。预充控制后保持于SA上的数据被编程进所选中WL上的SFGT单元中，完成数据从SA到SFGT存储单元的传输。

如图2所示，本实施例提供的方法即为图2中的DRAM控制，而现有的控制方法采用的SFG控制，本发明的半浮存储器控制方法将DRAM操作转换为基本的SFGT基本操作，即将上述操作周期转换为“保持-读操作-擦除操作-保持-读写数据-保持-编程操作-保持”，从而实现了SFGT用于DRAM存储器的应用开发。

当SFG存储器接收到Active控制打开页的时候，在SFG存储阵列中按照前述顺序依次做读和擦除操作。在读开始时WL或BL打开目标行或目标列SFGT流过电流。根据目标SFGT状态的不同，SFGT导通电流的大小也不同。经过一段时间后，目标SA开始工作将目标SFGT导通电流大小的差异进行放大，并将数据保存在目标SA中，读操作完毕。然后对目标SFGT做擦除操作，其目的是将目标SFGT恢复到初始状态(即上述复位操作)，以便下一步的编程操作，擦除操作破坏了目标SFGT中原来的数据，擦除完目标SFGT处于保持的状态；

当SFG存储器接收到Precharge控制关闭页的时候，在SFG存储阵列中进行的是编程操作，该过程是将目标SA中的数据写入目标SFGT中，编程完成后切换到保持状态以此等待着下一次Active的控制。

第二方面，如图5所示，本发明还提出一种半浮栅存储器，包括：

半浮栅存储模块101，上述半浮栅存储模块101用于存储数据；

控制电路102，连接上述半浮栅存储模块101，上述控制电路102用于接收时钟命令信号，基于上述时钟命令信号生成第一控制信号，并基于第一控制信号控制上述半浮栅存储模块101，其中，上述第一控制信号包括控制DRAM存储器的控制指令。

示例性的，本申请实施例提出的半浮栅存储器，通过控制电路根据时钟信号生成第一控制信号，第一控制信号包括控制DRAM存储器的控制指令，从而控制半浮栅存储器以DRAM操作方式存储数据。存储器控制器可以将该半浮栅存储器当作标准的DRAM存储器对待，不需要复杂的控制算法，因而控制器比较简单。通过存储器内部的控制电路将DRAM操作转换为基本的半浮栅存储单元基本操作，从而实现了半浮栅存储单元用于DRAM存储器的应用开发。

在一些示例中，上述半浮栅存储器还包括：

地址电路103，连接上述控制电路102以及上述半浮栅存储模块101，上述地址电路103用于接收外部地址信号并生成内部地址信号，上述控制电路基于上述内部地址信号确定上述半浮栅存储模块的目标存储单元；

数据电路104，上述数据电路104连接上述半浮栅存储模块101和上述控制电路102，用于控制上述半浮栅存储模块与外部实现数据传输。

示例性的，本申请实施例提出的半浮栅存储器；控制电路连接地址电路、数据电路和半浮栅存储模块，在接收到时钟命令信号后生成第一控制信号，根据第一控制信号控制地址电路，数据电路和半浮栅存储模块，实现半浮栅存储模块以DRAM存储器方式执行DRAM存储基本操作。基于SFG的DRAM存储器产品能够按页访问实现快速的读写功能，具有替代DRAM存储器的前景。控制电路接受来自外部的时钟(CK)和命令(CMD)信号,地址电路接收来自外部的地址(A)信号，数据电路负责数据(DQ)的接受和发送。控制电路生成第一控制信号对地址电路、数据电路和存储模块进行控制从而按照来自外部的信号完成数据的存取和刷新等操作。

综上，本申请提出的半浮栅存储器，通过控制电路生成第一控制信号，通过第一控制信号对地址电路、数据电路和存储模块进行控制以DRAM存储器方式执行DRAM存储基本操作，本申请提出的半浮栅存储器能够按页访问实现快速的读写功能，具有替代DRAM存储器的前景，存储器控制器可以将该半浮栅存储器当作标准的DRAM存储器对待，不需要复杂的控制算法，因而控制器比较简单，实现了半浮栅存储单元用于DRAM存储器的应用开发。

在一些示例中，上述半浮栅存储模块包括：

半浮栅单元阵列1011，上述半浮栅单元阵列包括半浮栅存储单元10111、位线10112、字线10113、灵敏放大器10114、第一开关10115和第二开关10116，上述半浮栅存储单元10111位于上述字线10113和上述位线10112的交点处，上述第一开关10115通过上述位线10112连接上述半浮栅存储单元10111与上述灵敏放大器10114之间，上述第二开关10116通过上述位线10112连接于上述灵敏放大器10114和列电路之间；

第二控制电路，上述第二控制电路用于根据行控制信号、行地址信号、列控制信号、列地址信号和读写控制信号控制行电路和列电路以完成半浮栅单元阵列相应的存储操作；

行电路，用于根据上述第二控制电路的控制信号控制上述位线10112和上述灵敏放大器10114的工作状态；

列电路，用于根据上述第二电路的控制信号控制上述字线10113、上述第一开关10115和上述第二开关10116工作的工作状态。

示例性的，如图6和图7所示，每个半浮栅存储模块里包括行电路、列电路、第二控制电路。在半浮栅存储阵列里通过WL(Word Line，字线)和BL(Base Line，位线)来确定目标半浮栅存储单元，每个WL和BL的交点上都有一个SFGT(Semi Floating Gate Transistor，半浮栅存储单元)，WL由行电路控制，BL由列电路控制，每个SFGT通过BL或WL与一个SA(Sense Amplifier，灵敏放大器)连接。BL连接至灵敏放大器。在读操作时，SFGT里存储的数据传递至BL上并经灵敏放大器感应放大后保持。在编程操作时，灵敏放大器根据自己保持的数据设置BL的电压从而决定是否对所选中的SFGT进行编程。灵敏放大器由控制信号SAE控制。当SAE无效时，灵敏放大器关闭；当SAE有效时，灵敏放大器开始工作并保持数据，在此期间可以通过列译码和数据读写电路对保存于SA的数据进行存取。多个灵敏放大器共享列选择信号CSL和双向数据信号MDQ。当MDQS(控制第二开关通断的控制信号)有效时所对应的灵敏放大器与MDQ相连，并且每次只有一个灵敏放大器与MDQ相连。列选择信号CSL由列译码电路根据列地址CA以及来自数据读写电路的CSLE信号产生。当CSL有效时，可以通过MDQ对灵敏放大器进行存取。数据读写电路接受到来自控制电路的CAS和WE信号，操作由控制信号CAS触发,当WE信号有效时是为写数据，否则为读数据。写数据时，数据DATA经过数据读写电路中的写驱动电路改变MDQ。由于MDQ与被CSL选中的灵敏放大器相连，灵敏放大器中保持的数据被来自外围的数据改写。读数据时，被CSL选中的灵敏放大器将自己保持的数据驱动至MDQ上，然后位于数据读写电路中的第二级灵敏放大器将MDQ上的数据放大并驱动至数据信号DATA。

本申请中的半浮栅单元阵列中设置有第一开关和第二开关，第一开关通过位线BL连接半浮栅存储单元SFGT和灵敏放大器SA连接，在目标SA达到工作电压后，控制第一开关闭合，目标SFGT和目标SA通过BL连通，目标SA通过BL读取目标SFGT的内部数据，并将内部数据保存到目标SA中。在目标SA完成上述目标存储单元内部数据获取工作后，断开第一开关将BL线切断，从而实现目标SFGT与目标SA断开连接。

目标SFGT与目标SA断开连接的情况下，将目标行或列SFGT的内部数据切换至复位数据，此处的复位数据是指目标行或列半浮栅存储单元内的所有SFGT的状态均恢复至一致的状态，由于目标SFGT与SA断开，目标行或列SFGT的切换至复位数据操作和SA的数据传输操作可以同时进行。而现有的控制方法由于目标SFGT始终和SA是连接的，复位操作和数据传输操作无法同时进行，只能在一个操作完全完成后再执行另一个操作，这样造成了时间浪费，本方法可以控制目标SFGT的复位操作和SA灵敏放大器数据传输工作叠加进行，从而缩短了执行周期，使得数据读写的速度更加快速。第二控制开关用于控制目标SA与功能电路中的MDQ的通断，第二开关可以设置在目标SA与MDQ的连接线上，从而根据CSL的控制实现每个SA按次序输出和写入。

如图8所示，本申请实施例还提供一种电子系统700，包括存储器710、处理器720及存储在存储器710上并可在处理器上运行的计算机程序711，处理器720执行计算机程序711时实现上述存储器的控制的任一方法的步骤。

由于本实施例所介绍的电子系统为实施本申请实施例中一种存储器的控制装置所采用的设备，故而基于本申请实施例中所介绍的方法，本领域所属技术人员能够了解本实施例的电子系统的具体实施方式以及其各种变化形式，所以在此对于该电子系统如何实现本申请实施例中的方法不再详细介绍，只要本领域所属技术人员实施本申请实施例中的方法所采用的设备，都属于本申请所欲保护的范围。

在具体实施过程中，该计算机程序711被处理器执行时可以实现图1对应的实施例中任一实施方式。

需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式计算机或者其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本申请实施例还提供了一种计算机程序产品，该计算机程序产品包括计算机软件指令，当计算机软件指令在处理设备上运行时，使得处理设备执行如图1对应实施例中的存储器的控制的流程。

计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本申请实施例的流程或功能。计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (12)

1.一种存储器的控制方法，其特征在于，包括：

接收时钟命令信号；

基于所述时钟命令信号输出第一控制信号，所述第一控制信号包括控制DRAM存储器的控制指令；

基于所述第一控制信号控制半浮栅存储器。

2.根据权利要求1所述的控制方法，其特征在于，所述第一控制信号包括激活指令、读数据指令；

所述基于所述第一控制信号控制半浮栅存储器的步骤，包括：

响应于所述第一控制信号为所述激活指令，从所述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对所述半浮栅存储器的存储单元进行擦除操作；

响应于所述第一控制信号为所述读数据指令，将保存至所述灵敏放大器中的数据读出至数据读写单元。

3.根据权利要求1所述的控制方法，其特征在于，所述第一控制信号包括写数据指令、预充指令；

所述基于所述第一控制信号控制半浮栅存储器的步骤，包括：

响应于所述第一控制信号为所述写数据指令，将写入数据写入至灵敏放大器；

响应于所述第一控制信号为所述预充指令，将所述灵敏放大器中的所述写入数据写入至所述半浮栅存储器的存储单元。

4.根据权利要求2所述的控制方法，其特征在于，所述响应于所述第一控制信号为所述激活指令，从所述半浮栅存储器的存储单元中读取数据，利用灵敏放大器将读取的数据进行放大并保存，并对所述半浮栅存储器的存储单元进行擦除操作，包括：

响应于所述第一控制信号为所述激活指令，基于所述激活指令输出高电平的行控制信号和有效的行地址信号；

根据所述高电平的行控制信号、有效的行地址信号从所述半浮栅存储器的存储单元中读取数据；

接收第二控制信号，控制所述灵敏放大器处于工作状态，且连通所述灵敏放大器与所述半浮栅存储器的存储单元之间的通路，利用所述灵敏放大器将读取的数据进行放大并保存；

断开所述灵敏放大器与所述半浮栅存储器的存储单元之间的通路，并控制所述位线的电压为低电平状态，进而对所述半浮栅存储器的存储单元进行擦除操作。

5.根据权利要求2所述的控制方法，其特征在于，所述响应于所述第一控制信号为所述读数据指令，将保存至所述灵敏放大器中的数据读出至数据读写单元，包括：

响应于所述第一控制信号为所述读数据指令，基于所述读数据指令输出有效的列控制信号、低电平的读写控制信号和有效的列地址信号；

接收所述列控制信号和低电平读写控制信号，触发读数据操作；

对有效的列地址信号进行译码生成有效列地址选择信号；

基于有效列地址选择信号将保存在所述灵敏放大其中的数据通过双向数据传输线路读出至数据读写单元。

6.根据权利要求3所述的控制方法，其特征在于，所述响应于所述第一控制信号为所述写数据指令，将写入数据写入至灵敏放大器，包括：

响应于所述第一控制信号为所述写数据指令，基于所述写数据指令输出有效的列控制信号、高电平的读写控制信号和有效的列地址信号；

接收所述列控制信号和低电平读写控制信号，触发写数据操作；

对有效的列地址信号进行译码生成有效列地址选择信号；

基于有效列地址选择信号将保存在读写单元的数据通过双向数据传输线路写入至所述灵敏放大器。

7.根据权利要求3所述的控制方法，其特征在于，所述响应于所述第一控制信号为所述预充指令，将所述灵敏放大器中的所述写入数据写入至所述半浮栅存储器的存储单元，包括：

响应于所述第一控制信号为所述预充指令，基于所述预充指令输出低电平的行控制信号和有效的行地址信号；

根据所述低电平的行控制信号和有效的行地址信号将所述灵敏放大器中的所述写入数据写入至所述半浮栅存储器的存储单元。

8.一种半浮栅存储器，其特征在于，包括：

半浮栅存储模块，所述半浮栅存储模块用于存储数据；

控制电路，连接所述半浮栅存储模块，所述控制电路用于接收时钟命令信号，基于所述时钟命令信号生成第一控制信号，并基于所述第一控制信号控制所述半浮栅存储模块，其中，所述第一控制信号包括控制DRAM存储器的控制指令。

9.根据权利要求8所述的半浮栅存储器，其特征在于，还包括：

地址电路，连接所述控制电路以及所述半浮栅存储模块，所述地址电路用于接收外部地址信号并生成内部地址信号，所述控制电路基于所述内部地址信号确定所述半浮栅存储模块的目标存储单元；

数据电路，所述数据电路连接所述半浮栅存储模块和所述控制电路，用于控制所述半浮栅存储模块与外部实现数据传输。

10.根据权利要求9所述的半浮栅存储器，其特征在于，所述半浮栅存储模块包括：

半浮栅单元阵列，所述半浮栅单元阵列包括半浮栅存储单元，位线、字线、灵敏放大器、第一开关和第二开关，所述半浮栅存储单元位于所述字线和所述位线的交点处，所述第一开关通过所述位线连接于所述半浮栅存储单元与所述灵敏放大器之间，所述第二开关通过所述位线连接于所述灵敏放大器和列电路之间；

行电路，用于控制所述位线和所述灵敏放大器的工作状态；

列电路，用于控制所述字线、所述第一开关和所述第二开关工作的工作状态。

11.一种电子系统，包括：存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器用于执行存储器中存储的计算机程序时实现如权利要求1-7中任一项所述的存储器的控制方法的步骤。

12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于：所述计算机程序被处理器执行时实现如权利要求1-7中任一项所述的存储器的控制方法。