KR20240038421A - 감지 증폭기, 감지 증폭기를 포함하는 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

감지 증폭기, 감지 증폭기를 포함하는 메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 감지 증폭기는 제1 비트 라인을 통해 제1 메모리 셀과 연결되는 제1 고립 트랜지스터, 제2 비트 라인을 통해 제2 메모리 셀과 연결되는 제2 고립 트랜지스터 및 제1 고립 트랜지스터를 통해 제1 메모리 셀과 연결되고, 제2 고립 트랜지스터를 통해 제2 메모리 셀과 연결되며, 제1 메모리 셀 또는 제2 메모리 셀에 저장된 셀 전압에 대응되는 데이터를 감지 비트 라인 쌍에 래치하는 감지 증폭 회로를 포함하고, 감지 증폭 회로는 제1 메모리 셀 및 제1 비트 라인 간, 또는 제2 메모리 셀 및 제2 비트 라인 간의 차지 세어링(charge sharing) 동작이 수행되는 동안, 오프셋 제거 동작을 수행한다.

Description

감지 증폭기, 감지 증폭기를 포함하는 메모리 장치 및 메모리 장치의 동작 방법{SENSE AMPLIFIER, MEMORY DEVICE INCLUDING SENSE AMPLIFIER AND OPERATING METHOD OF MEMORY DEVICE}
본 개시의 기술적 사상은 감지 증폭기에 관한 것으로서, 보다 빠른 속도로 데이터를 독출할 수 있는 감지 증폭기에 관한 것이다.
인공 지능, IoT(Internet of Things) 등과 같은 기술이 고도화 됨에 따라, 보다 빠른 속도를 가지는 메모리 장치에 대한 필요성이 증가하고 있다.
메모리 장치 중 하나인 DRAM(Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기입하고 독출하는 방식으로 동작한다. DRAM은 감지 증폭기를 통해 비트 라인 간의 전압차를 감지 및 증폭하여 데이터를 독출할 수 있다. 메모리 장치의 독출 속도 개선을 위하여는 감지 증폭기를 통한 감지 및 증폭 동작 속도의 개선이 필요하다.
본 개시의 기술적 사상이 해결하려는 과제는, 보다 빠른 속도로 데이터를 독출할 수 있는 감지 증폭기 및 이를 포함하는 메모리 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 감지 증폭기는 제1 비트 라인을 통해 제1 메모리 셀과 연결되는 제1 고립 트랜지스터, 제2 비트 라인을 통해 제2 메모리 셀과 연결되는 제2 고립 트랜지스터 및 상기 제1 고립 트랜지스터를 통해 상기 제1 메모리 셀과 연결되고, 상기 제2 고립 트랜지스터를 통해 상기 제2 메모리 셀과 연결되며, 상기 제1 메모리 셀 또는 상기 제2 메모리 셀에 저장된 셀 전압에 대응되는 데이터를 감지 비트 라인 쌍에 래치하는 감지 증폭 회로를 포함하고, 상기 감지 증폭 회로는 상기 제1 메모리 셀 및 제1 비트 라인 간, 또는 상기 제2 메모리 셀 및 상기 제2 비트 라인 간의 차지 세어링(charge sharing) 동작이 수행되는 동안, 오프셋 제거 동작을 수행한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 제1 비트 라인과 연결되는 제1 메모리 셀, 제2 비트 라인과 연결되는 제2 메모리 셀, 상기 제1 비트 라인을 통해 상기 제1 메모리 셀과 연결되는 제1 고립 트랜지스터, 상기 제2 비트 라인을 통해 상기 제2 메모리 셀과 연결되는 제2 고립 트랜지스터, 상기 제1 고립 트랜지스터를 통해 상기 제1 메모리 셀과 연결되고, 상기 제2 고립 트랜지스터를 통해 상기 제2 메모리 셀과 연결되며, 상기 제1 메모리 셀 또는 상기 제2 메모리 셀에 저장된 셀 전압에 대응되는 데이터를 감지 비트 라인 쌍에 래치하는 감지 증폭 회로 및 상기 제1 메모리 셀 및 제1 비트 라인 간, 또는 상기 제2 메모리 셀 및 상기 제2 비트 라인 간의 차지 세어링 동작이 수행되는 동안, 상기 감지 증폭 회로에서 오프셋 제거 동작이 수행되도록, 상기 제1 고립 트랜지스터, 상기 제2 고립 트랜지스터 및 상기 감지 증폭 회로를 제어하는 제어 회로를 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작 방법은 상기 제어 회로를 통해, 상기 감지 증폭기에 포함된 제1 감지 트랜지스터 쌍, 제2 감지 트랜지스터 쌍, 제1 고립 트랜지스터 및 제2 고립 트랜지스터를 턴온시켜, 상기 제1 메모리 셀에 연결된 제1 비트 라인, 상기 제2 메모리 셀에 연결된 제2 비트 라인 및 상기 감지 증폭기의 감지 비트 라인 쌍에 대한 프리차지 동작을 수행하는 단계 및 상기 제어 회로를 통해, 상기 제1 고립 트랜지스터 및 제2 고립 트랜지스터를 턴오프시켜, 상기 제1 메모리 셀 및 제1 비트 라인 간, 또는 상기 제2 메모리 셀 및 상기 제2 비트 라인 간의 차지 세어링 동작을 수행하는 단계를 포함하고, 상기 차지 세어링 동작을 수행하는 단계는 상기 감지 비트 라인 쌍을 구동 전압으로 차지하는 단계 및 상기 감지 비트 라인 쌍이 구동 전압으로 차지되면, 상기 제어 회로를 통해, 제2 감지 트랜지스터 쌍을 턴오프시켜, 오프셋 제거 동작을 수행하는 단계를 포함한다.
본 개시의 기술적 사상의 감지 증폭기 및 이를 포함하는 메모리 장치에 따르면, 차지 세어링 동작이 수행되는 동안, 오프셋 제거 동작을 수행함으로써, 메모리 셀에 저장된 데이터의 감지 속도를 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 감지 증폭기 및 감지 증폭기의 주변 구성을 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 감지 증폭기 및 감지 증폭기의 주변 구성을 나타내는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 감지 증폭기를 통해 데이터 1을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 감지 증폭기를 통해 데이터 0을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 6은 본 개시의 다른 실시예에 따른 감지 증폭기를 통해 데이터 1을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 7은 본 개시의 다른 실시예에 따른 감지 증폭기를 통해 데이터 0을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치에서 차지 세어링(charge sharing) 동작 및 오프셋 제거 동작이 수행될 때 전하의 흐름을 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 본 개시의 일 실시예에 따른 메모리 장치에서 차지 세어링 동작이 수행되는 과정을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(120), 어드레스 버퍼(130), 어드레스 디코더(140), 제어 회로(150), 감지 증폭기(160), 그리고 데이터 입출력 회로(170)를 포함할 수 있다.
메모리 장치(100)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 데이터로 감지하는 DRAM(Dynamic Random Access Memory)일 수 있으며, 예를 들어, SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등 일 수 있다.
메모리 장치(100)는 외부 장치(예를 들어, CPU(Central Processing Unit) 또는 메모리 컨트롤러)로부터 수신되는 커맨드(CMD)와 어드레스(ADDR)에 응답하여 데이터(DQ)를 입출력할 수 있다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 2차원(two-dimensional) 매트릭스 형태로 제공되는 복수의 메모리 셀들(MCs)을 포함할 수 있다. 메모리 셀 어레이(110)는 메모리 셀들(MCs)과 연결되는 복수개의 워드 라인들(WLs)과 복수개의 비트 라인들(BLs)을 포함할 수 있다. 각각의 메모리 셀들(MCs)은 셀 트랜지스터(CT)와 셀 커패시터(CC)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트 단은 메모리 셀 어레이(110)의 행방향으로 배열된 워드 라인들(WLs) 중 하나에 연결될 수 있다. 셀 트랜지스터(CT)의 제1 단은 메모리 셀 어레이(110)의 열방향으로 배열된 비트 라인들(BLs) 중 하나에 연결될 수 있다. 셀 트랜지스터(CT)의 제2 단은 셀 커패시터(CC)에 연결될 수 있다. 셀 커패시터(CC)는 데이터에 대응되는 용량의 전하들을 저장할 수 있다. 그리고 셀 커패시터(CC)는 데이터 용량에 대응되는 전하량으로 즉, 셀 전압(Vcell)으로 리스토어 될 수 있다.
메모리 셀(MC)은 셀 커패시터(CC)에 데이터를 특정하는 크기를 갖는 셀 전압(Vcell)을 저장할 수 있다. 실시예에 따라, 메모리 셀(MC)은 2 비트 이상의 멀티 비트 데이터를 저장할 수 있다.
커맨드 디코더(120)는 외부 장치로부터 인가되는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기입 인에이블 신호(/WE) 등을 참조하여 입력되는 커맨드(CMD)를 판단할 수 있다. 커맨드 디코더(120)는 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드(CMD)는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(130)는 외부 장치로부터 인가되는 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 행을 어드레싱하는 로우 어드레스와 메모리 셀 어레이(110)의 열을 어드레싱하는 칼럼 어드레스를 포함할 수 있다. 어드레스 버퍼(130)는 로우 어드레스와 칼럼 어드레스 각각을 어드레스 디코더(140)로 전송할 수 있다.
어드레스 디코더(140)는 수신되는 어드레스(ADDR)에 응답하여 액세스할 메모리 셀(MC)의 워드 라인(WL)과 비트 라인(BL)을 선택하는 로우 디코더와 칼럼 디코더를 포함할 수 있다. 로우 디코더는 로우 어드레스를 디코딩하여 로우 어드레스에 대응하는 메모리 셀(MC)의 워드 라인(WL)을 활성화시킬 수 있다. 칼럼 디코더는 칼럼 어드레스를 디코딩하여 칼럼 어드레스에 대응하는 메모리 셀(MC)의 비트 라인(BL)을 선택하는 칼럼 선택 신호(CSL, 도 17a)를 제공할 수 있다.
제어 회로(150)는 커맨드 디코더(120)의 제어에 따라 감지 증폭기(160)를 제어할 수 있다. 제어 회로(150)는 감지 증폭기(160)의 메모리 셀(MC)의 셀 전압(Vcell)을 감지하는 동작을 제어할 수 있다. 제어 회로(150)는 감지 증폭기(160)가 프리차지 동작, 차지 세어링(charge sharing) 동작, 차지 트랜스퍼(charge transfer) 동작, 감지 동작, 리스토어 동작 등을 수행하도록 제어할 수 있다. 제어 회로(150)는 감지 증폭기(160)가 상술한 바와 같은 동작을 수행할 수 있도록, 도 3에 도시된 감지 증폭기(160)에 포함된 트랜지스터들(예를 들어, 제1 고립 트랜지스터(IT1), 제2 고립 트랜지스터(IT2) 등)을 선택적으로 턴온 또는 턴오프할 수 있다.
감지 증폭기(160)는 메모리 셀(MC)에 저장된 전하를 데이터로 감지할 수 있다. 감지 증폭기(160)는 감지된 데이터에 따라 발생되는 비트 라인 전압을 셀 전압으로서 메모리 셀에 리스토어할 수 있다. 또한, 감지 증폭기(160)는 감지된 데이터가 데이터 패드를 통해 메모리 장치(100) 외부로 출력되도록 데이터 입출력 회로(170)로 전달할 수 있다.
데이터 입출력 회로(170)는 메모리 셀들(MCs)에 기입될 데이터(DQ)를 외부로부터 수신하여 메모리 셀 어레이(110)로 전달할 수 있다. 데이터 입출력 회로(170)는 감지 증폭기(160)에서 감지된 비트 데이터를 독출 데이터로서 데이터 패드를 통해 외부로 출력할 수 있다.
도 2는 본 개시의 일 실시예에 따른 감지 증폭기 및 감지 증폭기의 주변 구성을 나타내는 블록도이다.
도 2를 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(100)는 제1 메모리 셀(111), 제2 메모리 셀(112) 및 감지 증폭기(160)를 포함할 수 있다.
제1 메모리 셀(111)은 제1 비트 라인(BL1) 및 제1 워드 라인(WL1)에 연결될 수 있다. 제1 워드 라인(WL1)이 활성화되면, 제1 메모리 셀(111)의 셀 커패시터에 저장된 전하와 제1 비트 라인(BL1)에 차지된 전하 간의 이동이 발생할 수 있다. 이에 따라 제1 메모리 셀(111)에 데이터가 기입되거나, 제1 메모리 셀(111)에 저장된 데이터가 독출될 수 있다.
제2 메모리 셀(112)은 제2 비트 라인(BL2) 및 제2 워드 라인(WL2)에 연결될 수 있다. 제2 워드 라인(WL2)이 활성화되면, 제2 메모리 셀(112)의 셀 커패시터에 저장된 전하와 제2 비트 라인(BL2)에 차지된 전하 간의 이동이 발생할 수 있다. 이에 따라 제2 메모리 셀(112)에 데이터가 기입되거나, 제2 메모리 셀(112)에 저장된 데이터가 독출될 수 있다.
감지 증폭기(160)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(111)과 연결될 수 있다. 감지 증폭기(160)는 제2 비트 라인(BL2)을 통해 제2 메모리 셀(112)과 연결될 수 있다. 감지 증폭기(160)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압 변화량을 감지하고, 이를 증폭할 수 있다.
제1 메모리 셀(111), 제2 메모리 셀(112) 및 감지 증폭기(160)의 보다 상세한 구조 및 동작은 도 3을 참조하여 보다 상세히 설명될 수 있다.
도 3은 본 개시의 일 실시예에 따른 감지 증폭기 및 감지 증폭기의 주변 구성을 나타내는 회로도이다.
도 3을 참조하면, 제1 메모리 셀(111)은 제1 셀 커패시터(CC1) 및 제1 셀 트랜지스터(CT1)를 포함할 수 있다.
제1 셀 커패시터(CC1)의 제1 단은 제1 셀 트랜지스터(CT1)와 연결될 수 있다. 제1 셀 커패시터(CC1)의 제2 단은 접지 노드와 연결될 수 있다. 제1 셀 커패시터(CC1)는 저장하는 데이터에 대응되는 용량의 전하들을 저장할 수 있다.
제1 셀 트랜지스터(CT1)의 게이트 단은 제1 워드 라인(WL1)과 연결될 수 있다. 제1 셀 트랜지스터(CT1)의 제1 단은 제1 비트 라인(BL1)과 연결될 수 있다. 제1 셀 트랜지스터(CT1)의 제2 단은 제1 셀 커패시터(CC1)의 제1 단과 연결될 수 있다.
제1 셀 트랜지스터(CT1)는 제1 워드 라인(WL1)이 활성화됨에 따라 턴온될 수 있다. 제1 셀 트랜지스터(CT1)가 턴온되면, 제1 셀 트랜지스터(CT1)를 통해 제1 셀 커패시터(CC1) 및 제1 비트 라인(BL1) 간에 전하가 이동할 수 있다.
제1 셀 트랜지스터(CT1)는 제1 워드 라인(WL1)이 비활성화됨에 따라 턴오프될 수 있다. 제1 셀 트랜지스터(CT1)가 턴오프되면, 제1 셀 트랜지스터(CT1)를 통해 제1 셀 커패시터(CC1) 및 제1 비트 라인(BL1) 간의 전하 이동이 차단될 수 있다.
제2 메모리 셀(112)은 제2 셀 커패시터(CC2) 및 제2 셀 트랜지스터(CT2)를 포함할 수 있다.
제2 셀 커패시터(CC2)의 제1 단은 제2 셀 트랜지스터(CT2)와 연결될 수 있다. 제2 셀 커패시터(CC2)의 제2 단은 접지 노드와 연결될 수 있다. 제2 셀 커패시터(CC2)는 저장하는 데이터에 대응되는 용량의 전하들을 저장할 수 있다.
제2 셀 트랜지스터(CT2)의 게이트 단은 제2 워드 라인(WL2)과 연결될 수 있다. 제2 셀 트랜지스터(CT2)의 제1 단은 제2 비트 라인(BL2)과 연결될 수 있다. 제2 셀 트랜지스터(CT2)의 제2 단은 제2 셀 커패시터(CC2)의 제1 단과 연결될 수 있다.
제2 셀 트랜지스터(CT2)는 제2 워드 라인(WL2)이 활성화됨에 따라 턴온될 수 있다. 제2 셀 트랜지스터(CT2)가 턴온되면, 제2 셀 트랜지스터(CT2)를 통해 제2 셀 커패시터(CC2) 및 제2 비트 라인(BL2) 간에 전하가 이동할 수 있다.
제2 셀 트랜지스터(CT2)는 제2 워드 라인(WL2)이 비활성화됨에 따라 턴오프될 수 있다. 제2 셀 트랜지스터(CT2)가 턴오프되면, 제2 셀 트랜지스터(CT2)를 통해 제2 셀 커패시터(CC2) 및 제2 비트 라인(BL2) 간의 전하 이동이 차단될 수 있다.
감지 증폭기(160)는 제1 고립 트랜지스터(IT1), 제2 고립 트랜지스터(IT2) 및 감지 증폭 회로(161)를 포함할 수 있다.
제1 고립 트랜지스터(IT1)의 게이트 단은 고립 신호(ISO) 단과 연결될 수 있다. 제1 고립 트랜지스터(IT1)의 제1 단은 제1 비트 라인(BL1)과 연결될 수 있다. 제1 고립 트랜지스터(IT1)의 제2 단은 감지 증폭 회로(161)와 연결될 수 있다. 제1 고립 트랜지스터(IT1)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(111)과 연결될 수 있다.
제1 고립 트랜지스터(IT1)는 게이트 단을 통해 수신되는 고립 신호(ISO)에 의해 턴온, 턴오프 또는 미소 턴온될 수 있다.
제2 고립 트랜지스터(IT2)의 게이트 단은 고립 신호(ISO) 단과 연결될 수 있다. 제2 고립 트랜지스터(IT2)의 제1 단은 제2 비트 라인(BL2)과 연결될 수 있다. 제2 고립 트랜지스터(IT2)의 제2 단은 감지 증폭 회로(161)와 연결될 수 있다. 제2 고립 트랜지스터(IT2)는 제2 비트 라인(BL2)을 통해 제2 메모리 셀(112)과 연결될 수 있다.
제2 고립 트랜지스터(IT2)는 게이트 단을 통해 수신되는 고립 신호(ISO)에 의해 턴온, 턴오프 또는 미소 턴온될 수 있다.
고립 신호(ISO)는 제어 회로(150)에 의해 인가되는 신호로, 제어 회로(150)는 고립 신호(ISO)를 통해 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴온, 턴오프 또는 미소 턴온되도록 제어할 수 있다. 즉, 제어 회로(150)는 고립 신호(ISO)를 제어함으로써, 제1 고립 트랜지스터(IT1)를 통한 제1 메모리 셀(111) 및 감지 증폭 회로(161) 간의 전하의 이동, 및 제2 고립 트랜지스터(IT2)를 통한 제2 메모리 셀(112) 및 감지 증폭 회로(161) 간의 전하의 이동을 조절할 수 있다.
제어 회로(150)는 고립 신호(ISO)로 구동 전압(예를 들어, 1V)을 인가하여, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 턴온할수 있다. 제1 고립 트랜지스터(IT1)가 턴온되면, 제1 비트 라인(BL1) 및 감지 증폭 회로(161) 간에 전하가 이동할 수 있다. 또한, 제2 고립 트랜지스터(IT2)가 턴온되면, 제2 비트 라인(BL2) 및 감지 증폭 회로(161) 간에 전하가 이동할 수 있다.
제어 회로(150)는 고립 신호(ISO)로 접지 전압 또는 음의 구동 전압(예를 들어, -1V)을 인가하여, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 턴오프할 수 있다. 제1 고립 트랜지스터(IT1)가 턴오프되면, 제1 비트 라인(BL1) 및 감지 증폭 회로(161) 간의 전하 이동이 차단될 수 있다. 또한, 제2 고립 트랜지스터(IT2)가 턴오프되면, 제2 비트 라인(BL2) 및 감지 증폭 회로(161) 간의 전하 이동이 차단될 수 있다. 이때 제어 회로(150)가 고립 신호(ISO)로 접지 전압을 인가하는 경우보다 음의 구동 전압을 인가하는 경우, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 보다 확실하게 턴오프될 수 있다.
제어 회로(150)는 고립 신호(ISO)로 미소 구동 전압을 인가하여, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 미소 턴온할 수 있다. 미소 턴온은 트랜지스터의 문턱 전압보다 약간 높은 전압으로 트랜지스터를 턴온한 상태일 수 있다. 이때 미소 구동 전압은 제1 비트 라인(BL1)의 전압 또는 제2 비트 라인(BL2)의 전압, 및 제1 고립 트랜지스터(IT1)의 문턱 전압 또는 제2 고립 트랜지스터(IT2)의 문턱 전압에 기초하여 설정될 수 있다. 예를 들어, 미소 구동 전압은 제1 고립 트랜지스터(IT1)의 문턱 전압(예를 들어, 0.35V)보다 미소 구동 전압과 제1 비트 라인(BL1)의 전압 간의 차이(예를 들어, 0.3V)가 약간 크게 설정될 수 있다.
제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 미소 턴온되면, 후술되는 감지 비트 라인 쌍(SBL1, SBL2) 간의 전압 차이가 보다 명확하게 증폭될 수 있다.
감지 증폭 회로(161)는 제1 고립 트랜지스터(IT1)를 통해 제1 메모리 셀(111)과 연결될 수 있다. 또한, 감지 증폭 회로(161)는 제2 고립 트랜지스터(IT2)를 통해 제2 메모리 셀(112)과 연결될 수 있다. 감지 증폭 회로(161)는 제1 메모리 셀(111) 또는 제2 메모리 셀(112)에 저장된 셀 전압에 대응되는 데이터를 감지 비트 라인 쌍(SBL1, SBL2)에 래치할 수 있다.
도 3에는 본 개시의 일 실시예에 따른 감지 증폭기(160)에 적용될 수 있는 감지 증폭 회로(161)의 일 예시가 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니다. 이하에서는 도 3에 도시된 감지 증폭 회로(161)의 예시를 중심으로 본 개시의 일 실시예를 설명하도록 한다.
감지 증폭 회로(161)는 감지 구동 신호(LA) 단 및 상보 감지 구동 신호(LAB) 단과 연결될 수 있다.
감지 증폭 회로(161)는 제1 인버터(IP1, IN1), 제2 인버터(IP2, IN2), 제1 감지 트랜지스터 쌍(ST11, ST12) 및 제2 감지 트랜지스터 쌍(ST21, ST22)을 포함할 수 있다.
제1 인버터(IP1, IN1)는 제1 PMOS 트랜지스터(IP1) 및 제1 NMOS 트랜지스터(IN1)를 포함할 수 있다.
제1 PMOS 트랜지스터(IP1)의 제1 단은 감지 구동 신호(LA) 단과 연결될 수 있다. 제1 PMOS 트랜지스터(IP1)의 제2 단은 제1 감지 비트 라인(SBL1)과 연결될 수 있다. 제1 PMOS 트랜지스터(IP1)의 게이트 단은 제2 감지 비트 라인(SBL2)과 연결될 수 있다.
제1 NMOS 트랜지스터(IN1)의 제1 단은 제1 감지 비트 라인(SBL1)과 연결될 수 있다. 제1 NMOS 트랜지스터(IN1)의 제2 단은 상보 감지 구동 신호(LAB) 단과 연결될 수 있다. 제1 NMOS 트랜지스터(IN1)의 게이트 단은 제1 고립 트랜지스터(IT1)의 제2 단과 연결될 수 있다.
제2 인버터(IP2, IN2)는 제2 PMOS 트랜지스터(IP2) 및 제2 NMOS 트랜지스터(IN2)를 포함할 수 있다.
제2 PMOS 트랜지스터(IP2)의 제1 단은 감지 구동 신호(LA) 단과 연결될 수 있다. 제2 PMOS 트랜지스터(IP2)의 제2 단은 제2 감지 비트 라인(SBL2)과 연결될 수 있다. 제2 PMOS 트랜지스터(IP2)의 게이트 단은 제1 감지 비트 라인(SBL1)과 연결될 수 있다.
제2 NMOS 트랜지스터(IN2)의 제1 단은 제2 감지 비트 라인(SBL2)과 연결될 수 있다. 제2 NMOS 트랜지스터(IN2)의 제2 단은 상보 감지 구동 신호(LAB) 단과 연결될 수 있다. 제2 NMOS 트랜지스터(IN2)의 게이트 단은 제2 고립 트랜지스터(IT2)의 제2 단과 연결될 수 있다.
제1 감지 트랜지스터 쌍(ST11, ST12)은 제1 감지 트랜지스터(ST11) 및 제2 감지 트랜지스터(ST12)를 포함할 수 있다.
제1 감지 트랜지스터(ST11)의 제1 단은 제1 감지 비트 라인(SBL1)과 연결될 수 있다. 제1 감지 트랜지스터(ST11)의 제2 단은 제1 고립 트랜지스터(IT1)의 제2 단과 연결될 수 있다. 제1 감지 트랜지스터(ST11)의 게이트 단은 제1 감지 신호(S1) 단과 연결될 수 있다.
제2 감지 트랜지스터(ST12)의 제1 단은 제2 감지 비트 라인(SBL2)과 연결될 수 있다. 제2 감지 트랜지스터(ST12)의 제2 단은 제2 고립 트랜지스터(IT2)의 제2 단과 연결될 수 있다. 제2 감지 트랜지스터(ST12)의 게이트 단은 제1 감지 신호(S1) 단과 연결될 수 있다.
제2 감지 트랜지스터 쌍(ST21, ST22)은 제3 감지 트랜지스터(ST21) 및 제4 감지 트랜지스터(ST22)를 포함할 수 있다.
제3 감지 트랜지스터(ST21)의 제1 단은 제2 고립 트랜지스터(IT2)의 제2 단과 연결될 수 있다. 제3 감지 트랜지스터(ST21)의 제2 단은 제1 감지 비트 라인(SBL1)과 연결될 수 있다. 제3 감지 트랜지스터(ST21)의 게이트 단은 제2 감지 신호(S2) 단과 연결될 수 있다.
제4 감지 트랜지스터(ST22)의 제1 단은 제1 고립 트랜지스터(IT1)의 제2 단과 연결될 수 있다. 제4 감지 트랜지스터(ST22)의 제2 단은 제2 감지 비트 라인(SBL2)과 연결될 수 있다. 제4 감지 트랜지스터(ST22)의 게이트 단은 제2 감지 신호(S2) 단과 연결될 수 있다.
제1 인버터(IP1, IN1) 및 제2 인버터(IP2, IN2)는 제어 회로(150)로부터 수신되는 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)에 의해 동작이 제어될 수 있다. 제1 감지 트랜지스터 쌍(ST11, ST12) 및 제2 감지 트랜지스터 쌍(ST21, ST22)은 제어 회로(150)로부터 수신되는 제1 감지 신호(S1) 및 제2 감지 신호(S2)에 의해 턴온 또는 턴오프될수 있다.
제어 회로(150)는 고립 신호(ISO), 감지 구동 신호(LA), 상보 감지 구동 신호(LAB), 제1 감지 신호(S1) 및 제2 감지 신호(S2)의 인가를 제어함으로써, 감지 증폭기(160)에서 프리차지 동작, 차지 세어링 동작, 감지 동작 및 리스토어 동작이 순서대로 수행되도록 제어할 수 있다. 이때 제어 회로(150)는 감지 증폭기(160)에서가 차지 세어링 동작이 수행되는 동안, 오프셋 제거 동작이 수행되도록 제어할 수 있다.
제어 회로(150)를 통한 고립 신호(ISO), 감지 구동 신호(LA), 상보 감지 구동 신호(LAB), 제1 감지 신호(S1) 및 제2 감지 신호(S2)의 인가 및 그에 따른 감지 증폭 회로(161)의 동작은 도 4 내지 도 7의 타이밍도를 참조하여 보다 상세히 설명될 수 있다.
도 4는 본 개시의 일 실시예에 따른 감지 증폭기를 통해 데이터 1을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 4를 참조하면, 제1 메모리 셀(111)에 저장된 데이터 1을 감지할 때, 다양한 신호들 및 라인들의 전압 레벨을 나타낸 흐름도를 확인할 수 있다.
도 4 내지 도 7에서 제1 감지 신호(S1)의 전압 레벨, 제2 감지 신호(S2)의 전압 레벨, 고립 신호(ISO)의 전압 레벨, 제1 비트 라인(BL1)의 전압 레벨, 제1 감지 비트 라인(SBL1)의 전압 레벨, 감지 구동 신호(LA)의 전압 레벨 및 제1 워드 라인(WL1)의 전압 레벨은 실선으로 표시되었으며, 제2 비트 라인(BL2)의 전압 레벨, 제2 감지 비트 라인(SBL2)의 전압 레벨, 상보 감지 구동 신호(LAB)의 전압 레벨 및 제2 워드 라인(WL2)의 전압 레벨은 점선으로 표시되었다.
본 개시의 일 실시예에서 제어 회로(150)는 프리차지 동작, 차지 세어링 동작, 감지 동작 및 리스토어 동작 순서로 감지 증폭기(160)가 동작하도록 제어할 수 있으며, 순서대로 동작 방법에 대하여 설명하도록 한다.
- 프리차지 동작
프리차지 동작을 수행할 때, 제어 회로(150)는 제1 감지 신호(S1), 제2 감지 신호(S2) 및 고립 신호(ISO)로 구동 전압을 인가할 수 있다. 이에 따라, 제1 감지 트랜지스터 쌍(ST11, ST12), 제2 감지 트랜지스터 쌍(ST21, ST22), 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴온될 수 있다.
제어 회로(150)는 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)로 프리차지 전압을 인가할 수 있다. 프리차지 전압은 구동 전압 레벨(예를 들어, 1V)의 반에 해당하는 전압 레벨(예를 들어, 0.5V)로 설정될 수 있다.
또한, 제어 회로(150)는 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)을 프리차지하여, 프리차지 전압 레벨을 가지도록 할 수 있다. 이때 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비활성화된 상태이므로, 접지 전압 레벨을 가질 수 있다.
- 차지 세어링 동작 (오프셋 제거 동작 시작 전)
차지 세어링 동작이 시작될 때, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 중에서 데이터를 감지하고자 하는 메모리 셀과 연결된 워드 라인이 활성화될 수 있다. 도 4의 실시예는 제1 메모리 셀(111)에 저장된 데이터를 감지하는 실시예이므로, 제1 워드 라인(WL1)이 활성화되어 구동 전압 레벨을 가지고, 제2 워드 라인(WL2)은 비활성화된 상태를 유지하여 접지 전압 레벨을 가질 수 있다. 제1 워드 라인(WL1)의 전압 레벨 및 제2 워드 라인(WL2)의 전압 레벨은 후술되는 리스토어 동작을 수행할 때까지, 그대로 유지될 수 있다.
차지 세어링 동작이 시작될 때, 제어 회로(150)는 고립 신호(ISO)로 접지 전압을 인가할 수 있다. 이에 따라, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴오프될 수 있다. 이때 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴오프되어, 제1 메모리 셀(111)과 감지 증폭 회로(161) 간, 및 제2 메모리 셀(112)과 감지 증폭 회로(161) 간의 전하 이동이 차단될 수 있다.
그리고 제어 회로(150)는 제1 감지 신호(S1), 제2 감지 신호(S2), 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)는 프리차지 동작 때와 동일하게 유지할 수 있다.
이때 제1 워드 라인(WL1)이 활성화된 상태이므로, 제1 셀 트랜지스터(CT1)가 턴온되어, 제1 셀 커패시터(CC1) 및 제1 비트 라인(BL1) 간에 전하가 이동할 수 있다. 도 4의 실시예는 제1 메모리 셀(111)에 데이터 1이 저장된 실시예이므로, 제1 셀 커패시터(CC1)의 전압 레벨은 프리차지된 제1 비트 라인(BL1)의 전압 레벨보다 높을 수 있다. 따라서, 제1 셀 커패시터(CC1)에 저장된 전하가 제1 비트 라인(BL1)으로 이동하여, 제1 비트 라인(BL1)의 전압 레벨이 서서히 증가할 수 있다.
반대로, 제2 워드 라인(WL2)은 비활성화된 상태이므로, 제2 셀 트랜지스터(CT2)가 턴오프되어 있으므로, 제2 셀 커패시터(CC2) 및 제2 비트 라인(BL2) 간의 전하 이동이 차단될 수 있다. 따라서, 제2 비트 라인(BL2)의 전압 레벨은 프리차지 전압 레벨을 그대로 유지할 수 있다.
그리고 차지 세어링 동작이 시작될 때, 제어 회로(150)는 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨은 구동 전압 레벨까지 증가시킬 수 있다.
- 차지 세어링 동작 (오프셋 제거 동작 시작 후)
차지 세어링 동작이 시작되어, 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨이 구동 전압 레벨까지 증가하면, 제어 회로(150)는 오프셋 제거 동작을 시작할 수 있다.
제어 회로(150)는 제2 감지 신호(S2)로 접지 전압을 인가하여 제2 감지 트랜지스터 쌍(ST21, ST22)을 턴오프시켜 오프셋 제거 동작을 시작할 수 있다. 그리고 제어 회로(150)는 감지 구동 신호(LA)로 구동 전압을 인가하고, 상보 감지 구동 신호(LAB)로 접지 전압을 인가할 수 있다. 이때 제어 회로(150)는 제1 감지 신호(S1) 및 고립 신호(ISO)는 차지 세어링 동작 시작 때와 동일하게 유지할 수 있다.
오프셋 제거 동작이 수행됨에 따라, 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)의 오프셋 노이즈에 의하여, 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨이 감소할 수 있다. 이때 제1 감지 비트 라인(SBL1)의 전압 레벨과 제2 감지 비트 라인(SBL2)의 전압 레벨은 소정의 차이를 가지게 될 수 있다.
감지 증폭 회로(161)에서 오프셋 제거 동작이 수행될 때, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)는 턴오프되어 있다. 따라서 제1 메모리 셀(111) 및 제1 비트 라인(BL1) 간에는 차지 세어링 동작이 계속 수행될 수 있다. 이에 따라, 제1 비트 라인(BL1)의 전압 레벨은 계속하여 서서히 증가할 수 있다.
이와 같은 본 개시에 따른 감지 증폭기(160)를 이용하면, 제1 메모리 셀(111) 및 제1 비트 라인(BL1) 간에 차지 세어링 동작이 수행되는 동안, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 턴오프하고, 감지 증폭 회로(161)에서 오프셋 제거 동작을 수행함으로써, 메모리 셀에 저장된 데이터의 감지 속도를 향상시킬 수 있다.
차지 세어링 동작이 끝나갈 때, 제어 회로(150)는 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)로 프리차지 전압을 인가할 수 있다.
- 감지 동작 및 리스토어 동작
감지 동작이 시작될 때, 제어 회로(150)는 고립 신호(ISO)로 구동 전압을 인가할 수 있다. 이에 따라, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴온될 수 있다. 이때 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴온되어, 제1 메모리 셀(111)과 감지 증폭 회로(161) 간, 및 제2 메모리 셀(112)과 감지 증폭 회로(161) 간에 전하가 이동할 수 있다.
그리고 감지 동작이 시작될 때, 제어 회로(150)는 제1 감지 신호(S1)로 접지 전압을 인가하고, 제2 감지 신호(S2)로 구동 전압을 인가할 수 있다. 또한, 제어 회로(150)는 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)로 프리차지 전압을 인가할 수 있다.
감지 동작이 수행되고 어느 정도 시간이 경과하면, 제어 회로(150)는 감지 구동 신호(LA)로 구동 전압을 인가하고, 상보 감지 구동 신호(LAB)로 접지 전압을 인가할 수 있다. 이에 따라, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 간의 전압 레벨 차이, 및 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2) 간의 전압 레벨 차이가 증폭될 수 있다. 이때 감지하는 데이터가 1이므로, 제1 비트 라인(BL1)의 전압 레벨이 제2 비트 라인(BL2)의 전압 레벨보다 크고, 제1 감지 비트 라인(SBL1)의 전압 레벨이 제2 감지 비트 라인(SBL2)의 전압 레벨보다 클 수 있다.
이때 감지 증폭기(160)는 감지된 데이터를 데이터 입출력 회로(170)로 전달하여, 감지된 데이터가 메모리 장치(100) 외부로 출력될 수 있도록 할 수 있다. 그리고 감지 증폭기(160)는 감지된 데이터에 따른 제1 비트 라인(BL1) 전압을 셀 전압으로 메모리 셀에 리스토어할 수 있다.
도 5는 본 개시의 일 실시예에 따른 감지 증폭기를 통해 데이터 0을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 5를 참조하면, 제1 메모리 셀(111)에 저장된 데이터 0을 감지할 때, 다양한 신호들 및 라인들의 전압 레벨을 나타낸 흐름도를 확인할 수 있다. 도 5의 실시예에서, 제어 회로(150)는 제1 감지 신호(S1)의 전압 레벨, 제2 감지 신호(S2)의 전압 레벨, 고립 신호(ISO)의 전압 레벨, 감지 구동 신호(LA)의 전압 레벨 및 상보 감지 구동 신호(LAB)의 전압 레벨을 도 4의 실시예와 동일하게 제어할 수 있다. 또한, 제1 메모리 셀(111)에 저장된 데이터를 감지하므로, 제1 워드 라인(WL1)의 전압 레벨 및 제2 워드 라인(WL2)의 전압 레벨 또한 도 4의 실시예와 동일할 수 있다. 다만, 제1 메모리 셀(111)에 저장된 데이터가 0이므로, 제1 비트 라인(BL1)의 전압 레벨, 제2 비트 라인(BL2)의 전압 레벨, 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨은 다르게 변할 수 있으므로, 이를 중심으로 설명하도록 한다.
- 프리차지 동작
프리차지 동작을 수행할 때, 제어 회로(150)는 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)을 프리차지하여, 프리차지 전압 레벨을 가지도록 할 수 있다.
- 차지 세어링 동작 (오프셋 제거 동작 시작 전)
차지 세어링 동작이 시작된 후, 도 5의 실시예는 제1 메모리 셀(111)에 데이터 0이 저장된 실시예이므로, 제1 셀 커패시터(CC1)의 전압 레벨은 프리차지된 제1 비트 라인(BL1)의 전압 레벨보다 낮을 수 있다. 따라서, 제1 비트 라인(BL1)의 전하가 제1 셀 커패시터(CC1)로 이동하여, 제1 비트 라인(BL1)의 전압 레벨이 서서히 감소할 수 있다. 이때, 제2 비트 라인(BL2)의 전압 레벨은 프리차지 전압 레벨을 그대로 유지할 수 있다.
그리고 차지 세어링 동작이 시작될 때, 제어 회로(150)는 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨은 구동 전압 레벨까지 증가시킬 수 있다.
- 차지 세어링 동작 (오프셋 제거 동작 시작 후)
오프셋 제거 동작이 수행됨에 따라, 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)의 오프셋 노이즈에 의하여, 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨이 감소할 수 있다. 이때 제1 감지 비트 라인(SBL1)의 전압 레벨과 제2 감지 비트 라인(SBL2)의 전압 레벨은 소정의 차이를 가지게 될 수 있다.
그리고 제1 메모리 셀(111) 및 제1 비트 라인(BL1) 간에는 차지 세어링 동작이 계속 수행될 수 있다. 이에 따라, 제1 비트 라인(BL1)의 전압 레벨은 계속하여 서서히 감소할 수 있다.
- 감지 동작 및 리스토어 동작
감지 동작이 수행됨에 따라, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 간의 전압 레벨 차이, 및 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2) 간의 전압 레벨 차이가 증폭될 수 있다. 이때 감지하는 데이터가 0이므로, 제1 비트 라인(BL1)의 전압 레벨이 제2 비트 라인(BL2)의 전압 레벨보다 작고, 제1 감지 비트 라인(SBL1)의 전압 레벨이 제2 감지 비트 라인(SBL2)의 전압 레벨보다 작을 수 있다.
도 6은 본 개시의 다른 실시예에 따른 감지 증폭기를 통해 데이터 1을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 6을 참조하면, 제1 메모리 셀(111)에 저장된 데이터 1을 감지할 때, 다양한 신호들 및 라인들의 전압 레벨을 나타낸 흐름도를 확인할 수 있다. 도 6의 실시예는 도 4의 실시예와 달리, 제어 회로(150)가 감지 증폭기(160)에서 프리차지 동작 및 차지 세어링 동작이 수행되도록 제어하고 나서, 차지 트랜스퍼 동작이 수행되도록 제어할 수 있다. 이때 프리차지 동작 및 차지 세어링 동작은 도 4의 실시예와 동일하므로, 차지 트랜스퍼 동작 및 그 이후의 동작을 중심으로 설명하도록 한다.
- 차지 트랜스퍼 동작
차지 트랜스퍼 동작이 시작될 때, 제어 회로(150)는 고립 신호(ISO)로 미소 구동 전압을 인가할 수 있다. 이에 따라, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 미소 턴온될 수 있다. 이때 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 미소 턴온되어, 제1 메모리 셀(111)과 감지 증폭 회로(161) 간, 및 제2 메모리 셀(112)과 감지 증폭 회로(161) 간에 전하가 이동할 수 있다.
그리고 제어 회로(150)는 제1 감지 신호(S1) 및 제2 감지 신호(S2)는 차지 세어링 동작 때와 동일하게 유지할 수 있으며, 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)로 프리차지 전압을 인가할 수 있다.
제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 미소 턴온되면, 제2 감지 비트 라인(SBL2)의 전압 레벨의 감소량이 증가하여, 제1 감지 비트 라인(SBL1)의 전압 레벨과 제2 감지 비트 라인(SBL2) 간의 전압 레벨의 차이가 감지 동작 이전에 추가적으로 증가할 수 있다. 이에 따라, 후속되는 감지 동작에서 제1 메모리 셀(111)에 저장된 데이터를 보다 정확하게 감지할 수 있다.
- 감지 동작 및 리스토어 동작
감지 동작이 시작될 때, 제어 회로(150)는 제1 감지 신호(S1)로 접지 전압을 인가하고, 제2 감지 신호(S2)로 구동 전압을 인가할 수 있다. 이때 제어 회로(150)는 고립 신호(ISO)를 차지 트랜스퍼 동작 시와 동일하게 미소 구동 전압으로 유지할 수 있다. 그리고 제어 회로(150)는 감지 구동 신호(LA)로 구동 전압을 인가하고, 상보 감지 구동 신호(LAB)로 접지 전압을 인가할 수 있다.
이에 따라, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 간의 전압 레벨 차이, 및 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2) 간의 전압 레벨 차이가 증폭될 수 있다. 이때 감지하는 데이터가 1이므로, 제1 비트 라인(BL1)의 전압 레벨이 제2 비트 라인(BL2)의 전압 레벨보다 크고, 제1 감지 비트 라인(SBL1)의 전압 레벨이 제2 감지 비트 라인(SBL2)의 전압 레벨보다 클 수 있다.
도 7은 본 개시의 다른 실시예에 따른 감지 증폭기를 통해 데이터 0을 감지할 때 감지 증폭기의 신호들을 나타내는 타이밍도이다.
도 7을 참조하면, 제1 메모리 셀(111)에 저장된 데이터 0을 감지할 때, 다양한 신호들 및 라인들의 전압 레벨을 나타낸 흐름도를 확인할 수 있다. 도 7의 실시예는 도 5의 실시예와 달리, 제어 회로(150)가 감지 증폭기(160)에서 프리차지 동작 및 차지 세어링 동작이 수행되도록 제어하고 나서, 차지 트랜스퍼 동작이 수행되도록 제어할 수 있다. 이때 프리차지 동작 및 차지 세어링 동작은 도 5의 실시예와 동일하므로, 차지 트랜스퍼 동작 및 그 이후의 동작을 중심으로 설명하도록 한다.
- 차지 트랜스퍼 동작
차지 트랜스퍼 동작에서 제어 회로(150)를 통해 인가하는 제1 감지 신호(S1), 제2 감지 신호(S2), 고립 신호(ISO), 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)는 도 6의 실시예와 동일할 수 있다.
이때 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 미소 턴온되면, 제1 감지 비트 라인(SBL1)의 전압 레벨의 감소량이 증가하여, 제1 감지 비트 라인(SBL1)의 전압 레벨과 제2 감지 비트 라인(SBL2) 간의 전압 레벨의 차이가 감지 동작 이전에 추가적으로 증가할 수 있다. 이에 따라, 후속되는 감지 동작에서 제1 메모리 셀(111)에 저장된 데이터를 보다 정확하게 감지할 수 있다.
- 감지 동작 및 리스토어 동작
감지 동작에서 제어 회로(150)를 통해 인가하는 제1 감지 신호(S1), 제2 감지 신호(S2), 고립 신호(ISO), 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)는 도 6의 실시예와 동일할 수 있다.
제어 회로(150)에 의해 신호들이 인가됨에 따라, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 간의 전압 레벨 차이, 및 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2) 간의 전압 레벨 차이가 증폭될 수 있다. 이때 감지하는 데이터가 0이므로, 제1 비트 라인(BL1)의 전압 레벨이 제2 비트 라인(BL2)의 전압 레벨보다 작고, 제1 감지 비트 라인(SBL1)의 전압 레벨이 제2 감지 비트 라인(SBL2)의 전압 레벨보다 작을 수 있다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치에서 차지 세어링 동작 및 오프셋 제거 동작이 수행될 때 전하의 흐름을 나타내는 회로도이다.
도 8을 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(100)의 제1 메모리 셀(111) 및 감지 증폭기(160)에서 차지 세어링 동작 및 오프셋 제거 동작이 수행될 때, 전하의 흐름을 확인할 수 있다.
차지 세어링 동작 및 오프셋 제거 동작이 수행될 때, 제1 고립 트랜지스터(IT1)가 턴오프된 것을 확인할 수 있다. 제1 고립 트랜지스터(IT1)가 턴오프되어, 제1 비트 라인(BL1) 및 감지 증폭 회로(161) 간의 전하 이동이 차단될 수 있다. 이에 따라, 감지 증폭 회로(161)에서 오프셋 제거 동작이 수행되더라도, 제1 메모리 셀(111)의 제1 셀 커패시터(CC1)와 제1 비트 라인(BL1) 간의 차지 세어링 동작이 독립적으로 수행될 수 있다.
또한, 차지 세어링 동작 및 오프셋 제거 동작이 수행될 때, 제2 고립 트랜지스터(IT2)가 턴오프되어, 제2 비트 라인(BL2) 및 감지 증폭 회로(161) 간의 전하 이동이 차단될 수 있다. 이에 따라, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 어디에서 차지 세어링 동작이 수행되더라도, 오프셋 제거 동작이 감지 증폭 회로(161)에서 독립적으로 수행될 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 단계 S910에서, 메모리 장치(100)는 프리차지 동작을 수행할 수 있다. 프리차지 동작 단계에서, 메모리 장치(100)는 제어 회로(150)를 통해 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)을 프리차지하여, 프리차지 전압 레벨을 가지도록 할 수 있다.
단계 S920에서, 메모리 장치(100)는 차지 세어링 동작을 수행할 수 있다. 차지 세어링 동작 단계에서, 메모리 장치(100)는 제어 회로(150)를 통해 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴오프하여, 메모리 셀과 비트 라인 간에 차지 세어링 동작이 수행되고, 감지 증폭 회로(161)에서 오프셋 제거 동작이 수행되도록 할 수 있다. 차지 세어링 동작이 수행되는 보다 상세한 방법은 도 10을 참조하여 후술하도록 한다.
단계 S930에서, 메모리 장치(100)는 차지 트랜스퍼 동작을 수행할 수 있다. 차지 트랜스퍼 동작 단계에서, 메모리 장치(100)는 제어 회로(150)를 통해 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 미소 턴온할 수 있다. 이에 따라, 메모리 장치(100)는 제1 감지 비트 라인(SBL1)의 전압 레벨과 제2 감지 비트 라인(SBL2) 간의 전압 레벨의 차이를 감지 동작 이전에 추가적으로 증가시킬 수 있다.
단계 S940에서, 메모리 장치(100)는 감지 동작을 수행할 수 있다. 감지 동작 단계에서, 메모리 장치(100)는 제어 회로(150)를 통해 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL2)의 전압 레벨에 기초하여 데이터를 감지하고, 감지된 데이터를 데이터 입출력 회로(170)로 전달할 수 있다.
단계 S950에서, 메모리 장치(100)는 리스토어 동작을 수행할 수 있다. 리스토어 동작 단계에서, 메모리 장치(100)는 제어 회로(150)를 통해 감지 동작 단계에서 감지된 데이터에 따른 비트 라인 전압을 셀 전압으로 메모리 셀에 리스토어할 수 있다
도 10은 본 개시의 일 실시예에 따른 메모리 장치에서 차지 세어링 동작이 수행되는 과정을 나타내는 순서도이다.
도 10을 참조하면, 차지 세어링 동작을 수행할 때, 메모리 장치(100)의 보다 상세한 동작을 확인할 수 있다.
단계 S1010에서, 메모리 장치(100)는 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 턴오프할 수 있다. 메모리 장치(100)는 제어 회로(150)를 통해, 고립 신호(ISO)로 접지 전압을 인가하여, 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)를 턴오프할 수 있다. 단계 S1010과 동시에, 활성화된 워드 라인에 연결된 메모리 셀과, 메모리 셀에 연결된 비트 라인 간에 차지 세어링 동작이 시작될 수 있다.
단계 S1020에서, 메모리 장치(100)는 제1 감지 비트 라인(SBL1) 및 제2 감지 비트 라인(SBL1)을 구동 전압으로 차지할 수 있다. 메모리 장치(100)는 제어 회로(150)를 통해 제1 감지 비트 라인(SBL1)의 전압 레벨 및 제2 감지 비트 라인(SBL2)의 전압 레벨은 구동 전압 레벨까지 증가시킬 수 있다.
단계 S1030에서, 메모리 장치(100)는 제3 감지 트랜지스터(ST21) 및 제4 감지 트랜지스터(ST22)를 턴오프할 수 있다.
단계 S1040에서, 메모리 장치(100)는 감지 구동 신호(LA) 및 상보 감지 구동 신호(LAB)를 인가할 수 있다. 메모리 장치(100)는 제어 회로(150)를 통해 감지 구동 신호(LA)로 구동 전압을 인가하고, 상보 감지 구동 신호(LAB)로 접지 전압을 인가할 수 있다.
단계 S1050에서, 메모리 장치(100)는 오프셋 제거 동작을 수행할 수 있다. 이때 제1 고립 트랜지스터(IT1) 및 제2 고립 트랜지스터(IT2)가 턴오프된 상태이므로, 감지 증폭 회로(161)에서 메모리 셀과 독립적으로 오프셋 제거 동작이 수행될 수 있다.
상술한 바와 같은 본 개시에 따른 메모리 장치(100)의 동작 방법을 이용하면, 차지 세어링 동작이 수행되는 동안, 오프셋 제거 동작을 수행함으로써, 메모리 셀에 저장된 데이터의 감지 속도를 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 비트 라인을 통해 제1 메모리 셀과 연결되는 제1 고립 트랜지스터;
    제2 비트 라인을 통해 제2 메모리 셀과 연결되는 제2 고립 트랜지스터; 및
    상기 제1 고립 트랜지스터를 통해 상기 제1 메모리 셀과 연결되고, 상기 제2 고립 트랜지스터를 통해 상기 제2 메모리 셀과 연결되며, 상기 제1 메모리 셀 또는 상기 제2 메모리 셀에 저장된 셀 전압에 대응되는 데이터를 감지 비트 라인 쌍에 래치하는 감지 증폭 회로를 포함하고,
    상기 감지 증폭 회로는
    상기 제1 메모리 셀 및 제1 비트 라인 간, 또는 상기 제2 메모리 셀 및 상기 제2 비트 라인 간의 차지 세어링(charge sharing) 동작이 수행되는 동안, 오프셋 제거 동작을 수행하는 것을 특징으로 하는
    감지 증폭기.
  2. 제1항에 있어서,
    상기 제1 고립 트랜지스터는
    상기 차지 세어링 동작을 시작할 때 제어 회로에 의해 턴오프되고,
    상기 제2 고립 트랜지스터는
    상기 차지 세어링 동작을 시작할 때 상기 제어 회로에 의해 턴오프되는 것을 특징으로 하는
    감지 증폭기.
  3. 제1항에 있어서,
    상기 감지 증폭 회로의 상기 감지 비트 라인 쌍은
    상기 차지 세어링 동작을 시작할 때 제어 회로에 의해 구동 전압으로 차지되기 시작하는 것을 특징으로 하는
    감지 증폭기.
  4. 제3항에 있어서,
    상기 감지 증폭 회로는
    상기 감지 비트 라인 쌍이 상기 구동 전압으로 차지되면, 상기 오프셋 제거 동작을 시작하는 것을 특징으로 하는
    감지 증폭기.
  5. 제4항에 있어서,
    상기 감지 증폭 회로는
    제1 감지 트랜지스터 쌍 및 제2 감지 트랜지스터 쌍을 포함하고,
    상기 제2 감지 트랜지스터 쌍은
    상기 감지 비트 라인 쌍이 상기 구동 전압으로 차지되면 상기 제어 회로에 의해 턴오프되는 것을 특징으로 하는
    감지 증폭기.
  6. 제1항에 있어서,
    상기 제1 고립 트랜지스터는
    상기 차지 세어링 동작이 완료되고 나서, 차지 트랜스퍼(charge transfer) 동작이 시작되도록 제어 회로에 의해 미소 구동 전압으로 미소 턴온되고,
    상기 제2 고립 트랜지스터는
    상기 차지 세어링 동작이 완료되고 나서, 상기 차지 트랜스퍼 동작이 시작되도록 상기 제어 회로에 의해 미소 구동 전압으로 미소 턴온되는 것을 특징으로 하는
    감지 증폭기.
  7. 제6항에 있어서,
    상기 미소 구동 전압은
    상기 제1 비트 라인의 전압 또는 상기 제2 비트 라인의 전압, 및 상기 제1 고립 트랜지스터의 문턱 전압 또는 상기 제2 고립 트랜지스터의 문턱 전압에 기초하여 설정되는 것을 특징으로 하는
    감지 증폭기.
  8. 제1 메모리 셀, 제2 메모리 셀, 감지 증폭기 및 제어 회로를 포함하는 메모리 장치의 동작 방법으로서,
    상기 제어 회로를 통해, 상기 감지 증폭기에 포함된 제1 감지 트랜지스터 쌍, 제2 감지 트랜지스터 쌍, 제1 고립 트랜지스터 및 제2 고립 트랜지스터를 턴온시켜, 상기 제1 메모리 셀에 연결된 제1 비트 라인, 상기 제2 메모리 셀에 연결된 제2 비트 라인 및 상기 감지 증폭기의 감지 비트 라인 쌍에 대한 프리차지 동작을 수행하는 단계; 및
    상기 제어 회로를 통해, 상기 제1 고립 트랜지스터 및 제2 고립 트랜지스터를 턴오프시켜, 상기 제1 메모리 셀 및 제1 비트 라인 간, 또는 상기 제2 메모리 셀 및 상기 제2 비트 라인 간의 차지 세어링(charge sharing) 동작을 수행하는 단계를 포함하고,
    상기 차지 세어링 동작을 수행하는 단계는
    상기 감지 비트 라인 쌍을 구동 전압으로 차지하는 단계; 및
    상기 감지 비트 라인 쌍이 구동 전압으로 차지되면, 상기 제어 회로를 통해, 제2 감지 트랜지스터 쌍을 턴오프시켜, 오프셋 제거 동작을 수행하는 단계를 포함하는 것을 특징으로 하는
    메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 차지 세어링 동작이 완료되고 나서, 상기 제어 회로를 통해, 상기 제1 고립 트랜지스터 및 상기 제2 고립 트랜지스터를 미소 구동 전압으로 미소 턴온시켜, 차지 트랜스퍼(charge transfer) 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는
    메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 미소 구동 전압은
    상기 제1 비트 라인의 전압 또는 상기 제2 비트 라인의 전압, 및 상기 제1 고립 트랜지스터의 문턱 전압 또는 상기 제2 고립 트랜지스터의 문턱 전압에 기초하여 설정되는 것을 특징으로 하는
    메모리 장치의 동작 방법.
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