KR20060134861A - 병렬 데이터 경로 아키텍처 - Google Patents

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Abstract

메모리 디바이스는 데이터를 저장하는 메모리 어레이; 판독 작동 시 메모리 어레이로부터 검색된 데이터를 메모리 디바이스의 출력으로서 공급하는 데이터 패드들; 메모리 어레이와 데이터 패드들 사이에 각각 커플링된 병렬 판독 데이터 경로들을 포함하고, 상기 병렬 판독 데이터 경로들은 상이한 작동 모드들에서 작동가능한 동기식 데이터 경로들 및 비동기식 데이터 경로를 포함하며; 및 메모리 어레이로부터 검색된 데이터를 데이터 패드들에 공급하기 위해 병렬 판독 데이터 경로들 중 하나를 선택하는 모드 선택기를 포함한다.

Description

병렬 데이터 경로 아키텍처{Parallel data path architecture}
도 1은 본 발명의 예시적인 실시예에 따른 판독 데이터 경로 병렬 아키텍처를 개념적으로 예시하는 블록도;
도 2는 비동기식(asynchronous), 래치된 동기식(latched synchronous), 및 FIFO(first-in-first-out) 동기식 모드에서의 판독 액세스 작동을 위한 파형을 나타내는 타이밍 도면;
도 3은 본 발명의 예시적인 실시예에 따른 병렬 판독 경로 아키텍처의 구현예를 예시하는 블록도;
도 4는 본 발명의 또 다른 예시적인 실시예에 따른 병렬 판독 경로 아키텍처의 구현예를 예시하는 블록도; 및
도 5는 본 발명의 예시적인 실시예에 따른 판독 액세스 작동 중에 병렬 판독 데이터 경로들 중 하나를 선택하는 모드 선택 로직(mode selection logic)의 기능적 흐름도를 나타낸다.
본 발명은 의사-SRAM(pseudo-SRAM)에 적합한 병렬 데이터 경로 아키텍처에 관한 것으로, 보다 상세하게는 다수의 상이한 작동 모드들 및 클록 주파수들에서 메모리 어레이로부터 판독 데이터를 허용하는 아키텍처에 관한 것이다.
SRAM(static random access memory) 칩은 통상적으로 무선 전화와 같은 모바일 및 무선 디바이스에서 채택되었다. DRAM(dynamic random access memory) 디바이스와는 달리, SRAM은 주기적인 재생 작동을 할 필요없이 전력이 인가된 상태 동안에 메모리 어레이내에 정보를 보유한다. 속도, 비용 및 작동의 용이성 면에서 여러가지 장점을 갖는 한편, SRAM 메모리 어레이의 각각의 저장 요소(메모리 셀)는 DRAM 저장 요소보다 더 많은 트랜지스터를 필요로 하기 때문에, SRAM은 필적할만한 메모리 용량을 갖는 DRAM보다는 상당히 부피가 크다. 모바일 어플리케이션(mobile application)들에서의 SRAM의 판독 및 기록 작동은 통상적으로 (하나의 비트가 각각의 컬럼 액세스 펄스(column access pulse)로 액세스되는) SDR(signal data rate) 모드를 이용하여 비동기식으로(asynchronously)(즉, 클록 신호를 이용하지 않고) 수행되었다. 이와 대조적으로, DRAM은 일반적으로 SDR 인터페이스 또는 DDR(double date rate) 인터페이스로 판독 및 기록 작동을 수행하기 위해 외부적으로 공급된 클록을 이용하여 동기적으로 작동되며, 2개의 비트가, 즉 하나는 상승 에지(rising edge)상에 다른 하나는 하강 에지(falling edge)상에 각각의 클록 펄스로 액세스된다.
디지털 카메라, 음성 처리, 게임, 벨소리(ring tone) 등과 같은 더 많은 특징 및 기능이 무선 전화에 통합됨에 따라, 증가된 메모리 요건들은 크기 고려(size consideration)로 인해 종래의 SRAM에 대한 요구를 낮게 하였다. 따라서, 이제는 의사-SRAM이 무선 전화와 같은 모바일 어블리케이션에 사용된다. 해당 기술 분야에 공지되어 있는 바와 같이, 의사-SRAM은 실제로 SRAM 디바이스의 작동과 본질적으로 흡사(mimic)한 DRAM 디바이스이다. 재생 작동이 제어기로부터 하이드(hide)되기는 하지만, 다른 DRAM과 마찬가지로, 의사-SRAM은 메모리 셀 어레이내의 데이터를 유지하기 위해 주기적인 재생 작동을 필요로 한다. DRAM 상에서, 데이터 경로는 판독 및 기록 작동 중에 데이터 흐름 및 타이밍을 제어하는 칩의 일부분이다. 기록 작동 시, 데이터 경로는 칩 패드로부터 데이터가 저장되는 메모리 어레이로 데이터를 전달한다. 판독 작동 시, 데이터가 버스 등을 통해 칩으로부터 또 다른 디바이스로 구동(drive)될 수 있도록, 데이터 경로는 메모리 어레이로부터 또한 패드 상으로 데이터를 가져온다.
데이터 경로의 설계 및 아키텍처는 DRAM 인터페이스, 그 작동 모드 및 칩이 작동하고 있는 클록 주파수에 영향을 받는다. 의사-SRAM 칩이 다양한 시스템 및 디바이스와의 호환성(compatibility)을 위해 더 보편적으로 사용되고 있기 때문에, 의사-SRAM 칩은 더 이전의 SRAM 칩의 비동기식 인터페이스 및 상용(current commodity) DRAM의 동기식 인터페이스를 포함하는 것이 바람직할 것이다. 동기식 작동의 경우, 이러한 의사-SRAM은 광범위한 클록 주파수 및 데이터 대기(data latency)에 걸쳐 작동될 수 있어야 한다.
본 발명의 예시적인 실시예에 따르면, 의사-SRAM과 같은 메모리 디바이스는 복수의 판독 데이터 경로들이 메모리 디바이스의 출력 데이터 패드들에 메모리 어 레이를 커플링(couple)하는 병렬 데이터 경로 아키텍처를 포함한다. 상기 판독 데이터 경로들은 상이한 작동 모드들에 대응하며, 모드 선택기(mode selector)는 메모리 디바이스가 작동되고 있는 방식에 기초하여 메모리 어레이로부터 검색된 데이터를 출력 데이터 패드들로 전달하기 위해 판독 데이터 패드들 중 어느 것이 사용될 것인지를 선택한다.
예를 들어, 판독 데이터 경로들은 메모리 디바이스에 공급되는 외부 클록 신호의 부재 시에 검색된 데이터를 상기 패드들에 전달하도록 선택된 비동기식 데이터 경로를 포함할 수 있다. 또한, 판독 데이터 경로들은 상이한 모드들에서 작동되는 복수의 동기식 데이터 경로들을 포함할 수 있다. 예를 들어, 동기식 데이터 경로들 중 하나는 더 낮은 클록 주파수들에 적합한 래치된 모드(latched mode)에서 작동될 수 있는 한편, 또 다른 동기식 데이터 경로는 더 높은 클록 주파수들에 적합한 FIFO(first-in-first-out)에서 작동될 수 있다. 모드 선택기는 클록 주파수 표시기(clock frequency indicator)를 사용하여 이들 동기식 데이터 경로들 중 어느 것을 채택할 것인지를 선택할 수 있다. 예를 들어, 소정 메모리 디바이스에서, 외부적으로 공급된 CAS(column access strobe) 대기 신호의 값은 클록 주파수를 반영하며 클록 주파수 표시기로서 역할할 수 있다.
본 발명의 또 다른 실시형태에 따르면, 메모리 디바이스에서 판독 작동을 수행하는 방법은: 판독 명령어(read command)의 수신에 응답하여 메모리 어레이로부터 데이터를 검색하는 단계; 외부 클록 신호의 부재에 응답하여 상기 메모리 디바이스의 패드들에 검색된 데이터를 공급하도록 비동기식 데이터 경로를 선택하는 단 계; 및 외부 클록 신호의 검출에 응답하여 상기 메모리 디바이스의 상기 패드들에 상기 검색된 데이터를 공급하도록 복수의 동기식 데이터 경로들 중 하나를 선택하는 단계를 포함하고, 상기 동기식 데이터 경로는 상기 메모리 디바이스에 의해 수신된 외부 신호의 함수로서 선택된다.
또한, 본 발명의 또 다른 실시형태에 따른 메모리 디바이스를 제조하는 방법은: 상기 메모리 디바이스의 데이터 패드들과 메모리 어레이 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로들을 제공하는 단계를 포함하고, 상기 병렬 판독 데이터 경로들은 상이한 작동 모드들에서 작동가능한 복수의 동기식 데이터 경로를 포함하며; 및 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하도록 상기 병렬 판독 데이터 경로들 중 하나를 선택하는 모드 선택기를 제공하는 단계를 포함한다.
본 발명의 상기 및 또 다른 특징들과 장점들은 본 발명의 특정 실시예들의 다음의 정의, 설명 및 예시적인 도면들을 고려함으로써 명확해 질 것이며, 다양한 도면들의 동일한 참조 번호들은 동일한 구성요소들을 나타내는데 활용된다. 이러한 설명들은 본 발명의 특정한 세부사항들을 서술하고 있지만, 당업자라면 본 명세서의 설명에 기초하여 여러가지 변형례들이 존재할 수 있다는 것을 이해할 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 디바이스(10)용 판독 데이터 경로 병렬 아키텍처를 개략적으로 도시한다. 도 1에 도시된 아키텍처는 주요한 기능성 유닛들을 예시하는 개략적인 도면으로, 물리적인 관계들을 예시하는 것은 아니다. 메모리 디바이스(10)는 3개의 독립적인 병렬 판독 데이터 경로들: 비동기식 데이터 경로(16), 래치된 동기식 데이터 경로(latched synchronous data path: 18), 및 FIFO 동기식 데이터 경로(20)를 통해 칩의 출력 패드(14)들에 커플링된 메모리 어레이(12)를 포함한다. 본 명세서에서 "병렬"이라는 용어는 전기 회로 의미(2 이상의 경로, 그 각각은 하나의 회로 내에서 동일한 2개의 지점들 사이에 연결됨)로 사용되며, 그 경로들이 기하학적인 병렬일 것을 요구하지는 않는다. 비-제한적인 예시의 방식으로, 메모리 디바이스(10)는 모바일, 무선 또는 배터리-전력 디바이스(battery-powered device)에서 사용하기 위해 설계된 의사-SRAM과 같은 의사-SRAM일 수 있다. 하지만, 본 발명은 의사-SRAM 디바이스로 제한되지 않으며, 복수의 선택가능한 데이터 경로 모드들이 데이터를 판독하기 위해 설계될 수 있는 여하한의 메모리 디바이스를 포괄한다.
소정 어플리케이션들에서, 메모리 디바이스에서의 판독 작동들을 수행하는 다수의 상이한 모드를 갖는 것이 바람직할 수 있다. 예를 들어, SRAM 칩들은 흔히 SDR(single data rate), 비동기식 디바이스(판독 및 기록 작동들이 외부 클록 신호 없이 수행됨)로서 작동되는 반면, DRAM 칩들은 통상적으로 SDR 인터페이스 또는 DDR(double data rate) 인터페이스로 작동되는 동기식 디바이스들이다. 다수의 무선 전화는 종래에 SRAM 칩을 이용하였다. (DRAM 디바이스인) 의사-SRAM 칩이 이러한 어플리케이션들에서 크기 및 메모리 요건들로 인해 SRAM 칩을 대체함에 따라, 더 신형의 의사-SRAM 칩이 더 구형의 SRAM 칩과 상호교환(interchangable)될 수 있 도록 동일한 비동기식 커스토머 인터페이스(customer interface)를 유지하는 것이 바람직할 수 있다. 판독 및 기록 작동들이 클록 신호에 따라 수행되는 동기식 인터페이스는 추가적으로 의사-SRAM 칩이 DRAM 디바이스와 동일하게 사용되도록 허용한다.
DRAM은 클록 주파수의 범위에서 기능할 수 있는 것이 보통이다. 클록 신호는 메모리 디바이스에 외부적으로 공급된 신호이기 때문에, 클록 속도는 메모리 디바이스가 사용되는 시스템의 설계 및 요건들에 의해 종속(dictate)된다. 동기식 작동으로 상이한 판독 모드들은 상이한 클록 주파수들에서 사용하기에 더 적합화될 수 있다. 예를 들어, "래치된(latched)" 모드는 저주파수 클록 신호들을 이용한 작동 또는 SDR 판독 작동들에 적합할 수 있다. 한편, "FIFO" 모드는 고주파수 클록 신호들을 이용한 작동 또는 DDR 판독 작동들에 더 양호할 수 있다. 해당 기술 분야에 공지되어 있는 바와 같이, 판독 데이터의 래치된 모드는 기본적으로 플립-플롭(flip-flop) 내에 또는 그로부터 데이터를 시프팅(shifting)하는 것을 수반한다. 판독 데이터 경로 상의 데이터는 플립-플롭 내에 래치되며, 클록의 동일한 상승 에지 상에서의 칩의 출력 회로에 이용할 수 있게 된다(즉, 출력 패드들로의 데이터 경로 내에 단일 래치가 존재한다). 이와 대조적으로, FIFO 모드는 FIFO 시프트 레지스터(shift register) 또는 2 비트(예컨대, 2-비트 FIFO) 이상의 버퍼링을 수반하는 버퍼링 방식(buffering scheme)을 채택한다.
도 1에 도시된 예시적인 아키텍처에서, 비동기식 데이터 경로, 동기식 래치된 데이터 경로 및 동기식 FIFO 데이터 경로를 가짐으로써, 메모리 디바이스는 다 양한 판독 모드에서 작동될 수 있으며, 따라서 다수의 상이한 시스템 구성, 인터페이스 및 어플리케이션에서의 사용을 위해 메모리 디바이스의 상호교환성이 개선된다.
예시적인 실시예가 3개의 병렬 판독 데이터 경로 및 대응하는 판독 작동 모드를 포함하지만, 본 발명은 이러한 3개의 특정한 판독 경로/모드로 제한되지 않으며, 판독 경로/모드의 다른 조합이 구현될 수 있음을 (즉, 추가의 또는 상이한 모드 또는 경로가 사용될 수도 있음을) 이해할 것이다.
다시 도 1을 참조하면, 외부 판독 명령의 수신 시, 데이터는 메모리 어레이(12)로부터 검색되고 3개의 병렬 데이터 경로(16, 18 및 20)의 각각에 들어간다. 모드 선택 로직 모듈(22)(또는 간단히 "모드 선택기")은 메모리 디바이스의 작동 모드에 기초하여 출력 패드(14)들 상으로 데이터를 전달(pass)하기 위해 병렬 데이터 경로들 중 하나를 선택한다. 모드 선택기는 인에이블 신호(enable signal)를 통해 소정 시간에 3개의 데이터 경로 중 하나만을 인에이블하며, 인에이블된 데이터 경로는 출력 데이터 패드들 상에 배치된 오프-칩 드라이버(off-chip driver)로 데이터를 구동한다. 이러한 접근법은 각각이 그 자체의 타이밍 및 제어를 갖는 3개의 독립적인 판독 경로 모드를 유도한다. 본 명세서에 더 상세히 설명된 바와 같이, 모드 선택기는 메모리 디바이스의 작동 모드를 나타내는 다수의 신호(예를 들어, 판독 명령어, 외부 클록 신호의 존재 또는 부재를 나타내는 신호, 클록 주파수 표시기 및 테이스 모드 신호들의 검출)에 기초하여 작동 모드를 결정한다.
각각의 데이터 경로 모드의 작동의 더 상세한 설명은 3개의 상이하고 독립적 인 모드를 갖는 장점들을 더 예시하는 도 2의 타이밍 다이어그램과 연계하여 서술된다. 도 2의 첫번째 라인에 도시된 클록 신호(CLK)는 비동기식 모드에서 존재하는 외부 클록 신호가 존재하지 않기 때문에 동기식 모드들에서만 적용가능하다. 비동기식 모드에서, 판독 신호의 수신 시, 판독 어드레스(도시되지 않음)에 따라 메모리 어레이내의 메모리 셀들의 컬럼들로부터 데이터를 차례로 검색하기 위해 일련의 컬럼 액세스 신호들이 생성된다. 도 2의 그 다음 라인에 도시된 바와 같이, 컬럼 액세스 펄스의 시간으로부터 컬럼으로부터의 판독 데이터가 판독 데이터 경로 상에서 유효하게 될 때까지 지연이 존재한다. 모든 판독 작동들에 대해 실질적으로 일정하게 유지되는 이러한 지연은 메모리 디바이스의 설계(예를 들어, 하드웨어 응답 시간, 전파 시간 등)의 함수이며, 데이터를 판독하기 위해 어떤 모드가 선택되는지와는 독립적이다. 비동기식 모드에서, "컬럼으로부터의 판독 데이터" 라인 상에 도시된 데이터 비트로부터 도 2에 도시된 "ASYNC" 데이터 라인을 향하는 화살표에 의해 제시된 바와 같이, 데이터는 컬럼으로부터의 판독 데이터가 유효하게 된 이후의 짧은 시간 동안에 출력 패드들에서 이용될 수 있다.
동기식 판독 데이터 경로 모드들의 경우, 클록 신호는 판독 작동들 동안에 존재하고 컬럼 액세스 스트로브 신호는 클록 신호와 동기화된다. 도 2에 도시된 제 1 컬럼 액세스 펄스를 참조하면, 대응하는 "컬럼으로부터의 판독 데이터"는 컬럼 액세스 이후에 발생된 제 1 클록 신호의 상승 에지 이전에 유효하다는 것을 유의한다. 결과적으로, 래치된 모드는 이 경우에 채택될 수 있다. 보다 상세하게는, 컬럼 액세스 펄스 이후의 제 1 클록 펄스의 상승 에지는 컬럼으로부터 플립-플롭 안으로 판독 데이터를 래치하는데 사용될 수 있음에 따라, 도 2에서의 제 1 클록 펄스의 상승 에지로부터 "LATCH" 데이터 라인으로의 화살표로 나타낸 바와 같이 클록 펄스의 상승 에지 이후의 단시간 동안에 출력에서 이용될 수 있도록, 상기 데이터를 출력으로 즉시 시프트한다.
도 2에 도시된 클록 주파수 및 신호 타이밍은 메모리 어레이로부터 검색된 데이터가 클록 신호의 다음 상승 에지 이전의 데이터 경로 상에서 유효하기 때문에 래치된 모드를 구현하는데 적합하다. 이 구성은 일반적으로 SDR 판독 작동에서 비교적 낮은 클록 주파수로 가능하다. 하지만, 이전에 설명된 바와 같이, 컬럼 액세스 펄스 이후에 유효하게 되도록 판독 데이터에 요구되는 시간의 주기는 메모리 디바이스에서 실질적으로 일정하게 유지된다; 따라서, 클록 주파수가 증가함에 따라, 다음 클록 펄스의 상승 에지는 데이터 경로 상에서 유효한 판독 데이터 이전에 생길 수 있으므로, 다음 클록 펄스는 판독 데이터를 래치하는데 사용될 수 없다. 부연하면, 클록 주파수가 증가함에 따라, 클록 신호의 다음 상승 에지가 더 빨리 생기므로, 클록 주파수가 증가하면, 데이터가 유효한 때와 (데이터를 래치하는데 사용되는) 클록의 다음 상승 에지 간에는 더더욱 적은 마진(margin)이 존재한다. 결국, 충분히 높은 클록 주파수에서, 클록 펄스의 다음 상승 에지는 데이터가 유효하기 이전에 도착할 것이므로, 그 데이터는 클록 신호의 다음 상승 에지와 래치될 수 없다. 도 2에 명확히 도시되지는 않았으나, 이는 컬럼 액세스 펄스들과 고정된 채로 유지되는 "컬럼으로부터의 판독 데이터" 라인 상의 대응하는 유효 데이터 간의 간격을 가늠함으로써 더 높은 클록 주파수에서 이러한 효과를 가시화할 수 있는 한 편, 연속하는 컬럼 액세스 펄스들 간의 (또한 연속하는 클록 펄스들 간의) 간격이 감소된다.
래치된 모드가 채택될 수 없는 더 높은 클록 주파수에서는 FIFO 모드가 유용하게 된다. 비-제한적인 예시의 방식으로, 약 133MHz의 클록 주파수는 래치된 모드가 사용되는 더 낮은 클록 주파수들과 FIFO 모드가 사용되는 더 높은 클록 주파수 간의 경계이다. 일반적으로, 래치된 모드에서 최대 클록 주파수는 특정 설계의 기능 및 메모리 디바이스의 작동에 사용될 수 있으며, 본 발명은 래치된 동기식 모드에 대한 여하한의 특정 최대 클록 주파수를 제한하지 않는다.
도 2에 도시된 예시적인 실시예에 따르면, FIFO 모드에서 클록 신호는 (데이터를 직접 래치하도록 클록 신호를 이용하기 보다는) 필요한 시간 주기가 언제 경과했는지를 결정하는 타이머를 이용하여 컬럼 액세스 신호 이후의 사전설정된 시간에 FIFO 레지스터 또는 버퍼 안으로 래칭될 수 있다. 타이머는 본질적으로 컬럼 경로의 회로에 의해 유도된 지연과, 데이터가 유효하다는 것을 보장하도록 버퍼 또는 마진을 제공하는 어떤 작은 추가 지연의 합과 동일 또는 유사하다. 타이머는 컬럼 액세스 펄스의 타이밍에서 시작되며, 타이머가 종료되는 경우 컬럼으로부터의 판독 데이터가 유효하다는 것을 나타내는 펄스가 발행된다. 따라서, 동기식 FIFO 모드에서는 컬럼으로부터의 판독 데이터가 그 데이터를 FIFO 안으로 래치하기 이전에 데이터 경로 상에서 유효하다는 것을 보장하도록, 사전설정된 지연이 본질적으로 내장(built in)된다.
타이머가 꺼질 때 발행된 펄스는 데이터를 FIFO 안으로 래치하는데 사용될 수 있다. FIFO 내에 래치되면, 데이터는 클록의 다음 상승 에지 상에서 시프트 아웃(shift out)되고 출력 패드들에서 이용가능하게 된다. 도 2에서는, 제 2 클록 펄스로부터 FIFO 데이터 라인으로 연장된 화살표로 제시된 바와 같이, 데이터가 제 2 클록 펄스의 상승 에지만큼 출력으로 시프트되도록, 제 2 클록 펄스의 상승 에지가 생기기 이전의 소정 시간에 데이터가 FIFO 안으로 래칭된다고 가정하였다. 레지스터들 또는 플립-플롭들의 2개의 세트를 수반하는 2-비트 FIFO의 경우, 2개의 연속한 컬럼 액세스가 도착할 수 있으며, 제 1 컬럼 액세스가 출력으로 시프트되기 이전에 FIFO 내에 저장될 수 있다.
도 3은 본 발명의 일 실시예에 따른 병렬 데이터 경로 아키텍처의 특정 구현예를 예시한다. 간단히 하기 위해, 메모리 어레이 및 출력 패드들은 도시되지 않는다. 메모리 어레이로부터 검색된 데이터는 데이터가 병렬 판독 데이터 경로들에 도착함에 따라 "데이터 IN"으로 표시되고 데이터가 판독 데이터 경로들 중 하나로부터 출력 패드들에 공급됨에 따라 "데이터 OUT"으로 표시된다. 데이터 IN은 3개의 판독 데이터 경로들: 비동기식 경로(30), 래칭된 동기식 경로(32) 및 FIFO 동기식 경로(34)에 공급된다. 이 실시예에서, 모드 선택기는 3개의 모드 선택 로직 유닛들: 비동기식 선택 로직 유닛(36), 래치된 동기식 선택 로직 유닛(38) 및 FIFO 동기식 선택 로직(40)을 포함한다. 이러한 3개의 모드 선택 로직 유닛은 각각 비동기식 경로(30), 래치된 동기식 경로(32), 및 FIFO 동기식 경로(34)의 출력들에 각각 커플링된 3개의 출력 드라이버(42, 44 및 46)들에 인에이블 신호를 공급한다. 출력 드라이버(42, 44 및 46)들 중 하나에 인에이블 신호를 공급함으로써 하나의 경로만 이 소정 시간에 인에이블된다. 선택되지 않은 2개의 경로와 연관된 2개의 출력 드라이버들은 높은-임피던스 상태로 유지되는 한편, 선택된 출력 드라이버는 출력에 데이터를 공급한다. 도 3에 도시된 실시예에서는 3개의 모드의 각각에 대해 별도의 선택 로직이 채택된다. 또 다른 옵션(option)은 출력 드라이버들 중 하나에만 인에이블 신호를 선택적으로 보내는 모든 모드에 공통(common)인 모드 선택 로직을 갖는 것이다.
도 4는 병렬 데이터 경로 아키텍처가 상이한 방식으로 구현되는 본 발명의 또 다른 실시예를 예시한다. 이 구성에서, 메모리 어레이로부터 검색된 데이터는 3개의 병렬 판독 데이터 경로들(비동기식 경로(50), 래치된 동기식 경로(52), FIFO 동기식 경로(54))에 공급되며, 공통 출력 드라이버(60)에 3개의 경로들 중 하나 상에 데이터를 선택적으로 전달하기 위해서 다중화기(multiplexer: 56)가 사용된다. 다중화기(56)는 메모리 디바이스의 작동 모드를 나타내는 신호들에 기초하여 적절한 판독 데이터 경로를 선택하는 모드 선택 로직 유닛(58)에 의해 제어된다. 도 4에는 다중화기로서 도시되어 있지만, 여하한의 종류의 선택 디바이스 또는 회로가 사용될 수 있을 것이다. 이러한 구현예는 각각의 판독 데이터 경로에 대한 별도의 출력 드라이버를 구비할 필요성을 회피한다.
또 다른 옵션은 병렬 판독 데이터 경로들의 상류(upstream)에 위치된 다른 선택 디바이스 또는 다중화기를 갖는 것이다. 이 경우, 다중화기는 3개의 판독 데이터 경로 중 하나에만 검색된 데이터를 공급하고, 그 후 출력 드라이버에 상기 데이터를 공급한다.
이전에 설명된 바와 같이, 모드 선택기는 메모리 디바이스의 현재(current) 작동 모드에 따라 병렬 판독 데이터 경로들 중 하나를 선택한다. 판독 데이터 경로를 선택하는데 사용되는 모드 선택 로직의 예시적인 실시예는 도 5의 기능적 흐름도에 예시되어 있다. 도 5에 도시된 방식에서, 본질적으로 3개의 정보의 피스(piece): 판독 명령어의 존재; 외부 클록 신호의 존재 또는 부재; 및 클록 주파수 표시기가 출력 판독 데이터 경로를 선택하는데 사용된다. 본 발명은 도 5에 도시된 특정 로직 또는 판독 데이터 경로를 선택하는 이러한 특정 신호들의 이용으로 제한되지 않으며, 다른 또는 추가 신호들 또는 로직이 사용될 수 있음을 이해할 것이다. 예를 들어, 테스트 모드 신호들은 소정 판독 데이터 경로가 선택되도록 유도하기 위해 사용될 수 있다.
병렬 판독 데이터 경로들 중 하나를 선택하는 전제조건(prerequisite)은 판독 명령어가 메모리 디바이스에 의해 수신되었다는 것이다. 따라서, 도 5에서 모드 선택 로직은 판독 명령어의 검출과 함께 작동단계(100)에서 시작되며, 그 표시는 모드 선택기로 공급되어야 한다. 메모리 디바이스는 외부 클록 신호가 존재하는지의 여부를 검출하고 외부 클록 신호의 존재 또는 부재를 나타내는 모드 선택기에 신호를 제공한다. 작동단계(110)에서 모드 선택 로직은 클록 신호 표시기에 기초하여 클록 신호가 존재하는지를 평가한다. 클록 신호가 존재하지 않으면, 모드 선택 로직은 비동기식 판독 데이터 경로를 선택한다(작동단계(120)). 한편, 클록 신호가 존재하면, 모드 선택 로직은 2개의 동기식 모드들 중 어느 것을 선택할 것인지를 결정하는 결정 블록(150)으로 진행한다.
클록 주파수 표시기는 본질적으로 모드 선택기로 하여금 더 낮은 클록 주파수들에 적합한 래치된 동기식 모드와 더 높은 클록 주파수들에 적합한 FIFO 동기식 모드 중에서 선택하도록 허용한다. 특정 메모리 디바이스의 설계에 따라, 래치된 동기식 데이터 경로와 FIFO 동기식 데이터 경로 중에서 선택하도록 클록 주파수 표시기를 공급하기 위해 다수의 가능한 옵션들이 이용될 수 있다. 소정 메모리 디바이스들과 함께 이용될 수 있는 한가지 옵션은 클록 주파수 표시기로서 CAS 대기 신호를 채택하는 것이다. 출력 신호의 오프-칩 드라이버 지연 시간 및 데이터 경로 지연 시간에 주로 영향을 받는 출력 신호의 내부 지연 및 처리 시간들로 인해, 출력 데이터 아이템(DQ)은 외부 판독 명령어(RD)가 칩에 인가되는 순간(instant)과 동시에 나타나지 않는다. 외부 판독 명령어(RD)가 제어 단자에 인가된 이후의 시간에 데이터 아이템들이 시간의 임의의 지점들에서 출력 데이터 단자에 생성되는 것을 회피하기 위해, 외부 판독 명령어(RD)의 인가와 적절한 데이터 아이템이 출력 데이터 단자에 나타나는 순간 사이의 대기는 칩에 공급된 구성 신호에 따라 사전설정된 값으로 설정된다. 이 대기는 통상적으로 CAS 대기에 의해 특정된다. CAS 대기는 메모리 셀로의 판독 액세스를 시작하기 위해 외부 판독 명령어 신호(RD)가 제어 단자에 인가되는 시간의 지점과, 이 메모리 셀의 데이터 아이템(DQ)이 출력 데이터 단자에 나타나는 때의 시간의 지점 사이의 클록 사이클들의 회수를 나타내는 값이다.
메모리 디바이스에는 특정 CAS 대기 값(예컨대, 2, 3, 4 등)이 공급되어야만 한다. 이 값은 메모리 디바이스의 모드 레지스터 내에 저장되며, 상기 디바이스에 게 판독 명령어의 수신과 출력에서 대응하는 데이터의 이용가능성 간의 클록 사이클들의 특정 회수로 작동될 것을 명령한다. CAS 대기가 흔히 클록 주파수에 대응하기 때문에, CAS 대기는 본 발명에 유용하다. 예를 들어, 2 또는 3의 CAS 대기는 일반적으로 더 낮은 클록 주파수들에 대응하는 반면, 4 이상의 CAS 대기는 더 높은 클록 주파수에 대응할 것이다. 이는 메모리 디바이스 내의 전파 지연들이 주로 고정되기 때문이며; 따라서 더 높은 클록 주파수에서는 더 많은 수의 클록 사이클들이 판독 명령어의 수신과 출력에 도달하는 데이터 간에 생길 것이다.
통상적으로, 동기식 메모리 디바이스는 소정 주파수 범위에서 클록 신호를 공급하는 때에 사용자에게 소정 CAS 대기 값들을 선택하도록 요구하는 스펙(specification)을 포함할 것이다. 예를 들어, 작동 요건들에 따르면, 4의 CAS 대기는 공급되고 있는 클록 주파수가 133MHz보다 크다는 것을 나타낼 수 있는 반면, 2 또는 3의 CAS 대기는 133MHz 미만의 클록 주파수가 공급되고 있다는 것을 나타낼 수 있다. CAS 대기는 클록 주파수에 대응하기 때문에, CAS 대기는 래치된 동기식 모드와 FIFO 동기식 모드 중에서 선택하는데 사용될 수 있다. 계속해서 이 예시에서 래치된 모드가 133MHz 이하의 클록 주파수들에 적합한 경우, 2 또는 3의 CAS 대기는 모드 선택 로직으로 하여금 래치된 동기식 모드를 선택하도록 유도할 것인 반면, 4 이상의 CAS 대기는 모드 선택 로직으로 하여금 FIFO 동기식 모드를 선택하도록 유도할 것이다.
보다 일반적으로 설명된 도 5를 참조로, 작동단계(150)에서, CAS 대기가 FIFO 모드에 적합한 클록 주파수에 대응하는 높은 값을 갖는 경우, FIFO 동기식 경 로가 선택된다(작동단계(170)). 한편, CAS 대기가 (래치된 모드에 적합한 클록 주파수를 나타내는) 높은 값을 갖지 않는 경우, 작동단계(160)에서 래치된 동기식 경로가 선택된다.
이 예시에서 CAS 대기는 클록 주파수를 나타내기 때문에, 전술된 예시에서 CAS 대기는 래치된 동기식 모드와 FIFO 동기식 모드 중에서 선택하기 위해 사용된다. 이 접근법은 외부 클록이 얼마나 빠르게 실행(run)되고 있는지를 검출할 수 있는 메모리 디바이스 상의 회로를 구비할 필요성을 회피한다. 또 다른 옵션은 클록 주파수를 검출하는 메모리 디바이스 상의 이러한 회로를 포함하고, 그 후 검출된 클록 주파수에 기초하여 래칭된 모드와 FIFO 모드 중에서 선택하는 것이다. 하지만, 이 접근법은 메모리 디바이스가 외부 클록 신호의 주파수를 결정할 능력(capability)을 이미 포함하고 있지 않다면 추가의 회로를 요구하게 될 것이다. 어떠한 방식으로도 본 발명은 클록 주파수 표시기를 제공하는 어떤 특정한 구현예로 제한되지 않으며, 클록 주파수를 나타내는 여하한의 신호 또는 신호들의 조합이 클록 주파수 표시기로서 채택될 수 있다.
메모리 디바이스의 설계에 따라, 모드 선택 로직내의 잠재적인 복잡한 인자는, 판독 작동 시에 제 1 컬럼 액세스에 대한 동기식 판독 데이터 경로들 중 하나를 선택하기 위한 시간내에 외부 클록 신호의 존재를 검출하는 것이 불가능하다는 사실에 기인한다. 이 경우, 작동 모드에 관계 없이 제 1 컬럼 액세스는 비동기식 데이터 경로를 통해 라우트(route)될 것이다. 메모리 디바이스가 동기적으로 작동하고 있는 경우, 외부 클록은 제 2 컬럼 액세스에 의해 검출되었을 것이며, 제 2의 및 후속하는 컬럼 액세스들은 동기식 데이터 경로들 중 하나 상에서 라우트된다. 이러한 우연성(contingency)은 도 5에 예시되어 있다. 보다 상세하게는, 비동기식 판독 데이터 경로가 선택된 경우(작동단계(120)), 판독 작동은 제 1 컬럼 액세스 이후에 클록 신호가 검출되지 않는다면 비동기식 경로로 계속된다. 한편, 제 1 컬럼 액세스가 비동기식 데이터 경로 상에서 라우트된 이후에 클록 신호가 검출된다면, 후속 컬럼 액세스들은 동기식 데이터 경로들 중 하나 상에서 라우트된다. 도 5에서, 이 결정 로직은 작동단계(130)로 나타나 있다. 보다 상세하게는, 비동기식 판독 데이터 경로가 제 1 컬럼 액세스에 대해 선택된 경우, 클록 신호의 존재가 체크된다; 그렇지 않다면, 판독 작동은 비동기식 데이터 경로에서 계속된다. 실제 구현예에서는 클록 신호의 존재가 판독 작동의 초기 부분 동안에 계속 모니터링될 수 있다는 것을 이해할 것이다.
이전의 예시는 SDR(single data rate)에서 작동되는 메모리 디바이스를 수반하지만, 본 발명은 DDR 메모리 디바이스 또는 SDR과 DDR 판독 작동들이 모두 허용되는 메모리 디바이스들에도 적용될 수 있다.
새롭고 개선된 병렬 데이터 경로 아키텍처의 바람직한 실시예들이 서술되었으며, 당업자라면 본 명세서에 서술된 기술적 관점에서 다른 수정예, 변형예 및 변경예가 제시될 수 있음을 알 수 있을 것이다. 그러므로, 이러한 모든 변형예, 수정예 및 변경예는 첨부된 청구항들에 의해 정의되는 바와 같이 본 발명의 범위내에 에 있음을 알 수 있을 것이다. 본 명세서에서 특정한 용어들이 채택되었지만, 이러한 용어들은 일반적이고 설명적인 의미로만 사용되며 제한하려는 것이 아니다.
본 발명에 따르면, 다수의 상이한 작동 모드들 및 클록 주파수들에서 메모리 어레이로부터 판독 데이터를 허용하는 병렬 데이터 경로 아키텍처에 관한 것이다.

Claims (28)

  1. 메모리 디바이스에 있어서,
    - 데이터를 저장하도록 구성된 복수의 메모리 셀을 포함하여 이루어지는 메모리 어레이,
    - 판독 작동 시에 상기 메모리 어레이로부터 검색된 데이터를 상기 메모리 디바이스의 출력으로서 공급하도록 구성된 복수의 데이터 패드;
    - 상기 메모리 어레이와 상기 데이터 패드 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 포함하여 이루어지고, 상기 병렬 판독 데이터 경로들은 상이한 작동 모드들에서 작동가능한 복수의 동기식 데이터 경로 및 비동기식 데이터 경로를 포함하며; 및
    - 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하도록 구성된 모드 선택기(mode selector)를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 메모리 디바이스는 의사-SRAM(pseudo static random access memory)인 것을 특징으로 하는 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 동기식 데이터 경로는 클록 주파수들의 제 1 범위에 걸쳐 작동가능한 제 1 동기식 데이터 경로, 및 상기 클록 주파수들의 제 1 범위보다 더 높은 클록 주파수들의 제 2 범위에 걸쳐 작동가능한 제 2 동기식 데이터 경로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 동기식 데이터 경로는 래치된 모드(latched mode)에서 작동가능한 제 1 동기식 데이터 경로, 및 FIFO(first-in-first-out) 모드에서 작동가능한 제 2 동기식 데이터 경로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 모드 선택기는 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 복수의 동기식 데이터 경로는 제 1 동기식 데이터 경로 및 제 2 동기식 데이터 경로를 포함하고, 외부 클록 신호의 존재 시, 상기 모드 선택기는 제 1 값을 갖는 CAS(column access strobe) 대기 명령어(latency command)에 응답하여 상기 제 1 동기식 데이터 경로를 선택하고, 제 2 값을 갖는 상기 CAS 대기 명령어에 응답하여 상기 제 2 동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디 바이스.
  7. 메모리 디바이스에 있어서,
    - 데이터를 저장하도록 구성된 복수의 메모리 셀을 포함하여 이루어지는 메모리 어레이,
    - 판독 작동 시에 상기 메모리 어레이로부터 검색된 데이터를 상기 메모리 디바이스의 출력으로서 공급하도록 구성된 복수의 데이터 패드;
    - 상기 메모리 어레이와 상기 데이터 패드 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 포함하여 이루어지고, 상기 병렬 판독 데이터 경로들은 비동기식 데이터 경로, 클록 주파수들의 제 1 범위에 걸쳐 래치된 모드에서 작동가능한 제 1 동기식 데이터 경로, 및 상기 클록 주파수들의 제 1 범위보다 더 높은 클록 주파수들의 제 2 범위에 걸쳐 FIFO 모드에서 작동가능한 제 2 동기식 데이터 경로를 포함하며; 및
    - 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하도록 구성된 모드 선택기를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 메모리 디바이스는 의사-SRAM인 것을 특징으로 하는 메모리 디바이스.
  9. 제 7 항에 있어서,
    상기 모드 선택기는 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스.
  10. 제 7 항에 있어서,
    외부 클록 신호의 존재 시, 상기 모드 선택기는 제 1 값을 갖는 CAS 대기 명령어에 응답하여 상기 제 1 동기식 데이터 경로를 선택하고, 제 2 값을 갖는 상기 CAS 대기 명령어에 응답하여 상기 제 2 동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스.
  11. 메모리 디바이스에 있어서,
    - 데이터를 저장하도록 구성된 복수의 메모리 셀을 포함하여 이루어지는 메모리 어레이,
    - 판독 작동 시에 상기 메모리 어레이로부터 검색된 데이터를 상기 메모리 디바이스의 출력으로서 공급하도록 구성된 복수의 데이터 패드;
    - 상기 메모리 어레이와 상기 데이터 패드 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 포함하여 이루어지고, 상기 병렬 판독 데이터 경로들은 비동기식 데이터 경로 및 복수의 동기식 데이터 경로를 포함하며; 및
    - 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하도록 구성된 모드 선택기 를 포함하여 이루어지고, 상기 모드 선택기는 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하고, 외부 클록 신호의 존재시 CAS 대기 명령어의 값의 함수로서 상기 동기식 데이터 경로들 중 하나를 선택하는 것을 특징으로 하는 메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 메모리 디바이스는 의사-SRAM인 것을 특징으로 하는 메모리 디바이스.
  13. 제 11 항에 있어서,
    상기 복수의 동기식 데이터 경로는 래치된 모드에서 작동하는 제 1 동기식 데이터 경로 및 FIFO 모드에서 작동하는 제 2 동기식 데이터 경로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  14. 의사-SRAM에 있어서,
    - 데이터를 저장하도록 구성된 복수의 메모리 셀을 포함하여 이루어지는 메모리 어레이;
    - 판독 작동 시에 상기 메모리 어레이로부터 검색된 데이터를 상기 메모리 디바이스의 출력으로서 공급하도록 구성된 복수의 데이터 패드;
    - 상기 메모리 어레이와 상기 데이터 패드 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 포함하여 이루어지고, 상기 병렬 판독 데이터 경로들은 비 동기식 데이터 경로, 클록 주파수들의 제 1 범위에 걸쳐 래치된 모드에서 작동가능한 제 1 동기식 데이터 경로, 및 상기 클록 주파수들의 제 1 범위보다 더 높은 클록 주파수들의 제 2 범위에 걸쳐 FIFO 모드에서 작동가능한 제 2 동기식 데이터 경로를 포함하며; 및
    - 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하도록 구성된 모드 선택기를 포함하여 이루어지고, 상기 모드 선택기는 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하고, 외부 클록 신호의 존재시 CAS 대기 명령어의 값의 함수로서 상기 제 1 동기식 데이터 경로 및 상기 제 2 동기식 데이터 경로들 중 하나를 선택하는 것을 특징으로 하는 의사-SRAM.
  15. 메모리 디바이스에 있어서,
    - 데이터를 저장하는 수단;
    - 상기 데이터를 저장하는 수단으로부터 검색된 데이터를 상기 메모리 디바이스의 출력으로서 공급하는 출력 수단;
    - 상기 데이터를 저장하는 수단과 상기 출력 수단 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 포함하여 이루어지고, 상기 병렬 판독 데이터 경로들은 상이한 작동 모드들에서 작동가능한 복수의 동기식 데이터 경로, 및 비동기식 데이터 경로를 포함하며; 및
    - 상기 데이터를 저장하는 수단으로부터 검색된 데이터를 상기 출력 수단에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하는 수단을 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  16. 제 15 항에 있어서,
    상기 메모리 디바이스는 의사-SRAM인 것을 특징으로 하는 메모리 디바이스.
  17. 제 15 항에 있어서,
    상기 복수의 동기식 데이터 경로는 클록 주파수들의 제 1 범위에 걸쳐 작동가능한 제 1 동기식 데이터 경로, 및 상기 클록 주파수들의 제 1 범위보다 더 높은 클록 주파수들의 제 2 범위에 걸쳐 작동가능한 제 2 동기식 데이터 경로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  18. 제 15 항에 있어서,
    상기 복수의 동기식 데이터 경로는 래치된 모드에서 작동가능한 제 1 동기식 데이터 경로, 및 FIFO 모드에서 작동가능한 제 2 동기식 데이터 경로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  19. 제 15 항에 있어서,
    상기 선택하는 수단은 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스.
  20. 제 15 항에 있어서,
    상기 복수의 동기식 데이터 경로는 제 1 동기식 데이터 경로 및 제 2 동기식 데이터 경로를 포함하고, 외부 클록 신호의 존재 시 상기 선택하는 수단은 제 1 값을 갖는 CAS 대기 명령어에 응답하여 상기 제 1 동기식 데이터 경로를 선택하고, 제 2 값을 갖는 상기 CAS 대기 명령어에 응답하여 상기 제 2 동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스.
  21. 메모리 디바이스에서 판독 작동을 수행하는 방법에 있어서,
    - (a) 판독 명령어의 수신에 응답하여 메모리 어레이로부터 데이터를 검색하는 단계;
    - (b) 외부 클록 신호의 부재에 응답하여 검색된 데이터를 상기 메모리 디바이스의 패드들에 공급하도록 비동기식 데이터 경로를 선택하는 단계; 및
    - (c) 외부 클록 신호의 검출에 응답하여 상기 검색된 데이터를 상기 메모리 디바이스의 상기 패드들에 공급하도록 복수의 동기식 데이터 경로들 중 하나를 선택하는 단계를 포함하여 이루어지고, 상기 복수의 동기식 데이터 경로들 중 하나는 상기 메모리 디바이스에 의해 수신된 외부 신호의 함수로서 선택되는 것을 특징으로 하는 판독 작동을 수행하는 방법.
  22. 제 21 항에 있어서,
    상기 외부 신호는 CAS 대기 신호인 것을 특징으로 하는 판독 작동을 수행하는 방법.
  23. 제 22 항에 있어서,
    상기 복수의 동기식 데이터 경로는 래치된 모드에서 작동가능한 제 1 동기식 데이터 경로, 및 FIFO 모드에서 작동가능한 제 2 동기식 데이터 경로를 포함하고, 단계 (c)는 제 1 값을 갖는 CAS 대기 신호에 응답하여 상기 제 1 동기식 데이터 경로를 선택하고, 제 2 값을 갖는 상기 CAS 대기 신호에 응답하여 상기 제 2 동기식 데이터 경로를 선택하는 것을 포함하는 것을 특징으로 하는 판독 작동을 수행하는 방법.
  24. 제 23 항에 있어서,
    상기 제 1 동기식 데이터 경로는 클록 주파수의 제 1 범위에 걸쳐 작동가능하고, 상기 제 2 동기식 데이터 경로는 상기 클록 주파수의 제 1 범위보다 더 높은 클록 주파수의 제 2 범위에 걸쳐 작동가능한 것을 특징으로 하는 판독 작동을 수행하는 방법.
  25. 메모리 디바이스를 제조하는 방법에 있어서,
    - (a) 상기 메모리 디바이스의 메모리 어레이와 복수의 데이터 패드 사이에 각각 커플링된 복수의 병렬 판독 데이터 경로를 제공하는 단계를 포함하여 이루어 지고, 상기 병렬 판독 데이터 경로들은 상이한 작동 모드들에서 작동가능한 복수의 동기식 데이터 경로 및 비동기식 데이터 경로를 포함하며;
    - (b) 상기 메모리 어레이로부터 검색된 데이터를 상기 데이터 패드들에 공급하기 위해 상기 병렬 판독 데이터 경로들 중 하나를 선택하도록 모드 선택기를 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  26. 제 25 항에 있어서,
    단계 (a)는 래치된 모드에서 작동가능한 제 1 동기식 데이터 경로 및 FIFO 모드에서 작동가능한 제 2 동기식 데이터 경로를 제공하는 것을 포함하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  27. 제 25 항에 있어서,
    상기 모드 선택기는 외부 클록 신호의 부재에 응답하여 상기 비동기식 데이터 경로를 선택하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  28. 제 25 항에 있어서,
    단계 (a)는 제 1 동기식 데이터 경로 및 제 2 동기식 데이터 경로를 제공하는 것을 포함하고, 외부 클록 신호의 존재시 상기 모드 선택기는 제 1 값을 갖는 CAS 대기 신호에 응답하여 상기 제 1 동기식 데이터 경로를 선택하고, 제 2 값을 갖는 상기 CAS 대기 신호에 응답하여 상기 제 2 동기식 데이터 경로를 선택하는 것을 포함하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
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