KR20200140048A - 메모리 장치 및 그의 동작 방법 - Google Patents

메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

본 발명의 실시예는 복수의 제1 데이터 라인들; 복수의 제2 데이터 라인들; 상기 제2 데이터 라인들 중 적어도 하나의 라인에 접속된 공통 리던던트 메모리 영역; 상기 제1 데이터 라인들에 공통으로 접속되고 상기 제2 데이터 라인들 중 나머지 라인에 공통으로 접속된 복수의 노말 메모리 영역들; 및 상기 제1 데이터 라인들과 상기 제2 데이터 라인들에 접속되고, 로우 어드레스와 컬럼 어드레스와 영역 어드레스에 기초하여, 상기 제1 데이터 라인들 중 일부 또는 전부를 상기 제2 데이터 라인들 중 일부 또는 전부로 쉬프팅함으로써 상기 복수의 노말 메모리 영역에 포함된 적어도 하나의 불량한 메모리 셀을 상기 공통 리던던트 메모리 영역에 포함된 적어도 하나의 리던던트 메모리 셀로 대체하기 위한 리페어 회로를 포함하는 메모리 장치 및 그의 동작 방법을 제공한다.

Description

메모리 장치 및 그의 동작 방법{MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 리페어(repair) 기능을 가지는 메모리 장치 및 그의 동작 방법에 관한 것이다.
메모리 장치는 리페어(repair) 기능을 가질 수 있다. 예컨대, 상기 리페어 기능은 불량한 메모리 셀을 리던던트(redundant) 메모리 셀(이하 "여분의 셀"이라 칭함)로 대체할 수 있다.
일반적으로, 메모리 장치는 메모리 영역(예: 뱅크(bank))당 여분의 메모리 영역이 할당된 구조를 가지기 때문에, 해당 메모리 영역에 포함된 불량한 메모리 셀은 할당된 여분의 메모리 영역에 포함된 여분의 메모리 셀로만 대체될 수 있다.
따라서, 해당 메모리 영역에 포함된 불량한 메모리 셀의 개수가 할당된 여분의 메모리 영역에 포함된 여분의 메모리 셀의 개수보다 많은 경우, 여분의 메모리 영역은 모든 불량한 메모리 셀을 대체할 수 없는 문제점이 있다. 반대로, 해당 메모리 영역에 포함된 불량한 메모리 셀의 개수가 할당된 여분의 메모리 영역에 포함된 여분의 메모리 셀의 개수보다 적은 경우, 여분의 메모리 영역은 불필요하게 많은 면적을 차지하게 되는 문제점이 있다.
한편, 메모리 장치는 극저온(cryogenic)에서 동작할 수 있다. 상기 극저온에서 동작하는 메모리 장치는 상온에서 동작하는 메모리 장치와 비교했을 때 전력 소모가 현저히 적다. 예컨대, 극저온에서 동작하는 디램(DRAM)은 상온에서 동작하는 디램과 비교했을 때 메모리 셀의 데이터 유지시간이 상대적으로 길어진다. 그러므로, 극저온에서 동작하는 디램은 리프레쉬(refresh) 동작을 거의 실시하지 않거나 또는 리프레쉬 주기를 최대로 늘림으로써, 전력 소모가 감소된다.
상기 극저온에서 동작하는 메모리 장치의 주요 불량 유형은 불량한 메모리 셀의 존재이다.
본 발명의 실시예는 복수의 노말 메모리 영역이 하나의 리던던트 메모리 영역을 공유하는 메모리 장치 및 그의 동작 방법을 제공한다.
본 발명의 일 측면에 따르면, 메모리 장치는, 복수의 제1 데이터 라인들; 복수의 제2 데이터 라인들; 상기 제2 데이터 라인들 중 적어도 하나의 라인에 접속된 공통 리던던트 메모리 영역; 상기 제1 데이터 라인들에 공통으로 접속되고 상기 제2 데이터 라인들 중 나머지 라인에 공통으로 접속된 복수의 노말 메모리 영역들; 및 상기 제1 데이터 라인들과 상기 제2 데이터 라인들에 접속되고, 로우 어드레스와 컬럼 어드레스와 영역 어드레스에 기초하여, 상기 제1 데이터 라인들 중 일부 또는 전부를 상기 제2 데이터 라인들 중 일부 또는 전부로 쉬프팅함으로써 상기 복수의 노말 메모리 영역에 포함된 적어도 하나의 불량한 메모리 셀을 상기 공통 리던던트 메모리 영역에 포함된 적어도 하나의 리던던트 메모리 셀로 대체하기 위한 리페어 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 메모리 장치는, 복수의 제1 글로벌 데이터 라인들; 복수의 제2 글로벌 데이터 라인들; 복수의 제3 글로벌 데이터 라인들; 상기 제2 데이터 라인들 중 하나의 리페어 라인에 접속된 공통 리던던트 메모리 영역; 상기 제1 글로벌 데이터 라인들에 공통으로 접속되고 상기 제2 데이터 라인들 중 나머지 라인에 공통으로 접속된 복수의 노말 메모리 영역들; 로우 어드레스와 컬럼 어드레스와 영역 어드레스에 기초하여 현재 선택된 메모리 셀이 불량한 메모리 셀인지를 검출하고 그 검출결과에 대응하는 제1 검출신호를 생성하기 위한 제1 검출기; 상기 제1 검출신호에 기초하여 상기 제1 글로벌 데이터 라인들 중 불량 라인 - 상기 불량한 메모리 셀의 데이터가 전송되는 라인임 - 에 대응하는 제2 검출신호를 생성하기 위한 제2 검출기; 및 상기 제1 내지 제3 글로벌 데이터 라인들에 접속되고, 상기 제2 검출신호에 기초하여 상기 제1 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 데이터 라인을 상기 제2 데이터 라인들 중 적어도 하나의 제2 데이터 라인으로 쉬프팅하기 위한 라인 쉬프터를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 메모리 장치의 동작 방법은, 라이트 모드에 진입하는 단계; 현재 선택된 메모리 셀들 중 불량한 메모리 셀의 존재 여부를 검출하는 단계; 상기 불량한 메모리 셀이 검출되면, 제1 글로벌 데이터 라인들 중 불량 라인 - 복수의 라이트 데이터 중 상기 불량한 메모리 셀에 대응하는 라이트 데이터가 전송되는 라인임 - 을 검출하는 단계; 상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 제2 글로벌 데이터 라인 중 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅하는 단계; 및 상기 복수의 라이트 데이터 중 1bit의 라이트 데이터는 공통 리던던트 메모리 영역에 라이트되고, 상기 복수의 라이트 데이터 중 나머지 라이트 데이터는 노말 메모리 영역 - 상기 불량한 메모리 셀은 제외됨 - 에 라이트되는 단계를 포함할 수 있다.
상기 메모리 장치의 동작 방법은, 리드 모드에 진입하는 단계; 현재 선택된 메모리 셀들 중 상기 불량한 메모리 셀의 존재 여부를 검출하는 단계; 상기 불량한 메모리 셀이 검출되면, 상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 검출하는 단계; 상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 상기 제2 글로벌 데이터 라인들 중 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅하는 단계; 및 상기 복수의 리드 데이터 중 1bit의 리드 데이터는 상기 공통 리던던트 메모리 영역으로부터 리드되고, 상기 복수의 리드 데이터 중 나머지 리드 데이터는 상기 노말 메모리 영역 - 상기 불량한 메모리 셀은 제외됨 - 으로부터 리드되는 단계를 더 포함할 수 있다.
본 발명의 실시예는 복수의 노말 메모리 영역들이 하나의 리던던트 메모리 영역을 공유함으로써 불량한 메모리 셀을 리페어 시 유연성(flexibility) 및 대응력을 향상시킬 수 있는 효과가 있다.
더욱이, 본 발명의 실시예는 슈도 극저온(pseudo cryogenic)에서 동작할 때 상기의 효과가 극대화될 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 리페어 회로의 블록 구성도이다.
도 3은 도 2에 도시된 라인 쉬프터의 블록 구성도이다.
도 4는 도 3에 도시된 쉬프트 로직의 회로도이다.
도 5는 도 1에 도시된 공통 리던던트 메모리 영역의 회로도이다.
도 6은 도 1에 도시된 노말 메모리 영역의 블록 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 메모리 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 메모리 장치는 복수의 노말 메모리 영역(110 ~ 140), 리페어 회로(200), 및 공통 리던던트 메모리 영역(300)을 포함할 수 있다.
복수의 노말 메모리 영역(110 ~ 140)은 제1 글로벌 데이터 라인들(SGIO0 ~ 127)에 공통으로 접속될 수 있다. 복수의 노말 메모리 영역(110 ~ 140)은 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 하나의 제2 글로벌 데이터 라인(SGIO_DUM127)을 제외한 나머지 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 126)에 공통으로 접속될 수 있다. 이하에서는 하나의 제2 글로벌 데이터 라인(SGIO_DUM127)을 "리페어 라인(SGIO_DUM127)"이라 칭하여 설명한다.
리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127), 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127), 및 제3 글로벌 데이터 라인들(GIO0 ~ 127)에 접속될 수 있다. 리페어 회로(200)는 로우 어드레스(XADD<i>)와 컬럼 어드레스(YADD<j>)와 영역 어드레스(BKADD<k>)에 기초하여 복수의 노말 메모리 영역(110 ~ 140)에 포함된 적어도 하나의 불량한 메모리 셀을 리페어할 수 있다. 예컨대, 리페어 회로(200)는 선택된 메모리 셀이 상기 불량한 메모리 셀인지를 검출하고, 그 검출결과에 기초하여 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 일부 또는 전부를 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 일부 또는 전부로 쉬프팅함으로써 상기 불량한 메모리 셀을 공통 리던던트 메모리 영역(300)에 포함된 리던던트 메모리 셀로 대체할 수 있다. 이때, 리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 불량 라인 - 상기 불량한 메모리 셀의 데이터가 전송되는 라인임 - 을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 상기 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅할 수 있다. 상기 적어도 하나의 제2 글로벌 데이터 라인은 리페어 라인(SGIO_DUM127)을 포함할 수 있다.
공통 리던던트 메모리 영역(300)은 리페어 라인(SGIO_DUM127)에 접속될 수 있다. 공통 리던던트 메모리 영역(300)은 제1 검출신호(XYBHIT<0:99>)에 기초하여 상기 불량한 메모리 셀을 상기 리던던트 메모리 셀로 대체할 수 있다.
도 2에는 도 1에 도시되 리페어 회로(200)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 리페어 회로(200)는 제1 검출기(210), 제2 검출기(220), 및 라인 쉬프터(230)를 포함할 수 있다.
제1 검출기(210)는 로우 어드레스(XADD<i>)와 컬럼 어드레스(YADD<j>)와 영역 어드레스(BADD<k>)에 기초하여 상기 선택된 메모리 셀이 상기 불량한 메모리 셀인지를 검출하고 그 검출결과에 대응하는 제1 검출신호(XYBHIT<0:99>)를 생성할 수 있다. 예컨대, 제1 검출기(210)는 로우 어드레스(XADD<i>)와 컬럼 어드레스(YADD<j>)와 영역 어드레스(BADD<k>)와 기저장된 상기 불량한 메모리 셀의 로우 어드레스, 컬럼 어드레스, 및 영역 어드레스를 각각 비교하고 그 비교결과에 대응하는 제1 검출신호(XYBHIT<0:99>)를 생성할 수 있다. 제1 검출기(210)는 상기 불량한 메모리 셀의 위치를 나타내는 상기 로우 어드레스, 상기 컬럼 어드레스, 및 상기 영역 어드레스가 저장된 저장부(REG0)를 포함할 수 있다. 예컨대, 저장부(REG0)는 100 비트(bits)의 제1 검출신호(XYBHIT<0:99>)에 대응하는 100개의 퓨즈셋(fuse set)을 포함할 수 있다. 100개의 퓨즈셋을 포함한다는 것은 100개의 불량한 메모리 셀의 어드레스들이 저장되어 있음을 의미할 수 있다. 상기 100개의 불량한 메모리 셀은 복수의 노말 메모리 영역(110 ~ 140) 중 적어도 하나의 노말 메모리 영역에 랜덤하게 분포될 수 있다.
제2 검출기(220)는 제1 검출신호(XYBHIT<0:99>)에 기초하여 상기 불량 라인에 대응하는 제2 검출신호(IODEC<0:127>)를 생성할 수 있다. 예컨대, 제2 검출기(220)는 기저장된 상기 불량 라인의 위치를 나타내는 라인 어드레스에 기초하여 제2 검출신호(IODEC<0:127>)를 생성할 수 있다. 제2 검출기(220)는 상기 라인 어드레스가 저장된 저장부(REG1)를 포함할 수 있다. 예컨대, 저장부(REG1)는 100 비트(bits)의 제1 검출신호(XYBHIT<0:99>)에 대응하는 100개의 퓨즈셋을 포함할 수 있다. 상기 100개의 퓨즈셋을 포함한다는 것은 100개의 불량 라인의 라인 어드레스들이 저장되어 있음을 의미할 수 있다.
라인 쉬프터(230)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127), 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127), 및 제3 글로벌 데이터 라인들(GIO0 ~ 127)에 접속될 수 있다. 라인 쉬프터(230)는 제2 검출신호(IODEC<0:127>)에 기초하여 상기 불량 라인을 기준으로 일측에 배치된 상기 적어도 하나의 제1 글로벌 데이터 라인을 상기 적어도 하나의 제2 데이터 라인으로 쉬프팅할 수 있다. 앞서 설명한 바와 같이, 상기 적어도 하나의 제2 글로벌 데이터 라인은 리페어 라인(SGIO_DUM127)을 포함할 수 있다.
도 3에는 도 2에 도시된 라인 쉬프터(230)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 라인 쉬프터(230)는 제어 로직(213), 및 복수의 쉬프트 로직(233_0 ~ 233_127)을 포함할 수 있다.
제어 로직(231)은 제2 검출신호(IODEC<0:127>)에 기초하여 복수의 쉬프트 제어신호들(SFT<0:127>)을 생성할 수 있다. 예컨대, 제어 로직(231)은 복수의 쉬프트 제어신호들(SFT<0:127>) 중 상기 불량 라인에 대응하는 쉬프트 제어신호와 상기 적어도 하나의 제1 글로벌 데이터 라인에 대응하는 적어도 하나의 쉬프트 제어신호를 활성화할 수 있다.
복수의 쉬프트 로직(233_0 ~ 233_127)은 각각 대응하는 제1 글로벌 데이터 라인, 대응하는 제2 글로벌 데이터 라인, 및 대응하는 제3 글로벌 데이터 라인에 접속될 수 있다. 예컨대, 제1 쉬프트 로직(233_0)은 제1 글로벌 데이터 라인(SGIO0), 제2 글로벌 데이터 라인(SGIO_DUM0), 및 제3 글로벌 데이터 라인(GIO0)에 접속될 수 있다. 복수의 쉬프트 로직(233_0 ~ 233_127)은 쉬프트 제어신호들(SFT<0:127>)에 기초하여 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 어느 하나와 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 어느 하나를 각각 선택할 수 있다. 예컨대, 제1 쉬프트 로직(233_0)은 제1 글로벌 데이터 라인(SGIO0)과 제2 글로벌 데이터 라인(SGIO_DUM0) 중 어느 하나를 선택하고 그 선택된 글로벌 데이터 라인과 제3 글로벌 데이터 라인(GIO0)을 접속할 수 있다. 복수의 쉬프트 로직(233_0 ~ 233_127)은 각각 동일하게 설계될 수 있으며, 이하에서는 설명의 편의를 위해 제1 쉬프트 로직(233_0)을 대표적으로 설명한다.
도 4에는 도 3에 도시된 제1 쉬프트 로직(233_0)이 회로도로 도시되어 있다.
도 4를 참조하면, 제1 쉬프트 로직(233_0)은 제1 접속부(SW00), 반전부(INV0), 및 제2 접속부(SW01)를 포함할 수 있다.
제1 접속부(SW00)는 쉬프트 제어신호들(SFT<0:127>) 중 어느 하나의 쉬프트 제어신호(SFT<0>)에 기초하여, 대응하는 제3 데이터 라인(GIO)과 대응하는 제1 데이터 라인(SGIO0)을 접속할 수 있다.
반전부(INV0)는 어느 하나의 쉬프트 제어신호(SFT<0>)를 반전하여 반전 쉬프트 제어신호를 생성할 수 있다.
제2 접속부(SW01)는 상기 반전 쉬프트 제어신호에 기초하여, 상기 대응하는 제3 데이터 라인(GIO0)과 대응하는 제2 데이터 라인(SGIO_DUM0)을 접속할 수 있다.
도 5에는 도 1에 도시된 공통 리던던트 메모리 영역(300)이 블록 구성도로 도시되어 있다.
도 5를 참조하면, 공통 리던던트 메모리 영역(300)은 복수의 리던던트 메모리 셀들(241), 및 복수의 스위치들(243)을 포함할 수 있다.
복수의 리던던트 메모리 셀들(241)은 각각 복수의 스위칭들(243)에 접속될 수 있다. 복수의 리던던트 메모리 셀들(241)은 각각 래치(latch)를 포함할 수 있다. 예컨대, 복수의 리던던트 메모리 셀들(241)은 상기 100 비트의 제1 검출신호(XYBHIT<0:99>)에 대응하여 100개의 래치를 포함할 수 있다. 즉, 상기 100개의 래치는 상기 100개의 불량한 메모리 셀을 대체할 수 있다. 본 발명의 실시예에서는 복수의 리던던트 메모리 셀들(241)이 각각 상기 래치를 포함하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 복수의 리던던트 메모리 셀들(241)은 각각 정적 램(SRAM) 등을 포함할 수도 있다.
복수의 스위치들(243)은 리페어 라인(SGIO_DUM127)에 병렬로 접속될 수 있다. 즉, 복수의 스위치들(243)은 리페어 라인(SGIO_DUM127)과 복수의 리던던트 메모리 셀들(241) 사이에 접속될 수 있다. 복수의 스위치들(243)은 제1 검출신호(XYBHIT<0:99>)에 기초하여 제어될 수 있다. 예컨대, 복수의 스위치들(243)은 상기 100 비트의 제1 검출신호(XYBHIT<0:99>)에 대응하여 100개의 스위치들을 포함할 수 있다.
도 6에는 도 1에 도시된 복수의 노말 메모리 영역(110 ~ 140)이 블록 구성도로 도시되어 있다. 도 6에는 복수의 노말 메모리 영역(110 ~ 140) 중 제1 노말 메모리 영역(110)만이 대표적으로 도시되어 있음에 유의한다.
도 6을 참조하면, 제1 노말 메모리 영역(110)은 인에이블 로직(111), 복수의 멀티플렉서(113_0 ~ 113_127), 및 메모리 셀 영역(115)을 포함할 수 있다.
인에이블 로직(111)은 영역 어드레스(BADD<k>)에 기초하여 제1 영역 인에이블 신호(EN<0>)를 생성할 수 있다. 예컨대, 인에이블 로직(111)은 영역 어드레스(BADD<k>)가 제1 노말 메모리 영역(110)을 나타낼 때 제1 영역 인에이블 신호(EN<0>)를 활성화할 수 있고, 영역 어드레스(BADD<k>)가 제2 내지 제4 노말 메모리 영역(120 ~ 140) 중 어느 하나를 나타낼 때 제1 영역 인에이블 신호(EN<0>)를 비활성화할 수 있다.
복수의 멀티플렉서(113_0 ~ 113_127)는 제1 영역 인에이블 신호(EN<0>)에 기초하여 인에이블될 수 있다. 복수의 멀티플렉서(113_0 ~ 113_127)는 각각 제1 글로벌 라인들(SGIO0 ~ 127)과 나머지 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 126)과 제4 글로벌 데이터 라인들(BGIO0 ~ 127)에 접속될 수 있다. 예컨대, 제2 멀티플렉서(113_1)는 대응하는 제1 글로벌 데이터 라인(SGIO1)과 대응하는 제2 글로벌 데이터 라인(SGIO_DUM0)과 대응하는 제4 글로벌 데이터 라인(BGIO1)에 접속될 수 있고, 제1 글로벌 데이터 라인(SGIO1)과 제2 글로벌 데이터 라인(SGIO_DUM0) 중 어느 하나를 제4 글로벌 데이터 라인(BGIO1)에 접속할 수 있다. 한편, 제1 멀티플렉서(113_0)는 대응하는 제2 글로벌 데이터 라인이 없기 때문에 제1 글로벌 데이터 라인(SGIO1)과 제4 글로벌 데이터 라인(BGIO0)에 접속되는 것으로 도시되어 있나, 상기 제2 글로벌 데이터 라인을 대신하여 별도의 더미(dummy) 라인에 접속될 수 있다.
메모리 셀 영역(115)은 제4 글로벌 데이터 라인들(BGIO0 ~ 127)에 접속될 수 있다. 메모리 셀 영역(115)은 라이트(write) 모드 시 제4 글로벌 데이터 라인들(BGIO0 ~ 127)에 실린 라이트 데이터를 선택된 메모리 셀들에 저장할 수 있다. 메모리 셀 영역(115)은 리드(read) 모드 시 선택된 메모리 셀들로부터 리드 데이터를 리드하여 제4 글로벌 데이터 라인들(BGIO0 ~ 127)에게 출력할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 메모리 장치의 동작을 설명한다.
먼저, 상기 메모리 장치의 상기 라이트 모드에 따른 동작을 설명한다.
상기 라이트 모드에 진입하면, 복수의 라이트 데이터는 제3 글로벌 데이터 라인들(GIO0 ~ 127)을 통해 리페어 회로(200)에게 전송될 수 있다.
리페어 회로(200)는 선택된 메모리 셀들 중 불량한 메모리 셀의 존재 여부를 검출하고, 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 불량 라인 - 상기 불량한 메모리 셀에 대응하는 라이트 데이터가 전송되는 라인임 - 의 존재 여부를 검출할 수 있다.
만약 상기 불량한 메모리 셀이 존재하지 않는다면, 제3 글로벌 데이터 라인들(GIO0 ~ 127)을 통해 전송된 상기 복수의 라이트 데이터는 리페어 회로(200)를 통해 제1 내지 제4 노말 메모리 영역(110 ~ 140) 중 선택된 노말 메모리 영역에 포함된 메모리 셀 영역에 라이트될 수 있다.
반면, 만약 상기 불량한 메모리 셀이 존재한다면, 리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 일부 또는 전부를 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 일부 또는 전부로 쉬프팅함으로써 상기 불량한 메모리 셀을 공통 리던던트 메모리 영역(300)에 포함된 리던던트 메모리 셀로 대체할 수 있다. 이때, 리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 상기 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 상기 불량 라인에 대응하는 제2 글로벌 데이터 라인을 기준으로 일측에 배치된 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅할 수 있다. 상기 적어도 하나의 제2 글로벌 데이터 라인은 리페어 라인(SGIO_DUM127)을 포함할 수 있다. 예컨대, 만약 제1 글로벌 데이터 라인(SGIO_126)이 상기 불량 라인이라면, 제1 글로벌 데이터 라인들(SGIO_126 ~ 127)을 각각 제2 글로벌 데이터 라인들(SGIO_DUM126 ~ 127)로 쉬프팅할 수 있다.
이에 따라, 상기 복수의 라이트 데이터 중 1bit의 라이트 데이터는 리페어 회로(200)를 통해 공통 리던던트 메모리 영역(300)에 라이트되고, 상기 복수의 라이트 데이터 중 나머지 라이트 데이터는 리페어 회로(200)를 통해 제1 내지 제4 노말 메모리 영역(110 ~ 140) 중 선택된 노말 메모리 영역에 포함된 메모리 셀 영역 - 상기 불량한 메모리 셀은 제외됨 - 에 라이트될 수 있다.
다음, 상기 메모리 장치의 상기 리드 모드에 따른 동작을 설명한다.
상기 리드 모드에 진입하면, 복수의 리드 데이터는 제1 내지 제4 노말 메모리 영역(110 ~ 140) 중 선택된 노말 메모리 영역에 포함된 메모리 셀 영역으로부터 리드될 수 있다.
이때, 리페어 회로(200)는 선택된 메모리 셀들 중 불량한 메모리 셀의 존재 여부를 검출하고, 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 불량 라인 - 상기 불량한 메모리 셀에 대응하는 라이트 데이터가 전송되는 라인임 - 의 존재 여부를 검출할 수 있다.
만약 상기 불량한 메모리 셀이 존재하지 않는다면, 제1 글로벌 데이터 라인들(SGIO0 ~ 127)을 통해 전송된 상기 복수의 리드 데이터는 리페어 회로(200)를 통해 제3 글로벌 데이터 라인들(GIO0 ~ 127)에게 전송될 수 있다.
반면, 만약 상기 불량한 메모리 셀이 존재한다면, 리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 일부 또는 전부를 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 일부 또는 전부로 쉬프팅함으로써 상기 불량한 메모리 셀을 공통 리던던트 메모리 영역(300)에 포함된 리던던트 메모리 셀로 대체할 수 있다. 이때, 리페어 회로(200)는 제1 글로벌 데이터 라인들(SGIO0 ~ 127) 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 상기 제2 글로벌 데이터 라인들(SGIO_DUM0 ~ 127) 중 상기 불량 라인에 대응하는 제2 글로벌 데이터 라인을 기준으로 일측에 배치된 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅할 수 있다. 상기 적어도 하나의 제2 글로벌 데이터 라인은 리페어 라인(SGIO_DUM127)을 포함할 수 있다. 예컨대, 만약 제1 글로벌 데이터 라인(SGIO_126)이 상기 불량 라인이라면, 제1 글로벌 데이터 라인들(SGIO_126 ~ 127)을 각각 제2 글로벌 데이터 라인들(SGIO_DUM126 ~ 127)로 쉬프팅할 수 있다.
이에 따라, 상기 복수의 리드 데이터 중 1bit의 라이트 데이터는 리페어 회로(200)를 통해 공통 리던던트 메모리 영역(300)로부터 리드되고, 상기 복수의 라이트 데이터 중 나머지 라이트 데이터는 리페어 회로(200)를 통해 제1 내지 제4 노말 메모리 영역(110 ~ 140) 중 선택된 노말 메모리 영역에 포함된 메모리 셀 영역 - 상기 불량한 메모리 셀은 제외됨 - 으로부터 리드될 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 ~ 140 : 제1 내지 제4 노말 메모리 영역
200 : 리페어 회로 300 : 공통 리던던트 메모리 영역

Claims (20)

  1. 복수의 제1 데이터 라인들;
    복수의 제2 데이터 라인들;
    상기 제2 데이터 라인들 중 적어도 하나의 라인에 접속된 공통 리던던트 메모리 영역;
    상기 제1 데이터 라인들에 공통으로 접속되고 상기 제2 데이터 라인들 중 나머지 라인에 공통으로 접속된 복수의 노말 메모리 영역들; 및
    상기 제1 데이터 라인들과 상기 제2 데이터 라인들에 접속되고, 로우 어드레스와 컬럼 어드레스와 영역 어드레스에 기초하여, 상기 제1 데이터 라인들 중 일부 또는 전부를 상기 제2 데이터 라인들 중 일부 또는 전부로 쉬프팅함으로써 상기 복수의 노말 메모리 영역에 포함된 적어도 하나의 불량한 메모리 셀을 상기 공통 리던던트 메모리 영역에 포함된 적어도 하나의 리던던트 메모리 셀로 대체하기 위한 리페어 회로
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 리페어 회로는 상기 제1 데이터 라인들 중 불량 라인 - 상기 불량한 메모리 셀의 데이터가 전송되는 라인임 - 을 기준으로 일측에 배치된 적어도 하나의 제1 데이터 라인을 상기 제2 데이터 라인들 중 적어도 하나의 제2 데이터 라인으로 쉬프팅하는 메모리 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 제2 데이터 라인은 상기 공통 리던던트 메모리 영역에 접속된 상기 적어도 하나의 라인을 포함하고,
    상기 적어도 하나의 라인은 상기 제2 데이터 라인들 중 가장 일측에 배치된 하나의 리페어 라인을 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 리페어 회로는 상기 로우 어드레스와 상기 컬럼 어드레스와 상기 영역 어드레스에 기초하여 선택된 메모리 셀이 상기 불량한 메모리 셀인지를 검출하고, 그 검출결과에 기초하여 상기 제1 데이터 라인들 중 일부 또는 전부를 상기 제2 데이터 라인들 중 일부 또는 전부로 쉬프팅하는 메모리 장치.
  5. 제1항에 있어서,
    상기 리페어 회로는,
    상기 로우 어드레스와 상기 컬럼 어드레스와 상기 영역 어드레스에 기초하여 선택된 메모리 셀이 상기 불량한 메모리 셀인지를 검출하고 그 검출결과에 대응하는 제1 검출신호를 생성하기 위한 제1 검출기;
    상기 제1 검출신호에 기초하여 상기 제1 데이터 라인들 중 불량 라인 - 상기 불량한 메모리 셀의 데이터가 전송되는 라인임 - 에 대응하는 제2 검출신호를 생성하기 위한 제2 검출기; 및
    상기 제2 검출신호에 기초하여 상기 제1 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 데이터 라인을 상기 제2 데이터 라인들 중 적어도 하나의 제2 데이터 라인으로 쉬프팅하기 위한 라인 쉬프터를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 제2 데이터 라인은 상기 공통 리던던트 메모리 영역에 접속된 상기 적어도 하나의 라인을 포함하고,
    상기 적어도 하나의 라인은 상기 제2 데이터 라인들 중 가장 일측에 배치된 하나의 리페어 라인을 포함하는 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 검출기는 상기 불량한 메모리 셀의 위치를 나타내는 로우 어드레스와 컬럼 어드레스와 영역 어드레스가 저장된 저장부를 포함하는 메모리 장치.
  8. 제5항에 있어서,
    상기 제2 검출기는 상기 불량 라인의 위치를 나타내는 라인 어드레스가 저장된 저장부를 포함하는 메모리 장치.
  9. 제5항에 있어서,
    상기 라인 쉬프터는,
    상기 제2 검출신호에 기초하여 복수의 쉬프트 제어신호들을 생성하기 위한 제어 로직; 및
    상기 쉬프트 제어신호들에 기초하여 상기 제1 데이터 라인들 중 어느 하나와 상기 제2 데이터 라인들 중 어느 하나를 각각 선택하기 위한 복수의 쉬프트 로직들을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 쉬프트 로직들 각각은,
    상기 쉬프트 제어신호들 중 어느 하나의 쉬프트 제어신호에 기초하여, 대응하는 제3 데이터 라인과 대응하는 제1 데이터 라인을 접속하기 위한 제1 접속부;
    상기 어느 하나의 쉬프트 제어신호를 반전하여 반전 쉬프트 제어신호를 생성하기 위한 반전부; 및
    상기 반전 쉬프트 제어신호에 기초하여, 상기 대응하는 제3 데이터 라인과 대응하는 제2 데이터 라인을 접속하기 위한 제2 접속부를 포함하는 메모리 장치.
  11. 제1항에 있어서,
    상기 리던던트 메모리 셀은 정적 램(SRAM) 또는 래치(latch)를 포함하는 메모리 장치.
  12. 복수의 제1 글로벌 데이터 라인들;
    복수의 제2 글로벌 데이터 라인들;
    복수의 제3 글로벌 데이터 라인들;
    상기 제2 데이터 라인들 중 하나의 리페어 라인에 접속된 공통 리던던트 메모리 영역;
    상기 제1 글로벌 데이터 라인들에 공통으로 접속되고 상기 제2 데이터 라인들 중 나머지 라인에 공통으로 접속된 복수의 노말 메모리 영역들;
    로우 어드레스와 컬럼 어드레스와 영역 어드레스에 기초하여 선택된 메모리 셀이 불량한 메모리 셀인지를 검출하고 그 검출결과에 대응하는 제1 검출신호를 생성하기 위한 제1 검출기;
    상기 제1 검출신호에 기초하여 상기 제1 글로벌 데이터 라인들 중 불량 라인 - 상기 불량한 메모리 셀의 데이터가 전송되는 라인임 - 에 대응하는 제2 검출신호를 생성하기 위한 제2 검출기; 및
    상기 제1 내지 제3 글로벌 데이터 라인들에 접속되고, 상기 제2 검출신호에 기초하여 상기 제1 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 데이터 라인을 상기 제2 데이터 라인들 중 적어도 하나의 제2 데이터 라인으로 쉬프팅하기 위한 라인 쉬프터
    를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 공통 리던던트 메모리 영역은,
    상기 리페어 라인에 병렬로 접속되고, 상기 제1 검출신호에 기초하여 제어되는 복수의 스위치들; 및
    상기 스위치들 각각에 접속되는 복수의 리던던트 메모리 셀들을 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 리던던트 메모리 셀들은 각각 정적 램(SRAM) 또는 래치(latch)를 포함하는 메모리 장치.
  15. 제12항에 있어서,
    상기 라인 쉬프터는,
    상기 제2 검출신호에 기초하여 복수의 쉬프트 제어신호들을 생성하기 위한 제어 로직; 및
    상기 쉬프트 제어신호들에 기초하여 상기 제1 글로벌 데이터 라인들 중 어느 하나와 상기 제2 글로벌 데이터 라인들 중 어느 하나를 각각 선택하기 위한 복수의 쉬프트 로직들을 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 쉬프트 로직들 각각은,
    상기 쉬프트 제어신호들 중 어느 하나의 쉬프트 제어신호에 기초하여, 대응하는 제3 글로벌 데이터 라인과 대응하는 제1 글로벌 데이터 라인을 접속하기 위한 제1 접속부;
    상기 어느 하나의 쉬프트 제어신호를 반전하여 반전 쉬프트 제어신호를 생성하기 위한 반전부; 및
    상기 반전 쉬프트 제어신호에 기초하여, 상기 대응하는 제3 글로벌 데이터 라인과 대응하는 제2 글로벌 데이터 라인을 접속하기 위한 제2 접속부를 포함하는 메모리 장치.
  17. 제12항에 있어서,
    상기 제1 검출기는 상기 불량한 메모리 셀의 위치를 나타내는 로우 어드레스와 컬럼 어드레스와 영역 어드레스가 저장된 저장부를 포함하는 메모리 장치.
  18. 제12항에 있어서,
    상기 제2 검출기는 상기 불량 라인의 위치를 나타내는 라인 어드레스가 저장된 저장부를 포함하는 메모리 장치.
  19. 라이트 모드에 진입하는 단계;
    선택된 메모리 셀들 중 불량한 메모리 셀의 존재 여부를 검출하는 단계;
    상기 불량한 메모리 셀이 검출되면, 제1 글로벌 데이터 라인들 중 불량 라인 - 복수의 라이트 데이터 중 상기 불량한 메모리 셀에 대응하는 라이트 데이터가 전송되는 라인임 - 을 검출하는 단계;
    상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 제2 글로벌 데이터 라인 중 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅하는 단계; 및
    상기 복수의 라이트 데이터 중 1bit의 라이트 데이터는 공통 리던던트 메모리 영역에 라이트되고, 상기 복수의 라이트 데이터 중 나머지 라이트 데이터는 노말 메모리 영역 - 상기 불량한 메모리 셀은 제외됨 - 에 라이트되는 단계
    를 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    리드 모드에 진입하는 단계;
    상기 선택된 메모리 셀들 중 상기 불량한 메모리 셀의 존재 여부를 검출하는 단계;
    상기 불량한 메모리 셀이 검출되면, 상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 검출하는 단계;
    상기 제1 글로벌 데이터 라인들 중 상기 불량 라인을 기준으로 일측에 배치된 적어도 하나의 제1 글로벌 데이터 라인을 상기 제2 글로벌 데이터 라인들 중 적어도 하나의 제2 글로벌 데이터 라인으로 쉬프팅하는 단계; 및
    상기 복수의 리드 데이터 중 1bit의 리드 데이터는 상기 공통 리던던트 메모리 영역으로부터 리드되고, 상기 복수의 리드 데이터 중 나머지 리드 데이터는 상기 노말 메모리 영역 - 상기 불량한 메모리 셀은 제외됨 - 으로부터 리드되는 단계를 더 포함하는 메모리 장치의 동작 방법.
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