JPS5958691A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS5958691A JPS5958691A JP57168958A JP16895882A JPS5958691A JP S5958691 A JPS5958691 A JP S5958691A JP 57168958 A JP57168958 A JP 57168958A JP 16895882 A JP16895882 A JP 16895882A JP S5958691 A JPS5958691 A JP S5958691A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- memory
- section
- signal
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＤＲＡＭにおける記憶データ消去方法の改良に
関する。
関する。
（ｂ） 技術の背景
近年半導体技術特に集積化技術の発達に伴いＬＳＩによ
る大容量のＩＣメモリが提供されるようになった。
る大容量のＩＣメモリが提供されるようになった。
（Ｃ） 従来技術と問題点
従来より大容量のＤＲＡＭ構成は多数のメモリセルを同
一基板上に高密度に配置することにより得られ、そのメ
モリセルは第１図に示すように１個のトランジスタ（Ｔ
ｒ）と１個の容量（Ｃ）よりなり、その入出力動作はワ
ード線を高レベルあるいは低レベルにしてＴｒをオンさ
せてビット線のレベルをＣへ移して書込み、前もってビ
ット線のレベルを設定しておきＴｒ ｋオンさせてＣヘ
チャージされた電荷なピッ） ｔ６へ移して読出すもの
である。このＣに蓄られた電荷は周囲に存在するリーク
電流のために時間の経過と共に次第に当初の値より変化
して了い、Ｃにおけるデータが変化することになる。Ｄ
ＲＡＭにおいてはこのようなメモリセルを使用するため
、Ｃが電荷を失って記憶データを消失する前に読出し再
度書込んでやるリフレッシュ動作を施すこと、が行われ
ている。
一基板上に高密度に配置することにより得られ、そのメ
モリセルは第１図に示すように１個のトランジスタ（Ｔ
ｒ）と１個の容量（Ｃ）よりなり、その入出力動作はワ
ード線を高レベルあるいは低レベルにしてＴｒをオンさ
せてビット線のレベルをＣへ移して書込み、前もってビ
ット線のレベルを設定しておきＴｒ ｋオンさせてＣヘ
チャージされた電荷なピッ） ｔ６へ移して読出すもの
である。このＣに蓄られた電荷は周囲に存在するリーク
電流のために時間の経過と共に次第に当初の値より変化
して了い、Ｃにおけるデータが変化することになる。Ｄ
ＲＡＭにおいてはこのようなメモリセルを使用するため
、Ｃが電荷を失って記憶データを消失する前に読出し再
度書込んでやるリフレッシュ動作を施すこと、が行われ
ている。
１） ＲＡ ＭにおけるＣの電荷保持能力を補うこのリ
フレッシュ動作は現在では国際的に０〜７０’Ｃの範囲
に２いて実際の電荷消失時間を充分にカバー２ するＪｔ’ｍ ｓ とされている。そして例えば６４
にビット容量のＤ ＲＡ Ｍは通常１２８０−×５１２
カラム×１ビツト、または２５６０−×２５６カラム×
１ビットに構成され１０−を単位として行うリフレッシ
ュサイクルはメモリセルアレイの全記憶領域において１
２８また２５６サイクルに及ぶ。
フレッシュ動作は現在では国際的に０〜７０’Ｃの範囲
に２いて実際の電荷消失時間を充分にカバー２ するＪｔ’ｍ ｓ とされている。そして例えば６４
にビット容量のＤ ＲＡ Ｍは通常１２８０−×５１２
カラム×１ビツト、または２５６０−×２５６カラム×
１ビットに構成され１０−を単位として行うリフレッシ
ュサイクルはメモリセルアレイの全記憶領域において１
２８また２５６サイクルに及ぶ。
各ローがアクセスされたとき対応するワード線に接続さ
れた５１２または２５６カラムのビット線には一斉に各
メモリセルの信号が伝わり、これに接続された各センス
アンプ５１２測寸たけ２５６個のセンスアンプも同時に
活性化されて５１２または２５６ビツト分のメモリセル
の記憶データがビット線からセンスアンプ迄は読出し動
作を行い。
れた５１２または２５６カラムのビット線には一斉に各
メモリセルの信号が伝わり、これに接続された各センス
アンプ５１２測寸たけ２５６個のセンスアンプも同時に
活性化されて５１２または２５６ビツト分のメモリセル
の記憶データがビット線からセンスアンプ迄は読出し動
作を行い。
この中から読出しサイクルであればカラム側で選択され
たセンスアンプの出力（＝ビット線のレベル）だけが入
出力回路へ送出される。このビット線の増幅が完了した
彼ワード線はオフへ戻るが。
たセンスアンプの出力（＝ビット線のレベル）だけが入
出力回路へ送出される。このビット線の増幅が完了した
彼ワード線はオフへ戻るが。
このときメモリセルのＣへは各センスアンプにより増幅
された新しいレベルが再度印加されておｐワード線がオ
フへ戻った後保存されつまりリフレッシュされたことに
彦る。このようにローアドレスのアクセスに伴うセンス
アンプの一斉活性化によってリフレッシ−される。Ｄ
ＲＡ Ｍの作動中は常にシステムサイクル中に全ローア
ドレスにアクセススルリフレッシュサイクル／２ｍｓ
が実行すれて記憶データを保持している。従って従来は
ＤＲＡＭの全記憶領域におけるデータを消去するために
はソフトウェアによりすべてのアドレスを選択動作して
１例えば６４にビット容量においては１２８Ｘ５１２ま
たは２５６Ｘ２５６のアドレスにソフトウェアによ５ｏ
を書き込むことにより達成しており、特にディスプレイ
の画面表示におけるバッファメモリとして使用する場合
のようにしばしば全記憶領域の消去を必要とするものは
データ消去の時間がか＼り過ぎる上その手数が煩わしい
欠点があった。
された新しいレベルが再度印加されておｐワード線がオ
フへ戻った後保存されつまりリフレッシュされたことに
彦る。このようにローアドレスのアクセスに伴うセンス
アンプの一斉活性化によってリフレッシ−される。Ｄ
ＲＡ Ｍの作動中は常にシステムサイクル中に全ローア
ドレスにアクセススルリフレッシュサイクル／２ｍｓ
が実行すれて記憶データを保持している。従って従来は
ＤＲＡＭの全記憶領域におけるデータを消去するために
はソフトウェアによりすべてのアドレスを選択動作して
１例えば６４にビット容量においては１２８Ｘ５１２ま
たは２５６Ｘ２５６のアドレスにソフトウェアによ５ｏ
を書き込むことにより達成しており、特にディスプレイ
の画面表示におけるバッファメモリとして使用する場合
のようにしばしば全記憶領域の消去を必要とするものは
データ消去の時間がか＼り過ぎる上その手数が煩わしい
欠点があった。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するため、ソフトウェ
アを経由することなくリフレッシ−動作全停止してＤＲ
ＡＭを構成するすべてのメモリセルが自己放電によって
電荷を失う一定時間だけリフレッシュ動作の制御信号と
ローアドレスセレクト信号の送出を停止する手段を備え
たＩ＝Ｃメモリを提供しようとするものである。
アを経由することなくリフレッシ−動作全停止してＤＲ
ＡＭを構成するすべてのメモリセルが自己放電によって
電荷を失う一定時間だけリフレッシュ動作の制御信号と
ローアドレスセレクト信号の送出を停止する手段を備え
たＩ＝Ｃメモリを提供しようとするものである。
（ｅ） 発明の構成
この目的はＩＣによりダイナミックランダムアクセスメ
モリを構成するメモリセルアレイの周辺回路におけるリ
フレッシュ動作の制御回路に、リフレッシュ動作制御信
号およびローアドレスセレクト信号の供給を抑止する手
段を備えてカリ、該抑止手段に消去信号を入力して予め
設定した一定時間抑止手段を作動せしめ、前記メモリア
レイにおける全記憶データを自己消失せしめることを特
徴とするＩＣメモリを提供する午とによって達成するこ
とが出来る。
モリを構成するメモリセルアレイの周辺回路におけるリ
フレッシュ動作の制御回路に、リフレッシュ動作制御信
号およびローアドレスセレクト信号の供給を抑止する手
段を備えてカリ、該抑止手段に消去信号を入力して予め
設定した一定時間抑止手段を作動せしめ、前記メモリア
レイにおける全記憶データを自己消失せしめることを特
徴とするＩＣメモリを提供する午とによって達成するこ
とが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第２図は本発明の一実施例におけるＩＣメモ１】のブロ
ック図を示す。
ック図を示す。
図において１はメモリセルマトリ、クス、２はローアト
レスデコーダ、３はセンスアンプカラムアドレスデコー
ダ、４はローアドレスバッファ、４ａはカラムアドレス
バッファ、５は入出力バッファ。
レスデコーダ、３はセンスアンプカラムアドレスデコー
ダ、４はローアドレスバッファ、４ａはカラムアドレス
バッファ、５は入出力バッファ。
６はアドレスマルチプレクサ、７はシステム／リフレッ
シ−セレクト部、８はチップセレクトデコード部、９は
インタフェース・制御部、１０はタイミング発生部、１
１はリフレッシュタイマおよびカウンタ部および１２は
ナンド回路である。
シ−セレクト部、８はチップセレクトデコード部、９は
インタフェース・制御部、１０はタイミング発生部、１
１はリフレッシュタイマおよびカウンタ部および１２は
ナンド回路である。
メモリセルマトリックス１は前述第１図のメモリセルア
レイ［ｒｌ！ローアドレスに対応するワード線トカラム
アドレスに対応するビット線の交互点毎に配置してメモ
リを構成する。ローアドレスデコーダ２はローアドレス
バッファ４を介しアドレスマルチプレクサ６からのアド
レス信号に従ってワード線を選択且駆動する。センスア
ンプ・カラムアドレスデコーダ３はカラムアドレスバッ
ファ４ａｉ介しアドレスマルチプレクサ６からのアドレ
ス信号に従ってビット線を選択且駆動する。
レイ［ｒｌ！ローアドレスに対応するワード線トカラム
アドレスに対応するビット線の交互点毎に配置してメモ
リを構成する。ローアドレスデコーダ２はローアドレス
バッファ４を介しアドレスマルチプレクサ６からのアド
レス信号に従ってワード線を選択且駆動する。センスア
ンプ・カラムアドレスデコーダ３はカラムアドレスバッ
ファ４ａｉ介しアドレスマルチプレクサ６からのアドレ
ス信号に従ってビット線を選択且駆動する。
伺前述のようにリフレッシュおよびリード時にはローア
ドレスデコーダ２の選択駆動の都度全センスアンプが活
性化されリフレッシュするとともにリード時には選択さ
れたカラムアト−レスのセンスアンプ出力だけが入出力
バッファ５さ取出される。
ドレスデコーダ２の選択駆動の都度全センスアンプが活
性化されリフレッシュするとともにリード時には選択さ
れたカラムアト−レスのセンスアンプ出力だけが入出力
バッファ５さ取出される。
同図示省略したが１６にビット以上の容ｉｔｋ有するＤ
ＲＡＭにおいては例えばメモリセルマトリックスは４に
ピントまたは１６にビットを単位として複数個に分割さ
れ、チップセレクトデコード部８からのローアドレスセ
レクト（ＲＡＳ）ａｔ号およびカラムアドレスセレクト
（ＣＡＳ）信号によって複数のメモリマトリックスにつ
いてアドレス選択動作を行う。このアドレスマルチ方式
に１チツプのメモリボード上でマルチプレクサを必要と
するなど、全体として制御系が複雑になるが、ピン数の
減少によるシステムの実装密度向上の効果が太きく、大
容量メモリ構成に慣用されてｂる。
ＲＡＭにおいては例えばメモリセルマトリックスは４に
ピントまたは１６にビットを単位として複数個に分割さ
れ、チップセレクトデコード部８からのローアドレスセ
レクト（ＲＡＳ）ａｔ号およびカラムアドレスセレクト
（ＣＡＳ）信号によって複数のメモリマトリックスにつ
いてアドレス選択動作を行う。このアドレスマルチ方式
に１チツプのメモリボード上でマルチプレクサを必要と
するなど、全体として制御系が複雑になるが、ピン数の
減少によるシステムの実装密度向上の効果が太きく、大
容量メモリ構成に慣用されてｂる。
システム／リフレッシュセレクト部７は外部よシのシス
テムアドレス信号に従って作動するシステムサイクル時
におけるアドレス制御２よびリフレッシュサイクル時に
リフレッシュタイマおよびカウンタ部１１より送出され
るリフレッシュ制御信号に従って行うアドレス制御動作
についてタイミング発生部１０よりのタイミング信号を
参照しつ＼選択制御する。
テムアドレス信号に従って作動するシステムサイクル時
におけるアドレス制御２よびリフレッシュサイクル時に
リフレッシュタイマおよびカウンタ部１１より送出され
るリフレッシュ制御信号に従って行うアドレス制御動作
についてタイミング発生部１０よりのタイミング信号を
参照しつ＼選択制御する。
以上はリフレッシュ動作を伴う従来のメモリ動作に変り
ないが本発明に２いてｉｒｊ、 メモリマトリックス
セル１の全記憶領域の記憶データを消去するに際し別途
消去信号をメモリセルマトリックスにおけるメモリセル
の容量Ｃが自己放電により高レベルを示す電荷が低レベ
ルに判定される電荷に到る一定時間例えば３０ｍ５だけ
リフレッシュタイマおよびカウンタ部１１およびナンド
回路】２に印加すれば、リフレッシュタイマ２よびカウ
ンタ部１１から送出さＪ″Ｌるリフレッシュ制御信号の
システム／リフレッシュセレクト部７．チップセレクト
デコード部８およびインタフェース・制御部９への供給
が停止されて、リフレッシュ動作のためのアドレス制御
、正τ下およびＣＡＢ信号送出およびリード／ライト動
作禁止の各動作が中止されると共にシステムサイクル動
作におけるＲＡＳ信号がナンド回路１２によって抑止さ
れ。
ないが本発明に２いてｉｒｊ、 メモリマトリックス
セル１の全記憶領域の記憶データを消去するに際し別途
消去信号をメモリセルマトリックスにおけるメモリセル
の容量Ｃが自己放電により高レベルを示す電荷が低レベ
ルに判定される電荷に到る一定時間例えば３０ｍ５だけ
リフレッシュタイマおよびカウンタ部１１およびナンド
回路】２に印加すれば、リフレッシュタイマ２よびカウ
ンタ部１１から送出さＪ″Ｌるリフレッシュ制御信号の
システム／リフレッシュセレクト部７．チップセレクト
デコード部８およびインタフェース・制御部９への供給
が停止されて、リフレッシュ動作のためのアドレス制御
、正τ下およびＣＡＢ信号送出およびリード／ライト動
作禁止の各動作が中止されると共にシステムサイクル動
作におけるＲＡＳ信号がナンド回路１２によって抑止さ
れ。
メモリセルマトリックス１へのアクセスが抑止される。
このように°消去信号の印加によってリフレッシュ動作
およびシステムサイクルによるり一ト７ライトが一定時
間中止されてメモリセルマトリ。
およびシステムサイクルによるり一ト７ライトが一定時
間中止されてメモリセルマトリ。
クス１の全記憶領域における記憶データを消去すること
が出来る。
が出来る。
（ｇ） 発明の詳細
な説明したように本発明によれば従来の全記憶領域にＯ
全書込むソフトウェアによる記憶データの消去に代えて
、単に消去信号を印加してリフレッシュ動作制御信号の
送出音一定時間抑止することにより容易に全記憶領域に
おける記憶データを消去することが出来るので有用であ
る。
全書込むソフトウェアによる記憶データの消去に代えて
、単に消去信号を印加してリフレッシュ動作制御信号の
送出音一定時間抑止することにより容易に全記憶領域に
おける記憶データを消去することが出来るので有用であ
る。
第１図は従来および本発明の一実施例に２けるダイナミ
ックメモリセルの構成図、および第２図は本発明の一実
施例におけるＩＣメモリのブロック図である。 図において１はメモリセルマトリックス、４はローアド
レスバッファ、７はシステム／リフレッシ、セレクト部
、８はチップセレクトデコード部。 ９はインタフェース・制御部、１１はリフレッシュタイ
マおよびカウンタ部ならびに１２はナンド回路である。
ックメモリセルの構成図、および第２図は本発明の一実
施例におけるＩＣメモリのブロック図である。 図において１はメモリセルマトリックス、４はローアド
レスバッファ、７はシステム／リフレッシ、セレクト部
、８はチップセレクトデコード部。 ９はインタフェース・制御部、１１はリフレッシュタイ
マおよびカウンタ部ならびに１２はナンド回路である。
Claims (1)
- ＩＣによりダイナミックランダムアクセスメモリヲ構成
するメモリセルアレイの周辺回路におけるリフレッシュ
動作の制御回路に、リフレッシ−動作制御信号およびロ
ーアドレスセレクト信号の供給を抑止する手段を備えて
なり、該抑止手段に消去信号を入力して予め設定した一
定時間抑止手段を作動せしめ、前記メモリセルアレイに
おける全記憶データを自己消失せしめることを特徴とす
るＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168958A JPS5958691A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168958A JPS5958691A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958691A true JPS5958691A (ja) | 1984-04-04 |
Family
ID=15877703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168958A Pending JPS5958691A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155705A (en) * | 1988-09-20 | 1992-10-13 | Fujitsu Limited | Semiconductor memory device having flash write function |
-
1982
- 1982-09-28 JP JP57168958A patent/JPS5958691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155705A (en) * | 1988-09-20 | 1992-10-13 | Fujitsu Limited | Semiconductor memory device having flash write function |
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