JPH01222348A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01222348A JPH01222348A JP63048327A JP4832788A JPH01222348A JP H01222348 A JPH01222348 A JP H01222348A JP 63048327 A JP63048327 A JP 63048327A JP 4832788 A JP4832788 A JP 4832788A JP H01222348 A JPH01222348 A JP H01222348A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cells
- plural
- signal line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に関し、特にメモリセルのアド
レス指定方式とデータの読み出し・書込方式に関する。
レス指定方式とデータの読み出し・書込方式に関する。
［従来の技術］
従来のメモリセルアレイ構成の半導体記憶装置では、デ
ータの読み出しまたは書込動作は、指定されたアドレス
のメモリセルについてのみ行われる。
ータの読み出しまたは書込動作は、指定されたアドレス
のメモリセルについてのみ行われる。
［発明が解決しようとする問題点コ
従来の半導体記憶装置では、同時に読み出し、または書
込できるメモリセルは、指定されたアドレスの割り当て
られているセルだけなので、複数のアドレスに割り付け
られた複数のメモリセルに対して読み出しまたは、書き
込みを行う場合は順次アドレスを指定して異なるメモリ
セルから読み出しまたは書き込みを行う必要がある。つ
まり、複数のメモリセル分だけリードサイクルあるいは
ライトサイクルが必要となり、半導体記憶装置に対する
アクセス回数が多くなり、スルーブツトが低下するとい
う問題点があった。
込できるメモリセルは、指定されたアドレスの割り当て
られているセルだけなので、複数のアドレスに割り付け
られた複数のメモリセルに対して読み出しまたは、書き
込みを行う場合は順次アドレスを指定して異なるメモリ
セルから読み出しまたは書き込みを行う必要がある。つ
まり、複数のメモリセル分だけリードサイクルあるいは
ライトサイクルが必要となり、半導体記憶装置に対する
アクセス回数が多くなり、スルーブツトが低下するとい
う問題点があった。
したがって、本発明の目的は半導体記憶装置のスルーブ
ツトを向上させることである。
ツトを向上させることである。
［問題点を解決するための手段］
本発明の要旨は複数のアドレスに割り付けられた複数の
メモリセルに対して読み出しまたは書き込む複数のデー
タをそれぞれ転送するための複数のデータ信号線と、読
み出しまたは書き込みを行う複数のメモリセルの数を制
御する制御信号線と、外部から指定されたアドレスをデ
コードして得られたアドレス信号及び前記制御信号線か
ら１つまたは複数のメモリセルに対する１つまたは複数
のアドレス信号を作り出すアドレス信号生成回路と、前
記アドレス信号生成回路によって作られた１つまたは複
数のアドレス信号によって摺板された１つまたは複数の
メモリセルと前記複数のデータ信号線とを対応させるセ
レクタとを有することである。
メモリセルに対して読み出しまたは書き込む複数のデー
タをそれぞれ転送するための複数のデータ信号線と、読
み出しまたは書き込みを行う複数のメモリセルの数を制
御する制御信号線と、外部から指定されたアドレスをデ
コードして得られたアドレス信号及び前記制御信号線か
ら１つまたは複数のメモリセルに対する１つまたは複数
のアドレス信号を作り出すアドレス信号生成回路と、前
記アドレス信号生成回路によって作られた１つまたは複
数のアドレス信号によって摺板された１つまたは複数の
メモリセルと前記複数のデータ信号線とを対応させるセ
レクタとを有することである。
［実施例コ
第１図は本発明の一実施例の全体を示すブロック図であ
る。説明上メモリセルアレイは４Ｘ４の構成とし、ｌア
ドレス指定に対し読み出せるメモリセルの数は２とする
。５は各１ビツトのデータを保持するメモリセルで、下
位アドレスから順次ｍｏｂ、 ｍｏ １．
ｍ０２． ・ ・ 争 ｍ３２． ｍ３３のア
ドレスが割り付けられている。各メモリセルを指定する
ためには４ビツト（ＯＨ−ＦＨ）のアドレスを指定し、
各メモリセルは前記アドレスの上位２ビツトをデコード
して得られたカラム方向アドレス信号１１（ＡＨＯ〜Ａ
Ｈ３）と下位２ビツトをデコードして得られたロウ方向
アドレス信号１０ （ＡＨＯ−Ａｌ１）によって指定さ
れる。
る。説明上メモリセルアレイは４Ｘ４の構成とし、ｌア
ドレス指定に対し読み出せるメモリセルの数は２とする
。５は各１ビツトのデータを保持するメモリセルで、下
位アドレスから順次ｍｏｂ、 ｍｏ １．
ｍ０２． ・ ・ 争 ｍ３２． ｍ３３のア
ドレスが割り付けられている。各メモリセルを指定する
ためには４ビツト（ＯＨ−ＦＨ）のアドレスを指定し、
各メモリセルは前記アドレスの上位２ビツトをデコード
して得られたカラム方向アドレス信号１１（ＡＨＯ〜Ａ
Ｈ３）と下位２ビツトをデコードして得られたロウ方向
アドレス信号１０ （ＡＨＯ−Ａｌ１）によって指定さ
れる。
メモリセルの数を制御する信号８が”０”の時は指定さ
れたアドレスのメモリセルのみが選択され、′”１パの
時は指定されたアドレスのメモリセルと同時に、次のア
ドレスのメモリセルが選択される。
れたアドレスのメモリセルのみが選択され、′”１パの
時は指定されたアドレスのメモリセルと同時に、次のア
ドレスのメモリセルが選択される。
ただし、本実施例では指定されたアドレスが最上位アド
レスである時に信号８が°゛１”である時は、最上位ア
ドレスのメモリセル（ｍ３３）が選択されると同時に、
最下位アドレスのメモリセル（ｍｈｏ）が選択されるよ
うになっている。
レスである時に信号８が°゛１”である時は、最上位ア
ドレスのメモリセル（ｍ３３）が選択されると同時に、
最下位アドレスのメモリセル（ｍｈｏ）が選択されるよ
うになっている。
メモリセルの選択は同時に２つまで行われるので、人出
刃用のデータ信号線は、６，７０２本設けられている。
刃用のデータ信号線は、６，７０２本設けられている。
本実施例では、指定されたアドレスのメモリセルの読み
出し、または書き込みは必ずデータ信号線６によって行
われ、指定されたアドレスの次のアドレスの読み出しま
たは書き込みには、必ずデータ信号線７が使用うされる
ようになっている。また、読み出し・書き込みの切換は
、信号線９によって行い、９が”１“の時書き込み、１
１０１；の時読み出しとなる。各メモリセル自身は選択
された時に、信号線９が′１゛てあれば各メモリセルに
接続されている信号線１３（ＤＯ〜Ｄ３）上のデータを
保持し、”０”であれば信号線１３に、保持しているデ
ータを出力する。
出し、または書き込みは必ずデータ信号線６によって行
われ、指定されたアドレスの次のアドレスの読み出しま
たは書き込みには、必ずデータ信号線７が使用うされる
ようになっている。また、読み出し・書き込みの切換は
、信号線９によって行い、９が”１“の時書き込み、１
１０１；の時読み出しとなる。各メモリセル自身は選択
された時に、信号線９が′１゛てあれば各メモリセルに
接続されている信号線１３（ＤＯ〜Ｄ３）上のデータを
保持し、”０”であれば信号線１３に、保持しているデ
ータを出力する。
前記の一連の処理において、指定されたアドレスをデコ
ードして得られた、アドレス信号１０゜１１から実際に
メモリセルを選択するアドレス信号を作り出すアドレス
発生回路が２、及び３である。また選択されたメモリセ
ルに接続されたデータ信号１３と、データ信号６，７の
どちらかを対応づけるのがセレクタ１及び４である。２
及び１はロウ方向アドレス信号１０の４本ある信号線の
うちＡＬＯに対応する４つのメモリセルｍｏｏ、。
ードして得られた、アドレス信号１０゜１１から実際に
メモリセルを選択するアドレス信号を作り出すアドレス
発生回路が２、及び３である。また選択されたメモリセ
ルに接続されたデータ信号１３と、データ信号６，７の
どちらかを対応づけるのがセレクタ１及び４である。２
及び１はロウ方向アドレス信号１０の４本ある信号線の
うちＡＬＯに対応する４つのメモリセルｍｏｏ、。
ｍ １０． ｍ２０９ｍ３０のアドレス信号を作り出
すアドレス回路と各メモリセルに接続されているデータ
信号線Ｄｏとデータ信号線６，７の対応をとるセレクタ
である。第２図は１の内部構成を、第３図は２の内部構
成を示している。今、前記４つのメモリセルの内方ラム
方向アドレスｉ番目のメモリセル（ｍｉｏ）が選択され
る条件は次の２つがある。
すアドレス回路と各メモリセルに接続されているデータ
信号線Ｄｏとデータ信号線６，７の対応をとるセレクタ
である。第２図は１の内部構成を、第３図は２の内部構
成を示している。今、前記４つのメモリセルの内方ラム
方向アドレスｉ番目のメモリセル（ｍｉｏ）が選択され
る条件は次の２つがある。
（１）外部から指定されたアドレスが自分自身のアドレ
スである時。
スである時。
（ＡＬＯ＝′ １９．ＡＨ１＝＋ １′ ）（２）外部
から指定されたアドレスが自分自身の１つ前のアドレス
である時で、信号線８が′ １゛の時。
から指定されたアドレスが自分自身の１つ前のアドレス
である時で、信号線８が′ １゛の時。
（ＡＬ３＝’ １’ 、ＡＨｉ−＋＝’ １’ ）
第３図から、オアゲート１４．１５によって（１）の条
件の時メモリセルｍｉ Ｏが選択される事がわかる。ま
たアンドゲート１６は（２）の条件で９１゛を出力し、
この出力はオアゲート１４，１５の入力になっているの
で（２）の条件でもメモリセルｍｉ Ｏが選択される事
がわかる。ただし第３図で２に入力されているＡＨｉ−
＋は、第１図を見るとわかるようにメモリセルｍ００で
はＡＨ３になっている。これは本実施例では最下位のア
ドレスの１つ前のアドレスを最上位のアドレスと見なす
ためて、つまりメモリセルｍ００の１つ前のアドレスの
メモリセルはｍ３３としているためである。（１）の条
件によってメモリセルｍｉ Ｏが選択された時は各メモ
リセルに接続されているデータ信号線ＤＯをデータ信号
線６に、 （２）の条件によってメモリセルが選択され
た時は、データ信号線Ｄｏをデータ信号線７に接続する
のがセレクタ１である。第２図を見るとわかる様に（１
）の条件の時（ＡＬＯ＝’ １’ ）、アンドゲート１
７゜１８によってＤｏが６に接続され、（２）の条件の
時（信号線８；”１’、ＡＬ３＝’ １”）、アンドゲ
ート１９，２０，２１によってＤＯが７に接続される。
第３図から、オアゲート１４．１５によって（１）の条
件の時メモリセルｍｉ Ｏが選択される事がわかる。ま
たアンドゲート１６は（２）の条件で９１゛を出力し、
この出力はオアゲート１４，１５の入力になっているの
で（２）の条件でもメモリセルｍｉ Ｏが選択される事
がわかる。ただし第３図で２に入力されているＡＨｉ−
＋は、第１図を見るとわかるようにメモリセルｍ００で
はＡＨ３になっている。これは本実施例では最下位のア
ドレスの１つ前のアドレスを最上位のアドレスと見なす
ためて、つまりメモリセルｍ００の１つ前のアドレスの
メモリセルはｍ３３としているためである。（１）の条
件によってメモリセルｍｉ Ｏが選択された時は各メモ
リセルに接続されているデータ信号線ＤＯをデータ信号
線６に、 （２）の条件によってメモリセルが選択され
た時は、データ信号線Ｄｏをデータ信号線７に接続する
のがセレクタ１である。第２図を見るとわかる様に（１
）の条件の時（ＡＬＯ＝’ １’ ）、アンドゲート１
７゜１８によってＤｏが６に接続され、（２）の条件の
時（信号線８；”１’、ＡＬ３＝’ １”）、アンドゲ
ート１９，２０，２１によってＤＯが７に接続される。
又信号線９によって、読み出し・書き込みの制御も行わ
れる。
れる。
第１図の３及び４は、４本あるロウ方向アドレス信号１
０の内ＡＬＯを除いた残りのＡＬＩ、ＡＬ２．ＡＬ３に
対応する１２個のメモリセルを選択する３本のロウ方向
アドレス信号１２（ＡＬＩ”、ＡＬ２’、ＡＬ３’ ）
を作り出す回路と、各メモリセルに接続されたデータ信
号線１３（ＤＩ。
０の内ＡＬＯを除いた残りのＡＬＩ、ＡＬ２．ＡＬ３に
対応する１２個のメモリセルを選択する３本のロウ方向
アドレス信号１２（ＡＬＩ”、ＡＬ２’、ＡＬ３’ ）
を作り出す回路と、各メモリセルに接続されたデータ信
号線１３（ＤＩ。
Ｄ２．Ｄ３）とデータ信号線６，７との対応づけをとる
セレクタです。第４図は３及び４の内部構成を示してい
る。今ロウ方向ｎ番目、カラム方向１番目のメモリセル
が選択される条件を考えると次の２つになる。
セレクタです。第４図は３及び４の内部構成を示してい
る。今ロウ方向ｎ番目、カラム方向１番目のメモリセル
が選択される条件を考えると次の２つになる。
（３）外部から指定されたアドレスが自分自身であると
き。
き。
（ＡＬｎ＝’ １ ’ ｐ ＡＨｔ ＝’ １
’ ）（４）外部から指定されたアドレスが自分自身の
１つ前のアドレスである時で信号線８が° １゛の時。
’ ）（４）外部から指定されたアドレスが自分自身の
１つ前のアドレスである時で信号線８が° １゛の時。
（ＡＬｎ−＋＝’ Ｉ’ｓ ＡＨｉ＝’ １’
）第４図から分かるように、オアゲート２３によって、
（３）の条件の時ＡＬｎ’が出力されます。
）第４図から分かるように、オアゲート２３によって、
（３）の条件の時ＡＬｎ’が出力されます。
第１図からＡＨｉはメモリセルに直接接続されているの
で、したがって（３）の条件でメモリセルｍｉｎが摺板
される事がわかる。またアンドゲート２２は（４）の条
件の時゛１′を出力し、この出力はオアゲート２３０人
力になっているから、やはりＡＬｎ’が出力される。し
たがってメモリセルｍｉｎは（４）の条件でも選択され
る事がわかる。４のセレクタは、１のセレクタと同じ様
にして（３）の条件が成り立つ時、メモリセルからのデ
ータ信号線Ｄｎをデータ信号線６に、（４）の条件が成
り立つ時、データ信号線Ｄｎをデータ信号線７に接続し
ている。これはセレクタ１と同様にして、アンドゲート
２４，２５及び２６，２７によって行われる。
で、したがって（３）の条件でメモリセルｍｉｎが摺板
される事がわかる。またアンドゲート２２は（４）の条
件の時゛１′を出力し、この出力はオアゲート２３０人
力になっているから、やはりＡＬｎ’が出力される。し
たがってメモリセルｍｉｎは（４）の条件でも選択され
る事がわかる。４のセレクタは、１のセレクタと同じ様
にして（３）の条件が成り立つ時、メモリセルからのデ
ータ信号線Ｄｎをデータ信号線６に、（４）の条件が成
り立つ時、データ信号線Ｄｎをデータ信号線７に接続し
ている。これはセレクタ１と同様にして、アンドゲート
２４，２５及び２６，２７によって行われる。
［発明の効果］
以上説明したように本発明は、複数のアドレスにわたる
データを１回の動作で読み出しまたは書き込みてきるの
で、コンピュータにおいて各アドレスに割り付けるビッ
ト数よりも中央処理装置（ＣＰＵ）がデータ処理の単位
とするビット数が多い場合でも、データ処理単位を１回
で読み出し、または書き込みすることができ、ＣＰＵの
半導体記憶装置への書き込み速度、または半導体記憶装
置からの読み出し動作を高速に行える。
データを１回の動作で読み出しまたは書き込みてきるの
で、コンピュータにおいて各アドレスに割り付けるビッ
ト数よりも中央処理装置（ＣＰＵ）がデータ処理の単位
とするビット数が多い場合でも、データ処理単位を１回
で読み出し、または書き込みすることができ、ＣＰＵの
半導体記憶装置への書き込み速度、または半導体記憶装
置からの読み出し動作を高速に行える。
第１図は本発明の一実施例の全体構成を示すブロック図
、第２図は第１図中「１」て示される回路の内部構成を
示す回路図、第３図は第１図中「２」で示される回路の
内部構成を示す回路図、第４図も第１図の「３」、 「
４」で示される回路の内部構成を示す回路図である。 １．４・・・・・・セレクタ、 ２．３・・・・・・アドレス信号発生回路、０・・・・
・・・・メモリセル、 ６．７・・・・・・データ信号線、 ８・・・・・・・１度に選択されるメモリセルの数を決
める制御線、 ９・・・・・・読み出し、または書き込みを決める制御
信号線、 １０・・・・・ロウ方向アドレス信号線、１１・・・・
・カラム方向アドレス信号゛線、１２・・・・・・３に
よって生成されたロウ方向アドレス信号線、 １３・・・・・・各メモリセルに接続されているデータ
信号線。 第２図 句 第３図
、第２図は第１図中「１」て示される回路の内部構成を
示す回路図、第３図は第１図中「２」で示される回路の
内部構成を示す回路図、第４図も第１図の「３」、 「
４」で示される回路の内部構成を示す回路図である。 １．４・・・・・・セレクタ、 ２．３・・・・・・アドレス信号発生回路、０・・・・
・・・・メモリセル、 ６．７・・・・・・データ信号線、 ８・・・・・・・１度に選択されるメモリセルの数を決
める制御線、 ９・・・・・・読み出し、または書き込みを決める制御
信号線、 １０・・・・・ロウ方向アドレス信号線、１１・・・・
・カラム方向アドレス信号゛線、１２・・・・・・３に
よって生成されたロウ方向アドレス信号線、 １３・・・・・・各メモリセルに接続されているデータ
信号線。 第２図 句 第３図
Claims (1)
- メモリセルアレイ構成からなる半導体記憶装置において
、複数のアドレスに割り付けられた複数のメモリセルに
対して読み出しまたは書き込む複数のデータをそれぞれ
転送するための複数のデータ信号線と、読み出しまたは
書き込みを行う複数のメモリセルの数を制御する制御信
号線と、外部から指定されたアドレスをデコードして得
られたアドレス信号及び前記制御信号線から１つまたは
複数のメモリセルに対する１つまたは複数のアドレス信
号を作り出すアドレス信号生成回路と、前記アドレス信
号生成回路によって作られた１つまたは複数のアドレス
信号によって選択された１つまたは複数のメモリセルと
前記複数のデータ信号線とを対応させるセレクタとを有
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048327A JPH01222348A (ja) | 1988-02-29 | 1988-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048327A JPH01222348A (ja) | 1988-02-29 | 1988-02-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222348A true JPH01222348A (ja) | 1989-09-05 |
Family
ID=12800320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048327A Pending JPH01222348A (ja) | 1988-02-29 | 1988-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04219841A (ja) * | 1990-03-12 | 1992-08-10 | Internatl Business Mach Corp <Ibm> | ランダム・アクセス・メモリ装置 |
-
1988
- 1988-02-29 JP JP63048327A patent/JPH01222348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04219841A (ja) * | 1990-03-12 | 1992-08-10 | Internatl Business Mach Corp <Ibm> | ランダム・アクセス・メモリ装置 |
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