JPH02173997A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デュアルポート構成のメモリ装置に関するも
のである。

従来の技術 従来、デュアルポート構成のメモリ装置は、第３図に示
すような回路を主要要素として構成されている。すなわ
ち、第３図において、ＶＣＣは電源であり、コンデンサ
Ｃ１とＭＯＳトランジスタＱ６がダイナミック型メモリ
セル、コンデンサＣ２とトランジスタＱ７．Ｑ８がダミ
ーセル、トランジスタＱ１．Ｑ２および一対のデータ線
ＤＬ、ＤＬが感知増幅器、トランジスタＱ３．Ｑ４．Ｑ
５がデータ線ＤＬ、ＤＬの予備充電回路をそれぞれ構成
し、これらがデュアルポート構成のメモリにおけるラン
ダムアクセスメモリポートの主要部分となる。

ここでメモリセルは、データ線ＤＬ、ＤＬに関してそれ
ぞれ複数個接続されており（第３図ではデータＩＤＬ上
の他のメモリセル及びデータ４１１１ＤＬ上のメモリセ
ルは省略し、データ線ＤＬ上の一個のメモリセルのみ示
しである）、さらに第３図の回路が複数個配列されるこ
とで行及び列の形で配列されたメモリセルマトリクスが
構成される。なおダミーセルは一対のデータ線ＤＬ、Ｄ
Ｌ上に各−個接続される。（第３図ではデータ線ＤＬ上
のダミーセルのみ表示しである。）データ線ＤＬ。

ＤＬ上に配列された複数個のメモリセルの中から１個が
選択、すなわち、第３図の行デコーダによりアドレス入
力に対応したワード線（例えば第３図のφｗし）がハイ
レベルとなり、メモリセルのデータがデータ線（ＤＬ）
へ転送される。この時、選択されたメモリセルが接続さ
れたデータ線と対になるデータ線（ＤＬ）上のダミーセ
ルも同時に選択（φＤＷがハイレベル）されており、対
応するデータ線（ＤＬ＞にデータが転送される。ダミー
セルのコンデンサＣ２は、メモリセルのコンデンサＣＩ
の１／２の容量になっており、両コンデンサＣ１，Ｃ２
の容量差に応じてデータ線ＤＬ、ＤＬ間に生じた電位差
を感知増幅器により増幅する。その結果、データｆｉＤ
Ｌ、ＤＬは一方が電源電位（Ｖｃｃ）程度、他方が基準
電位（Ｏｖ）となり、メモリセルからのデータ読み出し
に関する一連の動作が完了する。以上のようにして、メ
モリセルからデータ線ＤＬ、ＤＬに読み出されたデータ
をさらに第３図では省略しであるデータバスへ転送し、
データ出力バッファ等を介してデータ出力端子へ出力す
れば、ランダムアクセスメモリポートの読み出し動作が
行なえる。書き込み動作の場合には、データ入力端子の
データをデータ人力バッファ、データバスを経由して第
３図のデータ線ＤＬ、ＤＬへ転送し、これをさらにメモ
リセルへ転送する。

次に、デュアルポート構成のメモリにおける、ランダム
アクセスメモリポート（以下でＲＡＭポートと略称）に
対する他方のポートであるシリアルアクセスメモリポー
ト（以下でＳＡＭボートと略称）は、第３図のトランジ
スタＱ目、Ｑ１２で構成されるデータレジスタを主要部
分として構成される。このデータレジスタは、ＲＡＭボ
ートの各感知増幅器すなわちメモリセルマトリクスの各
列に対応して設けられており、ＳＡＭボートにおけるデ
ータの入出力は、前述のＲＡＭボートにおける感知増幅
器のデータ線ＤＬ、ＤＬ上のデータをデータ出力端子へ
読み出す方法およびデータ入力端子のデータをデータｌ
＊ＤＬ、ＤＬへ書き込む方法と同様の方法を、ＳＡＭポ
ートのデータレジスタのノードＤＲ，ＤＲと、ＳＡＭボ
ートの入出力端子（第３図では省略）に関して適用する
ことで行なわれる。さらに、第３図におけるデータ転送
用トランジスタＱ９　、　Ｑ＋ｏを介してＲＡＭボート
のメモリセルからＳＡＭポートのデータレジスタへのデ
ータ転送またはＳＡＭボートのデータレジスタからＲＡ
Ｍボートのメモリセルへのデータ転送が行なえ、これに
より、ＲＡＭボートから入力したデータをＳＡＭボート
に転送後ＳＡＭボートから出力する等の複雑な動作が実
現できることになる。

第４図は、ＲＡＭボートからＳＡＭボートへのデータ転
送に関連して第３図の回路を駆動するクロック発生回路
のブロック図であり、第５図は、ＲＡＭボートからＳＡ
Ｍボートへのデータ転送の際の第４図の各クロックの動
作波形の模式図である。第３図、第４図、第５図を参照
しながら従来のデュアルポート構成の半導体メモリ装置
におけるＲＡＭボートからＳＡＭボートへのデータ転送
動作を説明すると以下のようになる。まず、データ転送
の際にも第３図におけるデータ転送トランジスタＱｓ、
Ｑ＋ｏデータレジスタ（トランジスタＱ　＋　＋　＋Ｑ
１２）を除いたＲＡＭポート部分は、ＲＡＭボートのデ
ータ読み出しの時と同じ動作をする。すなわち、第４図
の１．２．３の各クロック発生器及び外部制御信号ＲＡ
Ｓにより発生されるクロックφｗ、Ｔｈ＾、φＰは、第
５図に示すように、時刻ｔ１にＲＡＳがロウレベルにな
るとφＰがロウレベルになり、第３図のデータ線ＤＬ、
ＤＬの予備充電が終了し、次に時刻ｔ２にφ冒がハイレ
ベルになり、行デコーダが活性化してワード線の選択が
行なわれ、メモリセルおよびダミーセルからデータ線へ
データが転送され、さらに時刻ｔ３にφＳ＾がロウレベ
ルになることで感知増幅器が動作し、データ線ＤＬ、Ｄ
Ｌの電位が前述のようにメモリセルのデータに対応して
片方がハイレベル（約ｖｃ０）片方がロウレベル（Ｏｖ
）に決まる。最後に、時刻ｔ５に、ＲＡＳがハイレベル
になるとφ８がロウレベル、φｓａがハイレベル、φＰ
がハイレベルとなり、データ線ＤＬ、ＤＬは予備充電状
態となる。メモリセルからデータレジスタへのデータ転
送は以上のようにして、データ線ＤＬ、ＤＬ上に発生し
た電位をデータ転送トランジスタＱｓ、　Ｑ＋。

を通してデータレジスタへ転送することで行なわれる。

第４図のＤＴは、データ転送を指定する外部制御信号で
あり、第５図に示すようにＲＡＳの立ち下がり（時刻１
＋　）において、このＤＴがロウレベルであれば、第４
図のラッチ（４）によりクロックＬＤＴがハイレベルと
なり、このサイクルはデータ転送サイクルとなる。ＬＤ
Ｔがハイレベルになった場合には次のＤＴの立ち上がり
（第５図の時刻ｔｄ時に、φＤＴがハイレベルとなり、
第３図のトランジスタＱｓ、Ｑ＋ｏが導通状態となり、
前述のＲＡＭボートの動作によりすでにメモリセルのデ
ータに対応して電位が決まっているデータ線からデータ
レジスタヘデータが転送される。時刻ｔ５にＲＡＳがハ
イレベルになると、φＤＴはロウレベルとなり、データ
転送が終了、データレジスタはラッチ状態となる。

発明が解決しようとする課題 上記のような従来の回路方式では、ＲＡＭボートの読み
出し動作の中にＲＡＭボートからＳＡＭボートへのデー
タ転送という新たな動作を割り込ませる必要から以下の
ようなタイミング上の制約が発生する。まず、ＲＡＭの
制御信号ＲＡＳがハイレベルからロウレベルに立ち下が
り、行デコーダによるワード線の選択、メモリセルから
データ線へのデータ転送、感知増幅器によるデータ線の
データの増幅までの一連の動作が完了して始めてＳＡＭ
のデータレジスタへのデータ転送が可能になることから
、ＲＡＳの立ち下がりからＤＴの立ち上がりまでの時間
（第５図の１＋−１４）をある一定の時間以上とする必
要がある。

次に、ＤＴの立ち上がりからＲＡＳの立ち上がりまでの
時間（第５図のｔ４〜ｔｓ）に関して、従来の回路では
ＲＡＳの立ち上がりでデータ転送用クロックφＤＴをリ
セットしてデータ転送を終了させているため、データレ
ジスタへの充分なデータ転送に必要なφＤＴのパルス幅
を確保するために、これもある一定の時間以上とする必
要がある。

さらに、ＲＡＭのデータ線（ＤＬ、ＤＬ）の予備充電時
間の確保のため、ＲＡＳの立ち上がりから次のサイクル
のＲＡＳの立ち下がりまでの時間（第５図のｔ５から次
のサイクルのｔｌまでの時間）についても−室以上の時
間が必要である。以上のように、従来のデュアルポート
構成のメモリ装置では、ＲＡＭボートの外部制御信号で
あるＲＡＳとデータ転送の外部制御信号であるＤＴに関
して、ＲＡＭボートからＳＡＭボートへのデータ転送の
際に、ＲＡＳの立ち下がり、ＤＴの立ち上がり、ＲＡＳ
の立ち上がりの３者の相互間のタイミングに関し全ての
組み合わせについである一定時間以上を必要とするとい
う制約が生ずる。この制約は、特にメモリを短い動作周
期で使用する場合に、外部制御信号のＲＡＳやＤＴを発
生するメモリ駆動システムの設計を繁雑なものとし、さ
らに、メモリ装置自体の回路設計についてもタイミング
余裕の確保のためにデータ転送の所要時間短縮等の工夫
を凝らす必要が生ずるという不都合を生ずる。

このように従来のデュアルポート構成のメモリ装置では
、ＲＡＭボートからＳＡＭボートへのデータ転送の際の
外部制御信号相互間のタイミング上の制約が多（、使い
やすさ、メモリ装置駆動回路やメモリ装置自体の回路の
設計の簡素化に対する障害が発生するという問題点があ
った。

本発明は、上記従来の問題点を解消するもので、外部制
御信号のタイミングに関する制約の少ない、使いやすい
デュアルポート構成のメモリ装置を提供することを目的
とする。

課題を解決するための手段 本発明は、デュアルポート構成にして、行及び列の形で
マトリクス状に配列された複数個のメモノセルと、前記
メモリセルマトリクス中の任意のメモリセルに対して単
独または複数の制御クロック入力に同期したデータの読
み出しおよび書き込みを行なう手段と、前記メモリセル
マトリクスの各列に対応して設けられた複数個のデータ
レジスタと、前記メモリセルマトリクス中の任意の行に
対応するメモリセルのデータを前記データレジスタに転
送する手段とを有してなり、前記メモリセルから前記デ
ータレジスタへのデータ転送中は前記制御クロック入力
を無効とする手段を有するメモリ装置である。

作用 上記の本発明によれば、例えばＲＡＭボートとＳＡＭボ
ートを有するデュアルポート構成のメモリ装置における
、ＲＡＭボートからＳＡＭボートへのデータ転送の際の
、外部制御クロック入力信号間のタイミング上の制約が
少な（、使用上および内部動作上の両面においてタイミ
ング余裕度の大きなメモリ装置を提供することになる。

実施例 第１図は本発明の実施例におけるデュアルポート構成の
メモリ装置のＲＡＭボートからＳＡＭボートへのデータ
転送の際に使用されるクロック信号の発生回路のブロッ
ク図であり、第２図は第１図の回路における各クロック
信号の電圧波形を模式的に示したものである。第２図で
、実線の波形はデータ転送時、破線の波形はデータ転送
時以外の場合である。本実施例において、第１図の回路
で発生されるクロック信号が駆動するＲＡＭボート、Ｓ
ＡＭボートの主要部分の回路は、従来例の説明の際に示
した第３図の回路と同一である。

第１図において、１，２．３．４でそれぞれ示されるφ
冒、φＳ＾、φｐ、ＬＤＴのクロック発生器及びφＤＴ
の発生回路は、第４図の従来例と同一である。第１図の
回路が従来例と異なる点は、データ転送時にＤＴの立ち
上がりに同期して、発生するクロックφＤＴから、クロ
ック発生器５により新たなりロックφＤＴ・が発生され
ることと、クロック発生器１，３．ラッチ４の入力信号
としてＲＡＳではなくＲＡＳ、φ、、ＬＤＴ、φＤＴ・
を入力として各々１個ずつのＮＡＮＤ、ＯＲ，ＡＮＤ回
路で構成される論理回路の出力信号ＲＡＳ’が用いられ
ている点である。以上のような回路により次の動作が実
現される。すなわち、第２図に示すように、時刻ｔ１に
おいてＲＡＳがロウレベルに立ち下がると、ＲＡＳ　’
もロウレベルとなりＲＡＭボートのデータ線予備充電用
クロックφＰがリセット、次いで時刻ｔ２に行デコーダ
駆動クロックφＷ、がハイレベル感知増幅器駆動クロッ
クφＳ＾が時刻ｔ３にロウレベルとなり、それぞれ活性
化される。

このとき、ＲＡＳの立ち下がり時にＤＴがロウレベルと
なっており、ＬＤＴは、時刻ｔ１　にハイレベルとなる
。ここまでの動作は、φＰ、φ讐の起動がＲＡＳ’であ
る点を除いて従来例と基本的に同等である。ここで、第
１図のノードＡは、時刻ｔ１において、ＬＤＴがハイレ
ベルとなり、さらに時刻ｔ２においてφＷがハイレベル
になった時点でロウレベルとなっている。次に時刻ｔ４
において、ＲＡＳがハイレベルに立ち上がる。このとき
、前述のようにノードＡがロウレベルであるため、ＲＡ
ＳとノードＡとの論理積で与えられるＲＡＳ’はロウレ
ベルのままである。このＲＡＳ　’は、時刻ｔ５にＤＴ
がハイレベルに立ち上がりφＤＴ、次いでφＤＴ・が起
動されてノードＡがハイレベルになった時点（時刻ｔ６
）で始めてハイレベルに立ち上がる。ＲＡＳ’がハイレ
ベルになれば、φＰが活性化、φｗ、６＾がリセットさ
れ、ＬＤＴ。

φＰ、φＰ・がロウレベルにリセットされて、データ転
送が終了、ＲＡＭボートのデータ線が予備充電状態とな
って一連の動作が終了する。以上で説明したように、第
１図の回路により、ＲＡＭボートの駆動クロックφＷ、
φＳ＾、φＰの起動をＲＡＳでなくＲＡＳ’とし、さら
にこのＲＡＳ　’の立ち上がりを、ＲＡＭボートからＳ
ＡＭボートへのデータ転送の際には、データ転送トラン
ジスタ及びデータレジスタ駆動用クロックφＤＴより起
動されるクロックφＤＴ・により制御することになる。

すなわち、ＲＡＳの立ち下がり時にＤ　Ｔがロウレベル
であり、そのサイクルがデータ転送サイクルであると認
識した（ＬＤＴがハイレベルとなる）場合には、ＤＴが
立ち上がってから行なわれるデータ転送動作が完了する
時刻、すなわちφＤＴ・がハイレベルになる時刻（但し
、＜６ＤＴからφＤＴ・の遅延時間を適切な値に設定す
る必要がある。）までＲＡＳの入力を無効とすることに
なる。これにより、従来の回路で生じていたＤＴの立ち
上がりからＲＡＳの立ち上がりまでの時間に関して一定
時間以上を必要とするという制約が解消し、データ転送
の際の外部制御クロック入力のタイミング上の制約は、
ＲＡＳの立ち下がりからＤＴの立ち上がりまでの時間に
関するもの（ＲＡＭボートの感知増幅器動作完了までの
時間確保のため）と、ＤＴの立ち上がりから次のサイク
ルのＲＡＳの立ち下がりまでの時間に関するもの（ＲＡ
Ｍボートのデータ線予備充電時間確保のため）の２点に
低減できる。

なお、本発明の詳細な説明に際しては、ＮチャネルＭＯ
Ｓトランジスタを用いた回路を例示して説明を行なった
が、ＣＭＯ８回路を用いた場合でも同様の基本構成を有
する回路が実現できることは言うまでもない。

発明の効果 本発明のメモリ装置によれば、デュアルポート構成のメ
モリにおけるデータ転送動作の際に、データ転送動作が
完了するまでの間、ＲＡ　Ｍボートの外部制御クロック
信号の入力を無効とする回路を付加することで、ＲＡＭ
ボートの外部制御クロック入力信号とデータ転送制御用
の外部クロック入力信号の間に生ずるタイミング上の制
約を大幅に低減でき、メモリの高速動作や、メモリ駆動
回路の簡素化を阻害するタイミング上の制約の少ないメ
モリ装置を得ることができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の実施例における半導体メモリ装置の内
部クロック発生回路のブロック図、第２図は第１図の回
路における各ノードの波形の模式図、第３図は従来例の
半導体メモリ装置の主要部分の回路図、第４図は従来例
の半導体メモリ装置の内部クロック発生回路のブロック
図、第５図は第４図の回路における各ノードの波形の模
式図である。 １〜５・・・・・・回路ブロック、ＲＡＳ、ＤＴ、Ａ。 ＲＡＳ’、φＷφＰ、φｓ＾、ＬＤＴ、φＤＴ＋φＤＴ
　’　Ｄ　Ｌ　、Ｄ　Ｌ　＋　Ｄ　Ｒ、Ｄ　Ｒ＊　φ−
り、ψｏ　ｗ　”’　”’回路ノード、Ｑｌ”Ｑｌ２・
・・・・・ＭＯＳ　トランジスタ、Ｃ１〜Ｃ２・・・・
・・コンデンサ。 代理人の氏名　弁理士　粟野重孝　ほか１名博 図 １゜ 吟声■ 第 図

Claims (1)

【特許請求の範囲】
1. デュアルポート構成にして、行及び列の形でマトリクス
   状に配列された複数個のメモリセルと、前記メモリセル
   マトリクス中の任意のメモリセルに対して単独または複
   数の制御クロック入力に同期したデータの読み出しおよ
   び書き込みを行なう手段と、前記メモリセルマトリクス
   の各列に対応して設けられた複数個のデータレジスタと
   、前記メモリセルマトリクス中の任意の行に対応するメ
   モリセルのデータを前記データレジスタに転送する手段
   とを有してなり、前記メモリセルから前記データレジス
   タへのデータ転送中は前記制御クロック入力を無効とす
   る手段を有することを特徴とするメモリ装置。