JPS61217987A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、ニブルモード
を備えたダイナミック型ＲＡＭに利用して有効な技術に
関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭにおいては、１ビツトの
単位でアクセスする方式の他、ニブルモードと呼ばれる
アクセス方式が提案されている（例えば、■日立製作所
が、昭和５８年９月に発行したｒ日立ＩＣメモリデータ
ブ７りＪの頁３０７〜頁３２０参照）。このニブルモー
ドは、カラムアドレスストローブ信号ＣＡＳに同期して
動作するシフトレジスタ又はバイナリカウンタの計数出
力により形成された選択信号によって、４ビツトのデー
タをシリアルに出力させる。

上記ニブルモードでは、更に４ビツトの読み出しを行う
場合、カラム系の選択回路を一旦リセットしてイニシャ
ルアドレスを供給する必要がある。

これにより、４ビツトづつの読み出しの間で、比較的長
時間を費やすことになってしまう。

上記ニブルモードを連続させて行うダイナミック型ＲＡ
Ｍとして、１９８３年２月ｒ　Ｉ　ＥＥＥＩｎｔｅｒｎ
ａｔｉｏｎａｌ　　５ｏｌｉｄ−５ｔａｔｅ　　Ｃ１ｒ
ｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ　Ｄｉｇｅｓｔ　ｏｆ
　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ頁２２８．２
２９に記載されたものが公知である。このダイナミック
型ＲＡＭにあっては、ロウアドレスストローブ信号ＲＡ
Ｓがロウレベルの期間において、カラムアドレスストロ
ーブ信号のハイレベルの期間が一定の時間より長いと、
カラムアドレスの切り換えを行うことによって、連続的
なニブルモードを実現するものである。上記のような方
式にあっては、常に時間識別を行うのでその分ニブルモ
ードでの読み出しそのものにおいても動作が遅くなって
しまうため、高速化を妨げることになってしまう。

〔発明の目的〕

この発明の目的は、高速連続アクセス機能を付加したダ
イナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ロウ系のタイミング発生回路に対して応答さ
せないようにしたロウアドレスストローブ信号の一的な
ハイレベルにより、カラムアドレスの切り換えのための
リセット信号を形成するものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭのブ
ロック図が示されている。同図の各回路ブロックを構成
する回路素子は、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような半
導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹ１．Ｍ−
ＡＲＹ２のそれぞれにおいて、カラム系（データ線）信
号線は、平行に配置された一対の相補データ線からなり
、２対の相補データ線が一組とされ、同図においては横
方向に向かうよう配置される二交点方式により構成され
る。カラムデコーダＣ−ＤＣＲを中心として、左右に縦
方向に走る２対の共通相補データ線ＣＤＯ。

ＣＤＩ及びＣＤ２．ＣＤ３が配置される。

カラムデコーダＣ−ＤＣＲは、特に制限されないが、Ｃ
ＭＯＳスタティック型回路により構成され、後述するマ
ルチプレクサＭＰＸを介してた外部端子からのアドレス
信号により形成された相補アドレス信号１０〜土ｎ−１
又は内部で形成した相補アドレス信号土Ｏ′〜土ｎ−１
゛をデコードし、データ線選択タイミング信号φｙに同
期して、後述するカラムスイッチ回路Ｃ−５Ｗ１．Ｃ−
３Ｗ２に供給する１つのカラム選択信号を形成する。

なお、例えば、非反転アドレス信号ａＯと、これと逆相
の反転アドレス信号丁０とを合わせて上記相補アドレス
信号ａＯのように表す。以下の説明及び図面においても
同様である。

ロウ系アドレス選択線（ワード線、ダミーワード線）は
、上記各メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２にお
いてに縦方向に向かうよう形成され、同図では縦方向に
向かうよう配置される。センスアンプＳＡ１．ＳＡ２は
、書込み／読み出し動作の時には、タイミング信号φｐ
ａにより選択的に動作状態とされ、ワード線の選択動作
によって一方のデータ線に結合されたメモリセルからの
微少読み出し電圧を、ダミーワード線の選択動作によっ
て他方のデータ線に結合されたダミーセルからの基準電
圧を参照して、相補データ線を７１イレベル／ロウレベ
ルに増幅する。特に制限されないが、このセンスアンプ
を構成する単位の回路は、ＣＭＯＳラッチ回路により構
成される。

ロウアドレスデコーダＲ−ＡＤＨは、ロウアドレススト
ローブ信号ＲＡＳに同期して供給された供給されたアド
レス信号ＡＸを受け、内部相補アドレス信号ａＯ〜ａｍ
を形成する。上記相補アドレス信号上０〜ａｍのうち、
特定のビット、例えば最上位ビン）　ａ　ｍを除いた相
補アドレス信号ま０〜ａ　ｍ　−１は、次のロウアドレ
スデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２に送出される。

ロウアドレスデコーダＲ−ＤＣＲ１，Ｒ−ＤＣＲ２は、
上記相補アドレス信号ま０−１ｍ−１をデコードしてそ
れぞれ１つのワード線とダミーワード線の選択信号を形
成する。ロウアドレスデコーダＲ−ＤＣＲＩ及びＲ−Ｄ
ＣＲ２は、ワード線選択タイミング信号φＸに同期して
メモリアレイＭ−ＡＲＹｌとＭ−ＡＲＹ２の１本のワー
ド線とダミーワード線の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＨは、カラムアドレス
ストローブ信号ＣＡＳに同期して供給されたアドレス信
号ＡＹを受け、内部相補アドレス信号１０〜ａｎを形成
する。この相補アドレス信号！θ〜上ｎのうち、特定の
ビット、例えば最上位ビット上ｎを除いた相補アドレス
信号１０〜上ｎ−１は、カラムアドレスデコーダＣ−Ｄ
ＣＨに供給される。カラムアドレスデコーダＣ−ＤＣＲ
は、上記アドレス信号！０〜ａｎ−１をデコードして、
カラムスイッチ回路Ｃ−３ＷＩ、Ｃ−３Ｗ２に供給する
選択信号を形成する。

上記最上位ビットのアドレス信号ａｍとａｎは、アドレ
スカウンタＣ０ＵＮＴに初期値として供給される。同図
においては、外部端子からのアドレス信号が上記アドレ
スカウンタＣ０ＵＮＴに伝えられるように表しているが
、実際はアドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢにお
ける内部信号が伝えられる。アドレスカウンタＣＯυＮ
Ｔは、メインアンプＭＡＯ〜ＭＡ３の選択信号を形成す
るデコーダＤＥＣに供給されるアドレス信号ａｍ及びａ
ｎを形成する２ビツトのバイナリ−カウンタから成る。

このカウンタＣ０ＵＮＴは、カラムアドレスストローブ
信号ＣＡＳに基づいて形成された内部タイミング信号を
受けて、計数動作を行い、上記４個のメインアンプＭＡ
Ｏ〜ＭＡ３を指示するアドレス信号を形成する。

カラムスイッチｃ−ｓｗｉ、Ｃ−３Ｗ２は、上記カラム
アドレスデコーダＣ−ＤＣＨによって形成された選択信
号を受け、メモリアレイＭ−ＡＲＹ１及びメモリアレイ
Ｍ−ＡＲＹ２における上記２組の相補データ線を対応す
る２組の共通相補データＣＤＯ，ＣＤＩ及びＣＤ２．Ｃ
Ｄ３にそれぞれ接続する。

上記共通相補データ線ＣＤ０−ＣＤ３は、それぞれメイ
ンアンプＭＡＯ〜ＭＡ３の入力端子に結合される。これ
らのメインアンプＭＡＯ〜ＭＡ３は、後述するような出
力選択回路を含んでいる。

デコーダＤＥＣは、上記最上位ビットの相補アドレス信
号ａｍとａｎを受けて、４個のうちのいずれかのメイン
アンプＭＡＯ〜ＭＡ３の選択信号を形成する。これらの
メインアンプＭＡ　Ｏ−ＭＡ　３の出力選択回路は、読
み出しモードにおいて上記デコーダＤＥＣにより形成さ
れた選択信号と、カラムアドレスストローブＣＡＳとに
より制御され、このカラムアドレスストローブ信号ＣＡ
Ｓに同期して時系列的に入出力回路Ｉ１０に含まれる共
通のデータ出力回路に伝えられる。

入出力回路Ｉ１０は、読み出しのためのデータ出力回路
と、書込みのためのデータ入力回路とにより構成される
。ライトイネーブル信号ＷＥがハイレベルとされた読み
出し動作なら、データ出力回路が所定のタイミングで動
作状態にされ、上記メインアンプＭＡＯ〜ＭＡ３の出力
を増幅して外部端子りから送出する。ライトイネーブル
信号ＷＥがロウレベルにされた書き込み動作なら、デー
タ入力回路が所定のタイミングで動作状態にされ、後述
するような信号選択回路（第１図では省略されている）
を介して共通相補データｌＪＩ　ＣＤ　Ｏ〜ＣＤ３に書
き込みデータを伝える。

タイミング発生回路ＴＧは、３つの外部制御信号ＲＡｓ
　（ロウアドレスストローブ信号）、ＣＡＳ（カラムア
ドレスストローブ信号）及びＷＥ　（ライトイネーブル
信号）を受けて、メモリ動作に必要な上記各種タイミン
グ信号を形成して送出する。また、タイミング発生回路
ＴＯは、ロウアドレスストローブ信号ＲＡＳの一時的な
ハイレベルに応答しないような内部ロウアドレスストロ
ーブ信号を形成する倫理ゲート回路と、上記ロウアドレ
スストローブ信号ＲＡＳの一時的なハイレベルに応答し
てカラム系の選択回路をリセットさせるリセット信号を
形成する回路とを含んでいる。

第２図には、データの入力及び出力系の一実施例の回路
図が示されている。同図の各回路素子は、公知のＣＭＯ
Ｓ　（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、ソース・ドレイン間に直線が付
加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャンネ
ルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、電源端子Ｖｃｃに結合される。特に制限されないが、
図示しない内蔵の基板バックバイアス電圧発生回路は、
集積回路の外部端子を構成する電源端子Ｖｃｃと基準電
位端子もしくはアース端子との間に加えられる＋５ｖの
ような正電源電圧に応答して、上記半導体基板に供給す
べき負のバンクバイアス電圧を発生する。これによって
、ＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートにバック
バイアス電圧が加えられる。

その結果として、ＮチャンネルＭＯＳＦＥＴのソース、
ドレインと半導体基板間の接合容量（寄生容［１）が減
少させられるため、動作の高速化が図られる。

代表として示された共通相補データ線ＣＤＯ。

ＣＤＯは、次のメイアンプＭＡＯの入力端子に結合され
る。メインアンプＭ　Ａ　Ｏは、次の一対の初段差動増
幅回路、第２段差動増幅回路２ｎｄ、ラッチ回路ＦＦ及
び出力選択回路とから構成される。

一対の初段差動増幅回路のうちの一方は、Ｎチャンネル
差動増幅ＭＯＳＦＥＴＱ７．ＱＢと、そのドレインと電
源電圧Ｖｃｃとの間に設けられたＰチャンネル負荷ＭＯ
ＳＦＥＴＱ５．Ｑ６及び上記差動増幅ＭＯＳＦＥＴＱ７
．Ｑ８の共通ソースと回路の接地電位点との間に設けら
れたＮチャンネル型のパワースイッチＭＯ３ＦＥ”ｒＱ
１３とにより構成される。上記負荷ＭＯ５ＦＥＴＱ５．
Ｑ６は、電流ミラー形態にされることによって、アクテ
ィブ負荷回路を構成する。上記初段差動増幅回路の他方
は、上記類似のＮチャンネル差動増幅ＭＯＳＦＥＴＱＩ
　１．Ｑｌ　２とＰチャンネル負荷ＭＯＳＦＥＴＱ９．
ＱＩＯ，により構成され、上記差動増幅ＭＯ３ＦＥＴＱ
Ｉ　１．Ｑｌ　２の共通ソースは、上記一方の差動増幅
ＭＯ３ＦＥＴＱ？、Ｑ８の共通ソースと共通化され、上
記パワースイッチＭＯ３ＦＥＴＱＩ　３によりその動作
の制御が行われる。このＭＯＳＦＥＴＱＩ　３のゲート
には、メインアンプの動作タイミング信号φｎａが供給
される。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルＭＯ３ＦＥＴＱ７のゲートと、他方の差動
増幅回路における非反転入力端子としてのＮチャンネル
ＭＯＳＦＥＴＱＩ　１のゲートは、上記共通相補データ
線ＣＤＯに結合される。

また、上記一方の差動増幅回路における非反転入力端子
としてのＮチャンネルＭＯ３ＦＥＴＱ８のゲートと、他
方の差動増幅回路における反転入力端子としてのＮチャ
ンネルＭＯＳＦＥＴＱＩ　２のゲートは、上記共通相補
データ線ＣＤＯに結合される。

上記一対の初段差動増幅回路の一対の出力信号は、特に
制限されないが、同図において点線で囲まれた回路のよ
うに、上記初段差動増幅回路と類似の回路によって構成
された第２段差動増幅回路２ｎｄの一対の入力端子に供
給される。この第２段差動増幅回路における各回路素子
は、上記初段増幅回路のそれと同様であるので、回路記
号とその説明を省略する。

上記第２段差動増幅回ＶＢ２　ｎ　ｄの一対の出力信号
は、次の出力選択回路を通して共通のデータ出力回路Ｄ
ＯＢの入力に伝えられる。差動増幅回路路２ｎｄの一方
の出力信号を受ける一方の出力選択回路は、Ｐチャンネ
ルＭＯ３ＦＥＴＱｌ　７とＮチャンネルＭＯＳＦＥＴＱ
Ｉ　８により構成されたＣＭＯＳインバータ回路の入力
に供給される。このＣＭＯＳインバータ回路は、Ｐチャ
ンネルＭＯ３ＦＥＴＱ１６とＮチャンネルＭＯ５ＦＥＴ
ＱＩ９とによって電源電圧Ｖｃｃと回路の接地電位とが
供給されることによって動作状態にされる。したがって
、上記ＭＯ５ＦＥＴＱＩ　６とＧ１９がオフ状態にされ
ると、ＣＭＯＳインバータ回路の出力はハイインピーダ
ンス状態にされる。上記差動増幅回路２ｎｄの他方の出
力信号を受ける他方の出力選択回路は、上記同様なＣＭ
ＯＳインバータ回路を構成するＰチャンネルＭＯ３ＦＥ
ＴＱ２１゜ＮチャンネルＭＯ３ＦＥＴＱ２２及び動作電
圧を供給するＰチャンネルＭＯ３ＦＥＴＱ２０．Ｎチャ
ンネルＭＯ５ＦＥＴＱ２３により構成され、上記ＭＯ３
ＦＥＴＱ２０とＧ２３がオフ状態にされると、そのＣＭ
ＯＳインバータ回路の出力をハイインピーダンス状態に
させる。

以上構成のメインアンプＭＡＯは、次の選択回路（デコ
ーダ）により動作タイミング信号が形成される。ナント
ゲート回路Ｇ４は、デコーダＤＥＣを構成する。すなわ
ち、ナントゲート回路Ｇ４の入力には、アドレスカウン
タＣ０ＵＮＴによって形成されたアドレス信号アドレス
信号ａｍとｉｎが供給される。例えば、アドレス信号ａ
ｍとａｎが共にハイレベルの時にロウレベルの選択信号
を形成する。この選択信号は、出力選択回路の動作タイ
ミング信号を形成するノアゲート回路Ｇ７の一方の入力
に供給される。このノアゲート回路Ｇ７の他方の入力に
は、カラムアドレスストローブ信号ＣＡＳに同期して形
成された内部制御信号Ｃ１と、センスアンプの動作タイ
ミング信号φｐａに基づいて形成されたロウ系のタイミ
ング信号ＲＧ２とを受けるナントゲート回路Ｇ１２の出
力ＤＳが供給される。このノアゲート回路Ｇ７の出力は
、ＣＭＯＳインバータ回ｊ！ｆｉｌ　Ｖ３によって反転
され、出力選択回路のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ
１６．Ｇ２０のゲートに供給される。上記ノアゲート回
路Ｇ７の出力は、出力選択回路のＮチャンネルＭＯＳ　
Ｆ　ＥＴＱ　１９．、　Ｇ２３のゲートに供給される、
上記ナントゲート回路Ｇｌ　’ｌの出力ＤＳは、データ
出力回路ＤＯＢの入力端子に設けられたＰチャンネルＭ
Ｏ３ＦＥＴＱ２４．Ｇ２５のゲートに供給される。

データ出力回路ＤＯＢは、ナントゲート回路Ｇ８、Ｇ９
により構成されたラッチ回路が設けられる。その一対の
入力端子と電源電圧Ｖｃｃとの間には、上記信号ＤＳに
よって制御されるＰチャンネルＭＯ５ＦＥＴＱ２４．Ｇ
２５が設けられる。

このラッチ回路の出力信号は、それぞれナントゲート回
路ＧＩＯとＣＭＯＳインバータ回路ＩＶ５及びナントゲ
ート回路ＧｌｌとＣＭ　ＯＳインバータ回路ＩＶ６を介
してプッシュプル形態のＮチャンネル出力ＭＯＳＦＥＴ
Ｑ２６及びＮチャンネル出力ＭＯＳＦＥＴＱ２７のゲー
トに伝えられる。

上記ナントゲート回路Ｇ１０．Ｇ１１の他方の入力には
、動作タイミング信号ＤＯＥが供給される。

この信号ＤＯＣがハイレベル（論理“１“）の時、これ
に応じてナントゲート回路ＧＩＯ，Ｇｌｌがゲートを開
いてＣＭＯＳインバータ回路１ｖ５゜ＩＶ６及び出力Ｍ
Ｏ５ＦＥＴＱ２６．Ｑ２７を介してその入力信号を外部
端子Ｄｏｕｔへ送出させる。

なお、上記タイミング信号ＤＯＥが回路の接地電位のよ
うなロウレベルなら、ノアゲート回路Ｇ１０、Ｇｌｌの
出力は共にハイレベルになり、インバータ回路ＩＶ５．
ＩＶ６の出力を共にロウレベルにさせる。これにより、
出力ＭＯ５ＦＥＴＱ２６とＧ２７は共にオフ状態にされ
、その出力をハイインピーダンス状態にさせる。なお、
上記外部出力端子Ｄｏｕｔは、後述するデータ入力回路
ＤＩＢの入力端子が結合される外部入力端子Ｄｉｎと供
用化することにより、第１図に示した共通の外部端子り
とするものであってもよい。

外部入力端子Ｄｉｎは、データ入力回路１）ＩＢの入力
端子に接続される。このデータ入力回路ＤＩＢは、外部
入力端子Ｄｉｎに供給された書き込みデータ信号と同相
の書き込み信号と逆相の書き込み信号を形成する。上記
相補的な書き込みデータ信号は、Ｎチャンネル伝送ゲー
トＭＯ５Ｆ’８ＴＱ１とＱ２を介して共通相補データ線
ＣＤＯ，ＣＤＯに供給される。なお、共通相補データ線
ＣＤＯ。

ＣＤＯと電源電圧Ｖｃｃとの間には、比較的小さなコン
ダクタンスを持つようにされたＮチャンネル負荷ＭＯＳ
ＦＥＴＱ３．Ｑ４が設けられる。

上記データ入力回路ＤＩＢの出力信号を伝える伝送ゲー
トＭＯ３ＦＥ′ｒＱ１．Ｑ２のゲートには、次のノアゲ
ート回路Ｇ１とナントゲート回路Ｇ２とにより構成され
た選択回路の出力選択信号かが供給される。ナントゲー
ト回路Ｇ２の入力には上記同様なアドレス信号ａｍ、ａ
ｎと書き込み制御信号ＷＹＰが供給される。このナント
ゲート回路Ｇ２の出力は、ノアゲート回路Ｇｌの１つの
入力に供給される。このノアゲート回路Ｇ１の他方の入
力には、反転の内部カラムアドレスストローブ信号Ｃ１
とが供給される。これにより、書き込み動作モードにお
いて上記制御信号ＷＹＰがハイレベルにされているので
、共通相補データ線ＣＤＯ。

ＣＤＯを指示するアドレス信号ａｍとａｎが共にハイレ
ベルのときに、ナントゲート回路Ｇ２の出力がロウレベ
ルにされる。したがって、カラムアドレスストローブ信
号ＣＡＳと同相で変化する内部カラム系タイミング信号
Ｃ１がロウレベルにされたときに、ノアゲート回路Ｇ１
の出力がハイレベルとなって伝送ゲートＭＯＳＦＥＴＱ
Ｉ、Ｑ２をオン状態として、外部入力端子Ｄｉｎから供
給された書き込み信号を共通相補データ線ＣＤＯ，ＣＤ
Ｏに伝える。なお、上記データ入力回路ＤｒＢの出力は
、類似の伝送ゲートＭＯＳ　Ｆ　ＥＴを介して他の共通
相補データ線ＣＤＩ〜ＣＤ３に選択的に伝えられる。な
お、読み出し動作にあっては、制御信号ＷＹＰがロウレ
ベルにされるので、ナントゲート回路Ｇ２の出力はハイ
レベルにされる。

これにより、ノアゲート回路Ｇ１の出力はロウレベルに
されるため、上記伝送ゲートＭ　ＯＳ　Ｆ’　Ｅ　ＴＱ
３．Ｑ４はオフ状態にされる。また、上記ノアゲート回
路Ｇ１の出力は、ＣＭＯＳインバータ回路ＩＶ’ｌによ
り反転さ、ル°ζＮチャンネルＭＯ３ＦＥＴＱ３．Ｑ４
のゲートに伝えられる。したがって、上記″＃き込み動
作以外の時に、これらのＭＯＳＦＥＴＱ３．Ｑ４はオン
状態にされ、共通相補データ線ＣＤＯ，ＣＤＯに実質的
に一定のバイアスレベルを与える。このようなＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　３　。

Ｑ４のオン状態によって、読み出し動作等において共通
相補データ線ＣＤＯ，ＣＤＯの信号振幅が実質的に制限
されるから、メモリセルからの読み出し信号に対して高
速に応答させることがてきる。

第３図には、上記アドレスカウンタＣ０ＵＮＴの一実施
例の回路図が示されている。このアドレスカウンタＣ０
ＵＮＴは、２ビツトのバイナリ−カウンタである。その
初段回路ＦＦＯは、同図に点線で囲まれた次の各回路に
より構成される。ＣＭＯＳインバータ回路ＩＶＩＩの出
力信号は比較的小さいコンダクタンスを持つＰチャンネ
ルＭＯ３ＦＥＴとＮチャンネルＭＯ３）’ＥＴとによっ
て構成された帰還用のＣＭＯＳインバータ回路ＩＶ１０
を介して入力に帰還される。これによりＣＭＯＳインバ
ータ回路（ＶｌｌとＩＶＩＯは、マスターフリップフロ
ップを構成する。

上記類似のＣＭＯＳインバータ回路ＩＶ１３とＩＶ１２
によりスレーブフリップフロップが＋Ｒ成される。上記
マスターフリップフロップの出力であるＣＭＯＳインバ
ータ回路ＩＶＩ　１の出力信号は、Ｎチャンネル伝送ゲ
ートＭＯ３ＦＥＴＱ３２を介してスレーブフリップフロ
ップの入力であるＣＭＯＳインバータ回路ｆＶ１３の入
力に伝えられる。このスレーブフリップフロップの出力
であるＣＭＯＳインバータ回路Ｉ　Ｖｌ　３（７）ＣＭ
ＯＳ信号は、ＣＭＯＳインバータ回路ＩＶ１４とＰチャ
ンネル伝送ゲートＭＯ３Ｉ”ＥＴＱ３０を介してマスタ
ーフリップフロップの入力であるＣＭＯＳインバータ回
路ＩＶＩＩの入力に帰還される。上記マスターフリップ
フロップの入力であるＣＭＯＳインバータ回路ＩＶＩＩ
の入力には、特に制限されないが、ロウ系のタイミング
信号Ｒ２によって制御される入力用のＮチャンネルＭＯ
５ＦＥＴＱ３１を介して初期値としてのロウ糸の入力ア
ドレス信号Ａ　ｔ、４が供給される。

上記伝送ゲー１−Ｍ０３ＦＥＴＱ３０とＱ３２のゲート
には、ナントゲート回路Ｇ２０の出力信号が供給される
。このナントゲート回路Ｇ２０の入力には、上記カラム
系タイミング信号Ｃ１と、四う系タイミング信号及びキ
ャリー信号（初段回路であるのでハイレベル）が供給さ
れる。このキャリー信号（ハイレベルＶｃｃ）とスレー
ブフリップフロップの出力信・号とは、ナントゲート回
路Ｇ２１に供給される。このナントゲート回路Ｇ２１の
出力はＣＭＯＳインバータ回路ＩＶ１８を介して反転さ
れ、次段の回路Ｆ　Ｆ　１−％キャリー信号ｃａＯとし
て送出される。上記マスターフリップフロップの出力は
、特に制限されないが、直列形態のＣＭＯＳインバータ
回路ＩＶ１５〜ＩＶ１７を介して計数出力として送出さ
れる。すなわち、ＣＭＯＳインバータ回路！■１６の出
力から反転のアドレス信号τｍが、ＣＰｖｌ　ＯＳイン
バータ回路ＴＶ１７の出力から非反転のアドレス信号ａ
ｎが出力される。

次段回路ＦＦＩは、上記初段回路ＦＦＯと同一の回路に
より構成される。ただし、初期値としてのカラム系のア
ドレス信号Ａ　Ｎが入力され、キャリー人力には、上記
初段回路ＦＦＯにより形成されたキャリー１８号ＣａＯ
が供給される。１−の回路ＦＦＩは、相補アドレス信号
ａｎ、ａｎを出力させる。

第４図には、上記タイミング発生回路ＴＧの人力部の回
路図が示されている。

外部端子から供給されたロウアドレスストローブ信号Ｒ
ＡＳは、入力バッファとしてのＣＭ　ＯＳインバータ回
路ｌＶ２Ｏ，ＩＶ２１を通して、次の回路に供給される
。上記インバータ回路ＩＶ２１の出力は、一方において
インバータ回路ＩＶ２２と遅延回路ＤＬ及びインバータ
回路ＩＶ２３により遅延されてナントゲート回路Ｇ２２
の一方の入力に供給される。上記インバータ回路！ｖ２
１の出力は、他方において上記ナントゲート回路Ｇ２２
の他方の入力と、次に説明するカラム系のタイミング発
生回路ＴＧ−Ｃに供給される。上記ナントゲート回路Ｇ
２２の出力信号は、図示しないロウ系のタイミング発生
回路ＴＧ−Ｒに供給される。上記インバータ回・路ＩＶ
２２．ＩＶ２３及び遅延回路ＤＬにより設定される遅延
時間は、比較的短く設定される。

外部端子から供給されたカラムアドレスストローブ信号
ＣＡＳは、入力バッファとしてのＣＭＯＳインバータ回
路ＩＶ２４．ＩＶ２５を通してカラム系のタイミング発
生回路ＴＧ−Ｃに供給される。

これによって、上記遅延時間より短時間の間、ロウアド
レスストローブ信号ＲＡＳをハイレベル（論理“１”）
にしても、ナントゲート回路Ｇ２２は、遅延信号のロウ
レベル（論理“０”）によってその出力をハイレベルの
ままとする。したがって、上記短い時間だけ一時的に信
号ＲＡＳをハイレベルにしてもロウ系のタイミング発生
回路ＴＧ−Ｒは、これに応答しない。これに対して、カ
ラム系のタイミング発生回路ＴＧ−Ｃは、上記信号ＲＡ
Ｓのハイレベルの信号を受けて、カラム系の代表的なタ
イミング信号であるメインアンプの動作タイミング信号
φｍａやデータ線選択タイミング信号φｙを一旦リセッ
トさせるものである。

次に、第５図に示したタイミング図を参照して、読み出
し動作の一例を説明する。

ロウアドレスストローブ信号ＲＡＳのロウレベルにより
、ロウアドレスバッファＲ−ＡＤＢは、外部端子から供
給されたアドレス信号を取り込む。

上記アドレス信号のうち、最上位ビットのアドレス信号
ａｍは、アドレスカウンタＣ０ＵＮＴにに初期値として
取り込まれる。ロウアドレスデコーダＲ−ＤＣＲＩ、Ｒ
−ＤＣＩ（２は、上記取り込まれたアドレス信号のうち
の残りのアドレス信号に従ったアドレスｘ１により指示
されたメモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２におけ
るワード線とダミーワード線の選択動作を行う０次に、
センスアンプＳＡが動作状態にされてメモリセルからの
読み出し信号を増幅する（図示せず）、なお、上記初期
値としてして取り込まれたアドレス信号ａｍは、ロウレ
ベルであるとして示している。

次に、カラムアドレスストローブ信号ＣＡＳをロウレベ
ルにすると、上記外部端子から供給されたアドレス信号
は、カラムアドレスバッツ７Ｃ−ＡＤＨに取り込まれる
。このアドレス信号のうち、最上位ビットのアドレス信
号ａｎは、アドレスカウンタＣ０ＵＮＴに初期値として
取り込まれる。

カラムアドレスデコーダＣ−ＤＣＲは、上記取り込まれ
たアドレス信号のうちの残りのアドレス信号に従ったア
ドレスｙｉにより指示されたメモリアレイＭ−ＡＲＹ１
．Ｍ−ＡＲＹ２におけるデータ線の選択信号を形成する
。

データ線選択タイミング信号φｙとメイアンプの動作タ
イミング信号φ僧ａは、カラムアドレスストローブ信号
ＣＡＳが最初にロウレベルにされた後にハイレベルに立
ち上がる。カラムスイッチ回路Ｃ−３ＷＩとＣ−３Ｗ２
は、上記データ線の選択信号と上記データ線選択タイミ
ング信号φｙによってメモリアレイＭ−ＡＲＹ１とＭ−
ＡＲＹ２の相補データ線と共通相補データ線とを結合さ
せる。上記タイミング信号−ｍａにより、４個のメイア
ンプＭＡＯ〜ＭＡ３が一斉に動作状態にされ、上記の選
択動作によって共通相補データ線ＣＤＯ。

ＣＤＯ〜ＣＤ３．ＣＤ３に現れたメモリセルからの読み
出し信号の増幅動作を行う。

今、上記の初期値によって、反転のアドレス信号ａｍと
ａｎがハイレベルなら、メインアンプＭＡＯの出力が選
択される。すなわち、ロウ系タイミング信号Ｃ１の最初
のハイレベル期間（ロウアドレスストローブ信号ＣＡＳ
が最初にロウレベルにされた期間）において、第２図の
ノアゲート回１１Ｇ７の出力がハイレベルになり、Ｎチ
ャンネルＭＯ５ＦＥＴＱ１９．Ｑ２３とＣＭＯＳインバ
ータ回路ＩＶ３により反転されたハイレベルによりＰチ
ャンネルＭＯ５ＦＥＴＱ１６．Ｑ２０とは共にオン状態
になる。これにより、差動増幅回路２ｎｄの出力信号は
データ出力回路ＤＯＢの入力端子に供給されるので、そ
のタイミング信号に従って外部端子Ｄｏｕｔへ最初のデ
ータ信号Ｄｏが送出される。

次に、カラムアドレスストローブ信号ＣＡＳをハイレベ
ルにすると、これに応じて内部信号Ｃ１がロウレベルに
変化する。したがって、第３図に示したアドレスカウン
タＣ０ＵＮＴに供給される反転の内部信号ＣＩはハイレ
ベルとなり、ＮチャンネルＭＯ５ＦＥ’ｒ’Ｑ３２をオ
フ状態に、ＮチャンネルＭｏ５ｔ；’ＥＴＱ３０をオン
状態にする。これにより、スレーブ側の出力信号がＣＭ
ＯＳインバータ回路ＩＶ１４によって反転されてマタス
ー側に帰還されるので、その出力アドレス信号ａｍハイ
レベルに変化させる。このようなアドレス歩道動作によ
って、“？ドレス信号ａｍ、ａｎの歩道動作が行われ、
メインアンプＭＡＬ〜Ｍ　Ａ　３の出力選択回路の切り
換えが行われれ、次のメインアンプＭＡＬの出力信号が
次のデータＤ１として送出される。

以下、同様にしてカラムアドレスストローブ信号ＣＡＳ
により、アドレスカウンタの歩進動作を行わせることに
よって形成された２ビツトのアドレス信号ａｍ、ａｎに
従って出力選択回路の制御してメインアンプＭＡ３の増
幅出力に従ったデータ信号Ｄ３までを連続的に読み出す
ことができる。

このような動作は、実質的に従来のニブルモードと同様
である。しかしながら、次の読み出し動作のためにカラ
ムアドレスストローブ信号ＣＡＳをハイレベルにした期
間において、ロウアドレスストローブ信号ＲＡＳを短い
時間でけ一時的にハイレベルにすると、カラム系のタイ
ミング発生回路のみがこれに応答して、上記データ線選
択タイミング信号φｙやメインアンプの動作タイミング
信号φｔｅａをロウレベルにして、カラム系の選択回路
をリセットさせる。これとはソ°同期させて新たなカラ
ムアドレスｙ十１を指示するアドレス信号を供給する。

そして、カラムアドレスストローブ信号ＣＡＳをロウレ
ベルにすると、カラムアドレスバッファＣ−ＡＤＢとカ
ラムアドレスデコーダＣ−ＤＣＲは、上記供給したアド
レス信号に応答して、カラム切り換えの選択信号を形成
する。再びデータ線選択タイミング信号φｙとメインア
ンプの動作タイミング信号φｍａが発生すると、これに
応じて次のデータ線の選択動作と、その増幅動作が行わ
れるので、以後同様にして４ビツトのデータ信号Ｄ４〜
Ｄ７を連続して得ることができる。

なお、上記カラムアドレスの切り換えの間、データ出力
回路ＤＯＢは、そのラッチ回路に取り込まれたデータ信
号Ｄ３を出力しつづける。

なお、ロウアドレスストローブ信号ＲＡＳを比較的長時
間にわたってハイレベルにすることによって、ロウ系の
選択回路もリセットされるので、全ての回路がリセット
される。したがって、１ビツトの単位で読み出しを行う
場合、１ビツトのデータ信号を読み出した後に、口・ウ
アドレスストローブ信号ＲＡＳとカラムアドレスストロ
ーブ信号ＣＡＳをハイレベルにすればよい。

また、書き込み動作においてもは！′同様に連続書き込
みを行うことができる。すなわち、図示しないが、ライ
トイネーブル信号ＷＥのロウレベルによって、内部制御
信号ＷＹＰがハイレベルにされる。これにより、ｆｆ１
２図に示したデータ入力回路Ｄ　Ｔ　Ｈの入力にカラム
アドレストストローブ信号ＣＡＳに同期させて時系列的
に供給された書き込みデータは、それと同期して上記読
み出し動作の場合と同様に形成されたアドレスカウンタ
の出力によって切り換えられる伝送ゲートＭＯＳ　Ｆ　
ＥＴＱｌ、Ｑ２を介して各共通相補データ線に伝えられ
ることによって、連続的な書き込み動作を行うことがで
きる。

〔効　果〕

（１）ロウアドレスストローブ信号の一時的なハイレベ
ルによってカラム系選択回路のみのリセットを行うこと
により、ニブルモードの中でのカラムアドレスの切り換
えを行うことができる。これによって、ニブルモードを
連続させて行うことができるという効果が得られる。

（２）ロウアドレスストローブ信号の一時的なハイレベ
ルによって、上記カラムアドレスの切り換えの奔馬を識
別するものであるので、カラムアドレスストローブ信号
のハイレベル期間の時間差を利用するものに比べて、そ
の識別タイミングを速くできるから、高速連続ニブルモ
ードを実現できるという効果が得られる。

（３）上記（１）ないしく２）により、１つのワード線
に設けられたメモリセルの全ての読み出し動作を簡単に
、かつ高速に行うことができるから、画像処理用の画素
データの記憶装置に通したダイナミック型ＲＡＭを得る
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリアレイ
は、上記２つのメモリアレイに分割するものの他、４分
割して各マット毎に前記のような書き込み／読み出し動
作を実現する入出力回路を設は乙ものであってもよい。

また、上記複数ビットは、４ビツトの他８対の共通相補
データ線に対して８対の入出力回路を設けて、８ビツト
づつのデータを連続的に書き込み又読み出すようにする
もの等であってもよい。

また、各回路の具体的回路は種々の実施形態を取ること
ができるものである。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブ【２ン
ク図、 第２図は、そのメインアンプ及びデータ出力回路とデー
タ入力回路の一実施例を示す回路図、第３図は、そのア
ドレスカウンタの・一実施例を示す回路図、 第４図は、そのタイミング発生回路の入力部の一実施例
を示す回路図、 第５図は、その動作の一例を説明するためのりイミング
図である。 Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ
、ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレ
スバッファ、Ｃ−３Ｗ１．Ｃ−５Ｗ２・・カラムスイッ
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒｌ、Ｒ−ＤＣＲ２・・ロウデコーダ、Ｃ−ＤＣＲ・・
カラムデコーダ、ＤＥＣ・・デコーダ、Ｃ０ＵＮＴ・・
アドレスカウンタ、ＭＡＯ〜ＭＡ３・・メインアンプ、
ＴＧ・・タイミング発生回路、Ｉｌｏ・・入出力回路、
ＤＯＢ・・データ出力回路、ＤＩＢ・・データ入力回路 第１図 ＾Ｘ０Ｉ−＾■　　　　　　　０　　　　　　　　　篩
Ｓυ−υε第２図

Claims (1)

1. 【特許請求の範囲】 １、複数の共通データ線に読み出された信号を増幅する
   複数のメインアンプと、カラムアドレスストローブ信号
   の変化に同期して変化する内部タイミング信号に従って
   上記複数のメインアンプの出力を時系列的に出力させる
   メインアンプ制御回路と、ロウアドレスストローブ信号
   の一時的な立ち上がりに応答しないロウ系タイミング発
   生回路と、上記ロウアドレスストローブ信号の一時的な
   立ち上がりに応答してカラム系選択回路のリセット信号
   を形成するタイミング発生回路とを含むことを特徴とす
   るダイナミック型ＲＡＭ。 ２、上記ロウアドレスストローブ信号の一時的な立ち上
   がり信号は、カラムアドレスストローブ信号がハイレベ
   ルの時に供給するものであり、このタイミングにほゞ同
   期させてカラム切り換えアドレス信号を供給するもので
   あることを特徴とする特許請求の範囲第１項記載のダイ
   ナミック型ＲＡＭ。 ３、カラム系選択回路は、ＣＭＯＳスタティック型回路
   により構成されるものであることを特徴とする特許請求
   の範囲第１又は第２項記載のダイナミック型ＲＡＭ。