JPH08106780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 そのコスト上昇を抑えつつ利便性の向上を図
ったダイナミック型ＲＡＭ等の半導体記憶装置を提供す
る。 【構成】 例えばそのビット構成が×１ビット又は×４
ビット構成とされかつ４ビット単位のニブルモードを有
するダイナミック型ＲＡＭ等に、カラムアドレスバッフ
ァＣＡＤＢをその一部として含み×４ビット構成時のシ
リアルモードにおいて一連のカラムアドレスを順次指定
するためのシリアルカウンタＳＣＴＲを設ける。また、
×１ビット構成時のシリアルモードでは、４個のメモリ
セルを同時選択し、ニブルモード用のニブルカウンタＮ
ＣＴＲによって同時選択された４個のメモリセルの読み
出しデータを順次択一的に選択するとともに、このニブ
ルカウンタＮＣＴＲのキャリー信号によりシリアルカウ
ンタＳＣＴＲを更新する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、例えば、シリアルモードを有するダイ
ナミック型ＲＡＭ（ランダム・アクセス・メモリ）等な
らびにその利便性の向上に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】同時選択される所定数のメモリセルの読
み出しデータを外部からのアドレス切り換えなしに高速
にかつシリアルに出力しうるニブルモードがあり、この
ようなニブルモードを有するダイナミック型ＲＡＭがあ
る。これらのダイナミック型ＲＡＭは、ニブルモードに
おいて同時選択される所定数のメモリセルの読み出しデ
ータを順次択一的に選択するためのニブルカウンタを内
蔵する。

【０００３】ニブルモードを有するダイナミック型ＲＡ
Ｍについては、例えば、日経マグロウヒル社発行、１９
８５年６月３日付『日経エレクトロニクス』の第２０９
頁〜第２３１頁に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のダイナミック型ＲＡＭにおいて、ニブルモードは、例
えば４ビット程度の比較的少ないビット数を単位として
行われ、その利便性はユーザの要求を充分に満たしうる
ものとは言えない。また、これに対処しようとして、例
えば選択されたワード線に結合される全メモリセルの読
み出しデータをシリアル出力できるシリアルモードを実
現しようとすると、カウンタ等のハードウェアが増大
し、ダイナミック型ＲＡＭのコスト上昇を招く結果とな
る。

【０００５】この発明の目的は、そのコスト上昇を抑え
つつ利便性の向上を図ったダイナミック型ＲＡＭ等の半
導体記憶装置を提供することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばそのビット構成が選択
的に×１ビット又は×４ビット構成とされかつ４ビット
単位のニブルモードを有するダイナミック型ＲＡＭ等
に、カラムアドレスバッファをその一部として含み×４
ビット構成時のシリアルモードにおいて一連のカラムア
ドレスを順次指定するためのシリアルカウンタを設け
る。また、×１ビット構成時のシリアルモードにおいて
は、４個のメモリセルを同時選択し、ニブルモード用の
ニブルカウンタによって同時選択された４個のメモリセ
ルの読み出しデータを順次択一的に選択するとともに、
このニブルカウンタのキャリー信号によりシリアルカウ
ンタを更新する。

【０００８】

【作用】上記手段によれば、ニブルカウンタ及びカラム
アドレスバッファをシリアルカウンタの一部として併用
しつつ、選択ワード線に結合された全メモリセルの読み
出しデータを出力しうるシリアルモードを実現できるた
め、そのコスト上昇を抑えつつダイナミック型ＲＡＭ等
の利便性を高めることができる。

【０００９】

【実施例】図３１には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例のブロック図が示されている。
また、図１ないし図３０には、図３１のダイナミック型
ＲＡＭの各ブロックの一実施例の回路図が示されてい
る。さらに、図３３ないし図３５には、図３１のダイナ
ミック型ＲＡＭの各ブロックで形成される信号の名称と
その供給先をまとめた信号系統図が示されている。図３
１の各ブロックを構成する回路素子及び図１ないし図３
０の各回路素子は、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。以下、図３１
のブロック図及び図１ないし図３０の回路図をもとに、
この実施例のダイナミック型ＲＡＭの構成と動作の概要
を説明する。図３３ないし図３５の信号系統図は、これ
らの説明の過程で、随時利用されたい。なお、各回路図
において、クロックドインバータ回路及び遅延回路ＤＬ
Ｙは、図４に示されるように、記号化して表示される。
また、チャンネル（バックゲート）部に矢印が付加され
るＭＯＳＦＥＴはＰチャンネル型であり、矢印の付加さ
れないＮチャンネルＭＯＳＦＥＴと区別して表示され
る。

【００１０】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、予め作成される２種のフォトマスク
を選択的に使用することで、記憶データの入出力単位す
なわちビット構成を、選択的に×１ビット構成又は×４
ビット構成とすることができる。これらのフォトマスク
は、各回路図にＣＳ１〜ＣＳ１７として示される接続切
り換え点において、部分的に異なる回路を持つ。一方、
この実施例のダイナミック型ＲＡＭには、特に制限され
ないが、２個の動作モード設定用パッドＦＰ０及びＦＰ
１が設けられ、これらのパッドを回路の電源電圧Ｖｃｃ
又は接地電位に所定の組み合わせでボンディングするこ
とで、動作モードを設定することができる。さらに、こ
の実施例のダイナミック型ＲＡＭでは、特に制限されな
いが、×１ビット構成において、ファーストページモー
ド，スタティックカラムモード，ニブルモード及びシリ
アルモードの４種類の動作モードが用意される。また、
×４ビット構成において、上記ファーストページモー
ド，スタティックカラムモード及びシリアルモードと、
マスクライトモードの４種の動作モードが用意される。
ダイナミック型ＲＡＭの各回路には、タイミング発生回
路ＴＧの共通部ＣＯＭから、動作モードを指定するため
の内部制御信号ＳＣ，ＮＥ，ＳＲ及びＭＳが動作モード
に応じた組み合わせで供給される。これらの内部制御信
号は、上記動作モード設定用パッドＦＰ０，ＦＰ１と回
路の電源電圧Ｖｃｃ及び接地電位が選択的にボンディン
グされることで、それぞれ所定の組み合わせで形成され
る。

【００１１】図３１において、この実施例のダイナミッ
ク型ＲＡＭには、特に制限されないが、２個のカラムア
ドレスデコーダＣＤＣＲ０及びＣＤＣＲ１が設けられ、
これらのカラムアドレスデコーダをはさむように、それ
ぞれ２個のメモリアレイＭＡＲＹ０，ＭＡＲＹ１及びＭ
ＡＲＹ２，ＭＡＲＹ３が設けられる。

【００１２】メモリアレイＭＡＲＹ０は、図２５に示さ
れるように、２交点方式とされ、同図の垂直方向に配置
される２５６本のワード線Ｘ０〜Ｘ２５５と２本の冗長
ワード線ＲＷ０Ｌ，ＲＷ１Ｌ及び４本のダミーワード線
ＤＷ０Ｌ〜ＤＷ３Ｌを含む。また、同図の水平方向に配
置される１０２４組の相補データ線Ｄ０・／Ｄ０〜Ｄ１
０２３・／Ｄ１０２３（ここで、それが有効とされると
き選択的にロウレベルとされるいわゆる反転信号等につ
いてはその名称の前に／を付して表す。なお、各図面上
では、反転信号等の名称の上部に直線が付される。以下
同じ）と図示されない４組の冗長データ線を含む。これ
らのワード線，冗長ワード線と相補データ線の交点に
は、２５８×１０２８個のダイナミック型メモリセルが
格子状に配置される。また、ダミーワード線と相補デー
タ線との間には、４×１０２８個のダミーセルが配置さ
れる。

【００１３】各メモリセルは、図２５に例示的に示され
るように、直列形態とされる情報蓄積用キャパシタ及び
アドレス選択用ＭＯＳＦＥＴを含む。各メモリセルの情
報蓄積用キャパシタの他方の電極には、所定のセルプレ
ート電圧ＶＰＬが共通に供給される。ダミーセルは、上
記メモリセルのアドレス選択用ＭＯＳＦＥＴのみを含
む。

【００１４】メモリアレイＭＡＲＹ１は、上記メモリア
レイＭＡＲＹ０と対称的な構成とされる。また、メモリ
アレイＭＡＲＹ２及びＭＡＲＹ３は、上記メモリアレイ
ＭＡＲＹ０及びＭＡＲＹ１にそれぞれ対応した構成とさ
れ、対をなす。

【００１５】メモリアレイＭＡＲＹ０〜ＭＡＲＹ３を構
成する各ワード線は、対応するロウアドレスデコーダＲ
ＤＣＲ０〜ＲＤＣＲ３に結合される。このうち、２５６
本のワード線と２本の冗長ワード線は、与えられたロウ
アドレスに従って択一的に選択状態とされる。また、４
本のダミーワード線は、与えられた下位２ビットのロウ
アドレスに従って、対応するワード線又は冗長ワード線
とともに同時に選択状態とされる。特に制限されない
が、ワード線Ｘ０〜Ｘ２５５は、その他方において、ワ
ード線クリア信号ＷＣＬ０〜ＷＣＬ３を受けるＮチャン
ネルＭＯＳＦＥＴを介して、回路の接地電位に結合され
る。これにより、ワード線Ｘ０〜Ｘ２５５のレベルは、
ダイナミック型ＲＡＭが非選択状態とされるとき回路の
接地電位に固定され、ダイナミック型ＲＡＭが選択状態
とされるとき選択的に固定状態を解かれ、かつ択一的に
ハイレベルの選択状態とされるものである。

【００１６】図３１において、ダイナミック型ＲＡＭの
ロウ系選択回路は、特に制限されないが、２段構造とさ
れ、プリロウアドレスデコーダＰＲＤＣＲ及びロウアド
レスデコーダＲＤＣＲ０〜ＲＤＣＲ３を含む。

【００１７】このうち、プリロウアドレスデコーダＰＲ
ＤＣＲは、図１２及び図１３に示されるように、ロウア
ドレスバッファＲＡＤＢから供給される相補内部アドレ
ス信号ＢＸ０〜ＢＸ７（ここで、例えば非反転内部アド
レス信号ＢＸ０と反転内部アドレス信号／ＢＸ０をあわ
せて相補内部アドレス信号ＢＸ０のように表す。以下同
じ）を２ビットずつ組み合わせてデコードし、ワード線
選択タイミング信号Ｘ００〜Ｘ１１とプリデコード信号
ＷＣＬ０〜ＷＣＬ３及びＡＸ２０〜ＡＸ２３ないしＡＸ
６０〜ＡＸ６３を形成する。プリロウアドレスデコーダ
ＰＲＤＣＲは、図１１に示されるような２個のブースト
回路を含む。これらのブースト回路は、回路の電源電圧
Ｖｃｃよりも高い電圧とされるブースト信号ＰＣＨ及び
Ｘを形成する。これらのブースト信号には、電圧発生回
路ＶＧから供給される発振信号ＯＳＣによるレベル保障
回路が付加される。ブースト信号ＰＣＨ及びＸは、図１
２のプリデコーダに供給される。さらに、プリロウアド
レスデコーダＰＲＤＣＲは、上記ブースト信号Ｘと冗長
アドレス選択回路ＲＡＣから供給される内部信号ＸＲＤ
０及びＸＲＤ１に従って、冗長ワード線選択タイミング
信号ＸＲ０及びＸＲ１を選択的に形成する冗長ワード線
選択回路ＸＲＤ０及びＸＲＤ１を含む。

【００１８】一方、ロウアドレスデコーダＲＤＣＲ０〜
ＲＤＣＲ３は、図１５のロウアドレスデコーダＲＤＣＲ
０に代表して示されるように、ダイナミック型の３段階
デコーダトリーとメモリアレイＭＡＲＹ０の４本のワー
ド線に対応して設けられるワード線駆動回路を含む。ロ
ウアドレスデコーダＲＤＣＲ０〜ＲＤＣＲ３は、上記プ
リロウアドレスデコーダＰＲＤＣＲから供給されるワー
ド線選択タイミング信号Ｘ００〜Ｘ１１と冗長ワード線
選択タイミング信号ＸＲ０，ＸＲ１及びプリデコード信
号ＡＸ２０〜ＡＸ２３ないしＡＸ６０〜ＡＸ６３に従っ
て、対応する１本のワード線Ｘ０〜Ｘ１０２３又は冗長
ワード線ＲＷ０Ｌ（ＲＷ０Ｒ），ＲＷ１Ｌ（ＲＷ１Ｒ）
を択一的にハイレベルの選択状態とする。また、ワード
線選択タイミング信号Ｘ００〜Ｘ１１に従って、上記ワ
ード線又は冗長ワード線に対応する１本のダミーワード
線ＤＷ０Ｌ（ＤＷ０Ｒ）〜ＤＷ３Ｌ（ＤＷ３Ｒ）を同時
にロウレベルの選択状態とする。

【００１９】ロウアドレスバッファＲＡＤＢは、図１０
に示されるように、外部端子Ａ０〜Ａ９に対応して設け
られる１０個の単位アドレスバッファＲＡＢ０〜ＲＡＢ
９を含む。これらの単位アドレスバッファは、図１０の
アドレスバッファＲＡＢ０に代表して示されるように、
対応して設けられる入力ゲート回路とアドレスマルチプ
レクサ及びアドレスラッチをそれぞれ含む。各アドレス
マルチプレクサの他方の入力端子には、リフレッシュア
ドレスカウンタＲＣＴＲから、対応するリフレッシュア
ドレス信号ＡＲ０〜ＡＲ８がそれぞれ供給される。ここ
で、単位アドレスバッファＲＡＢ９のアドレスマルチプ
レクサは、特に意味をなさない。また、最上位ビットの
アドレスバッファＲＡＢ９の入力端子は、ダイナミック
型ＲＡＭが×１ビット構成とされるとき、接続切り換え
点ＣＳ５を介して外部端子Ａ９に結合され、選択的に有
効とされる。特に制限されないが、ダイナミック型ＲＡ
Ｍが×４ビット構成とされるとき、外部端子Ａ９は出力
イネーブル信号／ＯＥを入力する外部端子／ＯＥとして
用いられる。

【００２０】ロウアドレスバッファＲＡＤＢには、後述
するタイミング発生回路ＴＧから、内部制御信号Ｒ１が
供給される。内部制御信号Ｒ１は、ロウアドレスストロ
ーブ信号／ＲＡＳに従って形成される。ロウアドレスバ
ッファＲＡＤＢは、この内部制御信号Ｒ１を遅延させる
ことで、遅延信号Ｒ２Ｓ及びＸＬ・／ＸＬを形成する。
ロウアドレスバッファＲＡＤＢのアドレスマルチプレク
サには、さらに選択制御信号として、タイミング発生回
路ＴＧから内部制御信号Ｃ１が供給される。内部制御信
号Ｃ１は、カラムアドレスストローブ信号／ＣＡＳに従
って形成される。つまり、この実施例のダイナミック型
ＲＡＭでは、ロウアドレスストローブ信号／ＲＡＳに先
立ってカラムアドレスストローブ信号／ＣＡＳがロウレ
ベルとされることで、リフレッシュ動作モードとされ
る。

【００２１】ロウアドレスバッファＲＡＤＢは、外部端
子Ａ０〜Ａ９を介して時分割的に供給されるロウアドレ
スを、内部制御信号Ｒ１に従って入力し、遅延信号ＸＬ
・／ＸＬに従ってアドレスラッチに取り込み、保持す
る。内部制御信号ＸＬ・／ＸＬが論理“１”とされるの
に先立って内部制御信号Ｃ１が論理“１”とされる場
合、ロウアドレスバッファＲＡＤＢは、リフレッシュア
ドレス信号ＡＲ０〜ＡＲ７を取り込み、保持する。これ
らのアドレスラッチの出力信号は、遅延信号Ｒ２Ｓがハ
イレベルとされることで、上記相補内部アドレス信号Ｂ
Ｘ０〜ＢＸ９として、上記プリロウアドレスデコーダＰ
ＲＤＣＲ及び冗長アドレス選択回路ＲＡＣに供給され
る。最上位ビットの相補内部アドレス信号ＢＸ９は、後
述するニブルカウンタＮＣＴＲにも供給される。

【００２２】一方、メモリアレイＭＡＲＹ０〜ＭＡＲＹ
３を構成する各相補データ線は、その一方において、図
２５に示されるように、対応するＮ型センスアンプＳＡ
Ｎ０〜ＳＡＮ３の対応する単位回路にそれぞれ結合され
る。

【００２３】Ｎ型センスアンプＳＡＮ０〜ＳＡＮ３の各
単位回路は、図２５に例示的に示されるように、２個の
ＮチャンネルＭＯＳＦＥＴが交差接続されてなる増幅回
路と、各相補データ線の非反転信号線と反転信号線との
間に設けられる３個のＮチャンネルＭＯＳＦＥＴからな
る単位プリチャージ回路を含む。Ｎ型センスアンプＳＡ
Ｎ０〜ＳＡＮ３の各増幅回路には、特に制限されない
が、そのゲートに内部制御信号Ｐ１Ｌ（Ｐ１Ｒ）及びＰ
２Ｌ（Ｐ２Ｒ）を受けるＮチャンネル型の駆動ＭＯＳＦ
ＥＴから共通ソース線ＮＳを介して、回路の接地電位が
供給される。ダイナミック型ＲＡＭが非選択状態とされ
反転内部制御信号／ＰＣＬ（／ＰＣＲ）がハイレベルと
されるとき、共通ソース線ＮＳはハーフプリチャージレ
ベルＨＶＣとされる。

【００２４】メモリアレイＭＡＲＹ０〜ＭＡＲＹ３を構
成する各相補データ線は、その他方において、対応する
Ｐ型センスアンプＳＡＰ０〜ＳＡＰ３の対応する単位回
路にそれぞれ結合され、さらにカラムスイッチＣＳの対
応するスイッチＭＯＳＦＥＴ対に結合される。

【００２５】Ｐ型センスアンプＳＡＰ０〜ＳＡＰ３の各
単位回路は、上記Ｎ型センスアンプＳＡＮの単位回路と
同様に、２個のＰチャンネルＭＯＳＦＥＴが交差接続さ
れてなる増幅回路を含む。これらの増幅回路は、対応す
るＮ型センスアンプＳＡＮ０〜ＳＡＮ３の対応する増幅
回路とともに、ＣＭＯＳラッチを構成する。Ｐ型センス
アンプＳＡＰ０〜ＳＡＰ３の各増幅回路には、そのゲー
トに反転内部制御信号／Ｐ２Ｌ（／Ｐ２Ｒ）及び／Ｐ３
Ｌ（／Ｐ３Ｒ）を受けるＰチャンネル型の駆動ＭＯＳＦ
ＥＴから共通ソース線ＰＳを介して、回路の電源電圧Ｖ
ｃｃが共通に供給される

【００２６】これにより、ダイナミック型ＲＡＭが非選
択状態とされ反転内部制御信号／ＰＣＬ（／ＰＣＲ）が
ハイレベルとされるとき、メモリアレイＭＡＲＹ０〜Ｍ
ＡＲＹ３の各相補データ線の非反転信号線及び反転信号
線は短絡され、ともにハーフプリチャージレベルＨＶＣ
とされる。ダイナミック型ＲＡＭが選択状態とされ内部
制御信号／ＰＣＬ（／ＰＣＲ）がロウレベルにされる
と、選択されたワード線に結合される１０２４個のメモ
リセルから対応する相補データ線にそれぞれ出力される
微小読み出し信号は、対応するＣＭＯＳラッチ回路によ
って増幅され、ハイレベル又はロウレベルの２値読み出
し信号とされる。

【００２７】カラムスイッチＣＳ０〜ＣＳ３は、図２５
に例示的に示されるように、メモリアレイＭＡＲＹ０〜
ＭＡＲＹ３の各相補データ線に対応して設けられる１０
２８対のスイッチＭＯＳＦＥＴを含む。これらのスイッ
チＭＯＳＦＥＴの他方は、対応する２組の共通入出力線
ＩＯ０Ｌ・ＩＯ１Ｌ，ＩＯ２Ｌ・ＩＯ３Ｌ，ＩＯ０Ｒ・
ＩＯ１Ｒ及びＩＯ２Ｒ・ＩＯ３Ｒに交互に共通結合され
る。また、各メモリアレイの隣接する２対のスイッチＭ
ＯＳＦＥＴのゲートはそれぞれ共通結合され、対応する
カラムデコーダＣＤＣＲ０，ＣＤＣＲ１から対応するデ
ータ線選択信号ＹＳ０Ｌ（ＹＳ０Ｒ）〜ＹＳ５１１Ｌ
（ＹＳ５１１Ｒ）が供給される。各メモリアレイの相補
データ線は、対応するデータ線選択信号ＹＳ０Ｌ（ＹＳ
０Ｒ）〜ＹＳ５１１Ｌ（ＹＳ５１１Ｒ）が択一的にハイ
レベルとされることで、２組ずつ選択され、対応する２
組の共通入出力線に選択的に接続される。

【００２８】この実施例のダイナミック型ＲＡＭのカラ
ム系選択回路は、上述のロウ系選択回路と同様に、２段
構造とされ、プリカラムアドレスデコーダＰＣＤＣＲ及
びカラムアドレスデコーダＣＤＣＲ０〜ＣＤＣＲ１を含
む。

【００２９】このうち、プリカラムアドレスデコーダＰ
ＣＤＣＲは、図１９及び図２０に示されるように、カラ
ムアドレスバッファＣＡＤＢから供給される相補内部ア
ドレス信号ＢＹ０〜ＢＹ８を１ビット又は２ビットずつ
組み合わせてデコードし、さらにロウアドレスバッファ
ＲＡＤＢから供給される相補選択信号ＡＸ８Ｈ・／ＡＸ
８Ｈと組み合わせることによって、反転データ線選択タ
イミング信号／Ｙ００Ｌ（／Ｙ００Ｒ）〜／Ｙ１１Ｌ
（／Ｙ１１Ｒ）とプリデコード信号ＡＹ２０Ｌ（ＡＹ２
０Ｒ）〜ＡＹ２３Ｌ（ＡＹ２３Ｒ）ないしＡＹ７０Ｌ
（ＡＹ７０Ｒ）〜ＡＹ７３Ｌ（ＡＹ７３Ｒ）を選択的に
形成する。さらに、プリロウアドレスデコーダＰＲＤＣ
Ｒは、上記相補選択信号ＡＸ８Ｈ・／ＡＸ８Ｈと冗長ア
ドレス選択回路ＲＡＣから供給される内部信号ＹＲＤ０
及びＹＲＤ１を組み合わせることで、反転冗長データ線
選択タイミング信号／ＹＲ０Ｌ（／ＹＲ０Ｒ）及び／Ｙ
Ｒ１Ｌ（／ＹＲ１Ｒ）を選択的に形成する。

【００３０】一方、カラムアドレスデコーダＣＤＣＲ０
及びＣＤＣＲ１は、図２２のカラムアドレスデコーダＣ
ＤＣＲ０に例示的に示されるように、４入力のアンドゲ
ート回路とこのアンドゲート回路の出力信号に従って選
択的に有効とされる４個のＣＭＯＳインバータ回路から
なる１２８個の単位回路を含む。各単位回路のアンドゲ
ート回路には、上記プリデコード信号ＡＹ２０Ｌ（ＡＹ
２０Ｒ）〜ＡＹ２３Ｌ（ＡＹ２３Ｒ）ないしＡＹ７０Ｌ
（ＡＹ７０Ｒ）〜ＡＹ７３Ｌ（ＡＹ７３Ｒ）が所定の組
み合わせで供給される。また、各単位回路の４個のＣＭ
ＯＳインバータ回路には、上記反転データ線選択タイミ
ング信号／Ｙ００Ｌ（／Ｙ００Ｒ）〜／Ｙ１１Ｌ（／Ｙ
１１Ｒ）が順次供給される。

【００３１】カラムアドレスデコーダＣＤＣＲ０及びＣ
ＤＣＲ１は、上記プリカラムアドレスデコーダＰＣＤＣ
Ｒから供給される反転データ線選択タイミング信号と反
転冗長データ線選択タイミング信号及びプリデコード信
号に従って、対応する２組の相補データ線又は冗長デー
タ線を選択するための上記データ線選択信号ＹＳ０Ｌ
（ＹＳ０Ｒ）〜ＹＳ５１１Ｌ（ＹＳ５１１Ｒ）等を形成
する。

【００３２】カラムアドレスバッファＣＡＤＢは、図１
７に示されるように、外部端子Ａ０〜Ａ９に対応して設
けられる１０個の入力ゲート回路及びアドレスラッチと
を含む。これらのアドレスラッチは、ダイナミック型Ｒ
ＡＭがシリアルモードとされるとき、対応して設けられ
る他の１０個のラッチととともに、シリアルカウンタＳ
ＣＴＲを構成する。カラムアドレスバッファＣＡＤＢの
入力ゲート回路には、タイミング発生回路ＴＧから、反
転内部制御信号／ＲＮＤが供給される。反転内部制御信
号／ＲＮＤは、上述の内部制御信号Ｒ１がラッチされ遅
延されることによって形成される。カラムアドレスバッ
ファＣＡＤＢのアドレスラッチには、タイミング発生回
路ＴＧから内部制御信号ＹＬが供給される。内部制御信
号ＹＬは、カラムアドレスストローブ信号／ＣＡＳに従
って形成される。カラムアドレスバッファＣＡＤＢのア
ドレスラッチがシリアルカウンタＳＣＴＲとして機能す
るとき、シリアルカウンタＳＣＴＲの各ビットには、内
部制御信号ＮＲが供給される。内部制御信号ＮＲは、ダ
イナミック型ＲＡＭがシリアルモードとされるとき、カ
ラムアドレスストローブ信号／ＣＡＳの立ち下がりエッ
ジに従って周期的に形成される。このとき、ダイナミッ
ク型ＲＡＭが×１ビット構成とされる場合、内部制御信
号ＮＲは、ニブルカウンタＮＣＴＲから出力されるキャ
リー信号に従って形成される。つまり、シリアルカウン
タＳＣＴＲは、ニブルカウンタＮＣＴＲと直列形態とさ
れ、２０４８進のカウンタとなる。

【００３３】カラムアドレスバッファＣＡＤＢは、外部
端子Ａ０〜Ａ９を介して時分割的に供給されるカラムア
ドレスを、反転内部制御信号／ＲＮＤに従って入力し、
内部制御信号ＹＬに従ってアドレスラッチに取り込み、
保持する。これらのアドレスラッチの出力信号は、上記
相補内部アドレス信号ＢＹ０〜ＢＹ９として、プリカラ
ムアドレスデコーダＰＣＤＣＲ，冗長アドレス選択回路
ＲＡＣ及びアドレス信号変化検出回路ＡＴＤに供給され
る。最上位ビットの相補内部アドレス信号ＢＹ９は、ニ
ブルカウンタＮＣＴＲにも供給される。

【００３４】冗長アドレス制御回路ＲＡＣは、図２３に
示されるように、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３
の冗長ワード線に対応して設けられる２個の冗長ワード
線選択回路ＸＲＣ０及びＸＲＣ１と冗長データ線に対応
して設けられる２個の冗長データ線選択回路ＹＲＣ０及
びＹＲＣ１を含む。

【００３５】冗長ワード線選択回路ＸＲＣ０，ＸＲＣ１
及び冗長データ線選択回路ＹＲＣ０，ＹＲＣ１は、図２
４の冗長ワード線選択回路ＸＲＣ０に代表して示される
ように、１個の冗長イネーブル回路ＸＥＮ０（ＸＥＮ１
又はＹＥＮ０，ＹＥＮ１）と８個又は９個の冗長アドレ
ス比較回路ＸＡＣ０〜ＸＡＣ７（又はＹＡＣ０〜ＹＡＣ
８）を含む。各冗長イネーブル回路及び冗長アドレス比
較回路は、ヒューズ手段からなる記憶素子を含む。各冗
長アドレス比較回路は、さらに記憶素子に保持される不
良アドレスと対応する相補内部アドレス信号ＢＸ０〜Ｂ
Ｘ７をビットごとに比較するアドレス比較回路を含む。
各アドレス比較回路の出力信号は、直列形態のＮチャン
ネルＭＯＳＦＥＴからなるナンドゲート回路に供給さ
れ、反転アドレス一致信号／ＸＡＣ０，／ＸＡＣ１及び
／ＹＡＣ０，／ＹＡＣ１が形成される。ここで、冗長デ
ータ線選択回路ＹＲＣ０及びＹＲＣ１は、スタティック
型回路とされ、そのナンドゲート回路は、通常の論理ゲ
ート回路により構成される。反転アドレス一致信号／Ｘ
ＡＣ０，／ＸＡＣ１及び／ＹＡＣ０，／ＹＡＣ１は、内
部選択信号ＸＲＤ０，ＸＲＤ１及びＹＲＤ０，ＹＲＤ１
とされ、プリロウアドレスデコーダＰＲＤＣＲ及びプリ
カラムアドレスデコーダＰＣＤＣＲに供給される。各選
択回路に設けられるナンドゲート回路は、対応する冗長
イネーブル回路の出力信号に従って、選択的に動作状態
とされる。

【００３６】アドレス信号変化検出回路ＡＴＤは、図１
８に示されるように、内部制御信号ＣＥに対応して設け
られる１個の単位信号変化検出回路と、相補内部アドレ
ス信号ＢＹ０〜ＢＹ９に対応して設けられる１０個の単
位信号変化検出回路ＵＡＴＤ０〜ＵＡＴＤ９を含む。各
単位信号変化検出回路は、対応する内部制御信号ＣＥ又
は相補内部アドレス信号ＢＹ０〜ＢＹ９とその反転遅延
信号を受ける直列形態のＮチャンネルＭＯＳＦＥＴを含
む。内部制御信号ＣＥがロウレベルからハイレベルにな
ったとき、又は内部選択信号ＣＥがハイレベルの状態で
相補内部アドレス信号ＢＹ０〜ＢＹ９のいずれかのレベ
ルが反転すると、対応する単位アドレス信号変化検出回
路の出力信号がロウレベルとされ、反転アドレス信号変
化検出信号／ＡＣ１がロウレベルとされる。反転アドレ
ス信号変化検出信号／ＡＣ１は、後述するタイミング発
生回路ＴＧのＣＡＳ系タイミング発生部ＣＴＧに供給さ
れ、スタティックカラムモードにおけるトリガ信号とし
て用いられる。

【００３７】ニブルカウンタＮＣＴＲは、図１６に示さ
れるように、２ビットのバイナリィカウンタを基本構成
とする。ニブルカウンタＮＣＴＲは、ニブルモード及び
シリアルモード以外の動作モードとされるとき、内部選
択信号ＮＥがロウレベルとなることから、ロウアドレス
ストローブ信号／ＲＡＳの立ち下がりエッジにおいて形
成される内部制御信号ＣＥに従って、最上位ビットの非
反転内部アドレス信号ＢＸ９及びＢＹ９を取り込む。ま
た、ニブルモード及びシリアルモードとされるとき、上
記内部選択信号ＮＥがハイレベルとなることから、カラ
ムアドレスストローブ信号／ＣＡＳにより形成される内
部選択信号Ｃ１に従って、最上位ビットの非反転内部ア
ドレス信号ＢＸ９及びＢＹ９を取り込む。そして、カラ
ムアドレスストローブ信号／ＣＡＳの立ち上がりエッジ
においてハイレベルからロウレベルに変化される内部制
御信号Ｃ１に従って、計数動作を行う。ニブルカウンタ
ＮＣＴＲの出力信号は、デコードされた後、内部選択信
号ＡＸＹ０〜ＡＸＹ３として後述するメインアンプＭＡ
０〜ＭＡ７及び試験論理回路ＴＬに供給され、×１ビッ
ト構成時又はニブルモード時における入出力切り換え制
御信号とされる。

【００３８】ところで、カラムスイッチＣＳ０〜ＣＳ３
において指定された２組の相補データ線が選択的に接続
される共通入出力線ＩＯ０Ｌ・ＩＯ１Ｌ〜ＩＯ３Ｌ・Ｉ
Ｏ３Ｌ及びＩＯ０Ｒ・ＩＯ１Ｒ〜ＩＯ３Ｒ・ＩＯ３Ｒ
は、対応するメインアンプＭＡ０〜ＭＡ７にそれぞれ結
合される。各メインアンプの出力端子は、それぞれ２組
ずつ共通結合され、さらに対応するデータ出力バッファ
ＤＯＢ１〜ＤＯＢ４の入力端子に結合されるとともに、
試験論理回路ＴＬの対応する入力端子にそれぞれ結合さ
れる。試験論理回路ＴＬの出力端子は、データ出力バッ
ファＤＯＢ３の他方の入力端子に結合される。データ出
力バッファＤＯＢ１〜ＤＯＢ４の出力端子は、対応する
外部端子Ｄ１〜Ｄ４にそれぞれ結合される。一方、これ
らの外部端子Ｄ１〜Ｄ４には、対応するデータ入力バッ
ファＤＩＢ１〜ＤＩＢ４の入力端子がそれぞれ共通結合
される。データ入力バッファＤＩＢ１〜ＤＩＢ４の出力
端子は、さらに対応する２個のメインアンプＭＡ０・Ｍ
Ａ４〜ＭＡ３・ＭＡ７の入力端子にそれぞれ共通結合さ
れる。

【００３９】特に制限されないが、この実施例のダイナ
ミック型ＲＡＭが×１ビット構成とされるとき、外部端
子Ｄ２はデータ入力端子Ｄｉｎとされ、また外部端子Ｄ
３はデータ出力端子Ｄｏｕｔとされる。このとき、メイ
ンアンプＭＡ０〜ＭＡ７の出力信号は、試験論理回路Ｔ
Ｌを介して選択的にデータ出力バッファＤＯＢ３に伝達
され、外部端子Ｄ３から送出される。また、外部端子Ｄ
２を介して入力される書き込みデータは、データ入力バ
ッファＤＩＢ２からメインアンプＭＡ０〜ＭＡ７の入力
端子に共通に供給され、ロウアドレスバッファＲＡＤＢ
から供給される内部選択信号ＡＸ８ＨＵＭ・／ＡＸ８Ｈ
ＵＭ及びニブルカウンタＮＣＴＲから出力される内部選
択信号ＡＸＹ０〜ＡＸＹ３に従って、選択的にメモリア
レイＭＡＲＹ０〜ＭＡＲＹ３に伝達される。

【００４０】メインアンプＭＡ０〜ＭＡ７は、図２６の
メインアンプＭＡ０に代表して示されるように、内部制
御信号ＭＡに従って選択的に動作状態とされる主増幅回
路と、内部選択信号ＷＹＰに従って選択的に動作状態と
される書き込み回路を含む。書き込み回路は、ダイナミ
ック型ＲＡＭがマスクライトモードとされるとき、さら
に内部選択信号ＭＥ及び反転マスクデータ／Ｍ０〜／Ｍ
３に従って選択的に有効とされる。

【００４１】試験論理回路ＴＬは、図２７に示されるよ
うに、各メインアンプの非反転出力信号ＭＯ０〜ＭＯ３
及び反転出力信号／ＭＯ０〜／ＭＯ３を受ける２組の単
位試験論理回路ＴＬＰ及びＴＬＮを含む。これらの単位
試験論理回路は、ダイナミック型ＲＡＭが試験モードと
され内部制御信号ＴＥがハイレベルとされることで、非
反転出力信号ＭＯ０〜ＭＯ３及び反転出力信号／ＭＯ０
〜／ＭＯ３に対する４入力ナンドゲート回路として機能
する。これにより、ダイナミック型ＲＡＭは、４ビット
単位の読み出し試験が可能となる。ダイナミック型ＲＡ
Ｍが試験モード以外の動作モードとされるとき、メイン
アンプＭＡ０〜ＭＡ７と単位試験論理回路ＴＬＰ及びＴ
ＬＮは、データセレクト用の内部制御信号ＤＳと上記内
部選択信号ＡＸＹ０〜ＡＸＹ３に従って、メインアンプ
ＭＡ０〜ＭＡ７の出力信号を順次選択し、データ出力バ
ッファＤＯＢ３に伝達する。

【００４２】データ出力バッファＤＯＢ１〜ＤＯＢ４
は、図２７のデータ出力バッファＤＯＢ３に代表して示
されるように、対応するメインアンプＭＡ０・ＭＡ４〜
ＭＡ３・ＭＡ７の出力信号又は試験論理回路ＴＬの出力
信号を書き込みサイクルの間だけ保持する出力ラッチＯ
Ｌ１〜ＯＬ４と、トライステート型の出力バッファＯＢ
１〜ＯＢ４をそれぞれ含む。各メインアンプの出力信号
は、内部制御信号ＤＯＥに従って対応する外部端子Ｄ１
〜Ｄ４又はデータ出力端子Ｄｏｕｔから送出される。

【００４３】一方、データ入力バッファＤＩＢ１〜ＤＩ
Ｂ４は、図２１のデータ入力バッファＤＩＢ２に代表し
て示されるように、内部制御信号ＤＬに従って書き込み
データを取り込むデータラッチと、内部制御信号Ｒ１に
従ってマスクデータを取り込むマスクデータラッチをそ
れぞれ含む。内部制御信号ＤＬは、カラムアドレススト
ローブ信号／ＣＡＳに従って形成される。つまり、ダイ
ナミック型ＲＡＭがマスクライトモードとされるとき、
マスクデータがロウアドレスストローブ信号／ＲＡＳの
立ち下がりエッジに同期して供給され、書き込みデータ
がカラムアドレスストローブ信号／ＣＡＳに同期して供
給される。

【００４４】電圧発生回路ＶＧは、電源投入時に反転起
動信号／ＷＫを形成する起動信号発生回路と、基板バッ
クバイアス電圧ＶＢＢを形成する基板バックバイアス電
圧発生回路と、セルプレート電圧ＶＰＬ及びハーフプリ
チャージ電圧ＨＶＣを形成するＶｃｃ／２電圧発生回路
とを含む。

【００４５】電圧発生回路ＶＧの起動信号発生回路は、
図２８に示されるように、ダイナミック型ＲＡＭの電源
が投入されてから基板バックバイアス電圧ＶＢＢが充分
低い電圧に達するまでの間、反転起動信号／ＷＫをハイ
レベルとする。ダイナミック型ＲＡＭの各タイミング発
生回路は、この反転起動信号／ＷＫがロウレベルとなる
ことで、初めて有効状態とされる。

【００４６】電圧発生回路ＶＧの基板バックバイアス電
圧発生回路は、図２９に示されるように、比較的大きな
電流供給能力を持つ第１の基板バックバイアス電圧発生
回路と、比較的小さな電流供給能力を持つ第２の基板バ
ックバイアス電圧発生回路を含む。これらの電圧発生回
路は、５個のＣＭＯＳインバータ回路からなるリングオ
シレータと、容量を用いたチャージポンプ回路をそれぞ
れ含む。このうち、第１の基板バックバイアス電圧発生
回路は、ダイナミック型ＲＡＭが選択状態とされると
き、内部制御信号Ｒ１すなわちロウアドレスストローブ
信号／ＲＡＳに従って選択的に動作状態とされる。ま
た、第１及び第２の基板バックバイアス電圧発生回路と
も、外部端子ＶＢＴを介して供給される反転試験制御信
号／ＶＢＴに従ってその動作を強制的に停止できる。ま
た、第１の基板バックバイアス電圧発生回路は、基板バ
ックバイアス電圧ＶＢＢ自身が所定のレベルより低くな
ることでその動作が自動的に停止される。

【００４７】電圧発生回路ＶＧのＶｃｃ／２電圧発生回
路は、回路の電源電圧Ｖｃｃを容量分割しまたインバー
タ回路の入出力端子を短絡することで、その二分の一の
電圧を形成し、ハーフプリチャージ電圧ＨＶＣ及びセル
プレート電圧ＶＰＬとして出力する。このうち、セルプ
レート電圧ＶＰＬは、外部端子ＶＰＬＧをロウレベルと
することで強制的に切断することができる。このとき、
外部端子ＶＰＬから任意の試験用セルプレート電圧を供
給することで、ダイナミック型ＲＡＭのメモリセルの特
性試験を実施することができる。

【００４８】タイミング発生回路ＴＧは、特に制限され
ないが、共通部ＣＯＭ，ＲＡＳ系タイミング発生部ＲＴ
Ｇ，ＣＡＳ系タイミング発生部ＣＴＧ，ＯＥ系タイミン
グ発生部ＯＴＧ及びＷＥ系タイミング発生部ＷＴＧを含
む。

【００４９】タイミング発生回路ＴＧの共通部ＣＯＭ
は、ダイナミック型ＲＡＭのモード制御回路と試験制御
回路及び各タイミング発生部から供給される内部制御信
号に従ってさらに各種の内部制御信号を形成するための
タイミング発生部を含む。

【００５０】

【表１】 ＦＰ・・・ファーストページモード ＳＣ・・・スタティックカラムモード Ｎ・・・・ニブルモード ＭＷ・・・マスクライトモード ＳＲ・・・シリアルモード

【００５１】タイミング発生回路ＴＧの共通部ＣＯＭの
モード制御回路は、図１に示されるように、モード設定
用外部端子ＦＰ０及びＦＰ１が回路の電源電圧又は接地
電位に所定の組み合わせをもって結合されることで、内
部制御信号ＳＣ，ＳＲ，ＮＥ及びＭＳを、上記の表１に
示される組み合わせで選択的に形成する。前述のよう
に、モード設定用外部端子ＦＰ０及びＦＰ１と回路の電
源電圧及び接地電位との間の結合は、パッド間のボンデ
ィングによって行われる。

【００５２】タイミング発生回路ＴＧの共通部ＣＯＭの
試験制御回路は、図３に示されるように、外部端子ＴＦ
を介して供給される試験制御信号に従って、内部制御信
号ＴＥ及びＭＴを選択的に形成する。同図において、接
続切り換え点ＣＳａ〜ＣＳｃは、試験制御信号が、ロウ
アドレスストローブ信号／ＲＡＳ，カラムアドレススト
ローブ信号ＣＡＳ／及びライトイネーブル信号／ＷＥの
レベル及びタイミングの組み合わせとして供給されると
きＬＦ側に接続され、回路の電源電圧を超える高電圧と
して供給されるときＡＶ側に接続される。

【００５３】タイミング発生回路ＴＧの共通部ＣＯＭ
は、さらに図２及び図５に示されるような、各種内部制
御信号の発生回路を含む。

【００５４】タイミング発生回路ＴＧのＲＡＳ系タイミ
ング発生部ＲＴＧは、図６に示されるように、外部端子
／ＲＡＳを介して供給される／ロウアドレスストローブ
信号ＲＡＳをもとに、ワード線選択及びセンスアンプ駆
動等に関する内部制御信号Ｒ１〜Ｒ３，Ｐ１〜Ｐ３，Ｒ
Ｇ，ＲＥ及びＲ３Ｍ等を形成する。また、上記内部制御
信号Ｒ３，Ｐ１〜Ｐ３と内部選択信号ＡＸ８Ｈ・／ＡＸ
８Ｈ及びＡＸ８ＨＵ・／ＡＸ８ＨＵをもとに、センスア
ンプＳＡＮ０〜ＳＡＮ３及びＳＡＰ０〜ＳＡＰ３を駆動
するための内部選択信号Ｐ１Ｌ（Ｐ１Ｒ）〜Ｐ２Ｌ（Ｐ
２Ｒ）及び反転内部選択信号／Ｐ２Ｌ（／Ｐ２Ｒ）〜／
Ｐ３Ｌ（／Ｐ３Ｒ）を形成する。さらに、上記内部制御
信号Ｒ１及びＲ３と相補内部アドレス信号ＢＸ８をもと
に、センスアンプＳＡＮ０〜ＳＡＮ３の単位プリチャー
ジ回路を駆動するための反転内部選択信号／ＰＣＬ及び
／ＰＣＲを形成する。

【００５５】タイミング発生回路ＴＧのＣＡＳ系タイミ
ング発生回路ＣＴＧは、図７に示されるように、外部端
子／ＣＡＳを介して供給されるカラムアドレスストロー
ブ信号／ＣＡＳをもとに、データ線選択及びメインアン
プ駆動等に関する各種の内部制御信号Ｃ１・／Ｃ１〜Ｃ
２・／Ｃ２とＹＰ，ＲＹＰ・／ＲＹＰ，ＭＡ及びＤＳ等
を形成する。

【００５６】タイミング発生回路ＴＧのＯＥ系タイミン
グ発生回路ＯＴＧは、図８に示されるように、外部端子
／ＯＥを介して供給される出力イネーブル信号／ＯＥを
もとに、データ出力に関する内部制御信号ＤＯＥを形成
する。特に制限されないが、この実施例のダイナミック
型ＲＡＭが×１ビット構成とされるとき、外部端子／Ｏ
Ｅは最上位ビットのアドレス入力端子Ａ９とされる。し
たがって、ＯＥ系タイミング発生回路ＯＴＧは、接続切
り換え点ＣＳ３の接続をフォトマスクによって変更する
ことで、選択的に有効とされる。

【００５７】タイミング発生回路ＴＧのＷＥ系タイミン
グ発生回路ＷＴＧは、図９に示されるように、外部端子
／ＷＥを介して供給されるライトイネーブル信号／ＷＥ
をもとに、書き込み動作に関する各種の内部制御信号Ｗ
Ｅ２，ＷＲ，ＷＦ，ＩＯＵ，／Ｗ１〜／Ｗ３及びＷＹＰ
・／ＷＹＰ等を形成する。

【００５８】図３２には、図３１のダイナミック型ＲＡ
Ｍの一実施例の配置図が示されている。

【００５９】図３２において、ダイナミック型ＲＡＭ
は、特に制限されないが、１個の単結晶シリコンからな
る半導体基板ＳＵＢ上に形成される。半導体基板ＳＵＢ
の中央部には、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３が
配置され、対応するセンスアンプＳＡＮ０〜ＳＡＮ３，
ＳＡＰ０〜ＳＡＰ３とカラムスイッチＣＳ０〜ＣＳ３，
カラムアドレスデコーダＣＤＣＲ０〜ＣＤＣＲ１及びロ
ウアドレスデコーダＲＤＣＲ０〜ＲＤＣＲ３がそれぞれ
所定の組み合わせで配置される。

【００６０】特に制限されないが、この実施例のダイナ
ミック型ＲＡＭでは、各メモリアレイを構成するワード
線はその延長線方向に１６分割される。各メモリアレイ
のメモリセルは、ポリサイドからなる分割ワード線に結
合され、さらにワードシャント部ＷＳにおいて、対応す
るメインワード線に結合される。メインワード線は、ア
ルミニウム層によって形成される。最上部のワードシャ
ント部ＷＳには、各ワード線に対応して設けられるクリ
アＭＯＳＦＥＴがあわせて配置される。

【００６１】半導体基板ＳＵＢの一端には、パッドＴＦ
ないしＡ９が所定の順序で配置され、これらのパッドと
メモリアレイＭＡＲＹ０〜ＭＡＲＹ３との間には、タイ
ミング発生回路ＴＧやデータ入力バッファＤＩＢ１〜Ｄ
ＩＢ４及びデータ出力バッファＤＯＢ１〜ＤＯＢ４等を
含む周辺回路ＰＣ１が配置される。一方、半導体基板Ｓ
ＵＢの他端には、パッドＡ０ないしＡ８が所定の順序で
配置され、これらのパッドとメモリアレイＭＡＲＹ０〜
ＭＡＲＹ３との間には、ロウアドレスバッファＲＡＤＢ
やカラムアドレスバッファＣＡＤＢ及び冗長アドレス制
御回路ＲＡＣ等を含む周辺回路ＰＣ２が配置される。

【００６２】以上の本実施例により得られる作用効果は
下記の通りである。すなわち、 （１）例えばそのビット構成が選択的に×１ビット又は
×４ビット構成とされかつ４ビット単位のニブルモード
を有するダイナミック型ＲＡＭ等に、カラムアドレスバ
ッファをその一部として含み×４ビット構成時のシリア
ルモードにおいて一連のカラムアドレスを順次指定する
ためのシリアルカウンタを設けるとともに、×１ビット
構成時のシリアルモードにおいては、４個のメモリセル
を同時選択し、ニブルモード用のニブルカウンタによっ
て同時選択された４個のメモリセルの読み出しデータを
順次択一的に選択するとともに、このニブルカウンタの
キャリー信号によりシリアルカウンタを更新すること
で、ニブルカウンタ及びカラムアドレスバッファをシリ
アルカウンタの一部として併用しつつ、選択ワード線に
結合された全メモリセルの読み出しデータを出力しうる
シリアルモードを実現することができるという効果が得
られる。 （２）上記（１）項により、そのコスト上昇を抑えつつ
ダイナミック型ＲＡＭ等の利便性を高めることができる
という効果が得られる。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。例えば、
この実施例のダイナミック型ＲＡＭでは、モード設定用
パッドＦＰ０及びＦＰ１と回路の電源電圧及び接地電位
の間のボンディングを選択的に実施することで動作モー
ドを設定しているが、これらのボンディング処理は、例
えば予め設けられるヒューズ手段等の切断処理と組み合
わせて用いられるものであってもよい。また、ビット構
成を切り換えるための接続切り換え点ＣＳ１〜ＣＳ１７
が設けられる位置は、特にこの実施例によって制限され
ないし、必要に応じて接続切り換え点を増設することも
できる。ビット構成及び動作モードの種類は、任意に追
加することができるし、また削減することもできる。さ
らに、図３１に示されるダイナミック型ＲＡＭの回路ブ
ロック構成や、図１〜図３０に示される各回路の具体的
な構成及び図３２に示されるチップレイアウト並びにア
ドレス信号，内部制御信号，内部選択信号の組み合わせ
など、種々の実施形態を採りうる。

【００６４】以上の説明では主として本願発明者等によ
ってなされた発明をその背景となった利用分野であるダ
イナミック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えばダイナミッ
ク型ＲＡＭを基本構成とするシリアルメモリやこのよう
なメモリ集積回路を含む論理集積回路装置にも適用でき
る。本発明は、少なくともニブルモードを有する半導体
記憶装置及びこのような半導体記憶装置を内蔵するディ
ジタル装置に広く適用できる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばそのビット構成が選
択的に×１ビット又は×４ビット構成とされかつ４ビッ
ト単位のニブルモードを有するダイナミック型ＲＡＭ等
に、カラムアドレスバッファをその一部として含み×４
ビット構成時のシリアルモードにおいて一連のカラムア
ドレスを順次指定するためのシリアルカウンタを設ける
とともに、×１ビット構成時のシリアルモードにおいて
は、４個のメモリセルを同時選択し、ニブルモード用の
ニブルカウンタによって同時選択された４個のメモリセ
ルの読み出しデータを順次択一的に選択するとともに、
このニブルカウンタのキャリー信号によりシリアルカウ
ンタを更新することで、ニブルカウンタ及びカラムアド
レスバッファをシリアルカウンタの一部として併用しつ
つ、選択ワード線に結合された全メモリセルの読み出し
データを出力しうるシリアルモードを実現できるため、
そのコスト上昇を抑えつつダイナミック型ＲＡＭ等の利
便性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
タイミング発生回路の共通部の一実施例を示す一部回路
図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
タイミング発生回路の共通部の一実施例を示す他の一部
回路図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
タイミング発生回路の共通部の一実施例を示す他の一部
回路図である。

【図４】この発明が適用されたダイナミック型ＲＡＭの
タイミング発生回路の共通部の一実施例を示す他の一部
回路図である。

【図５】この発明が適用されたダイナミック型ＲＡＭの
タイミング発生回路の共通部の一実施例を示す他の残り
一部回路図である。

【図６】図１のダイナミック型ＲＡＭのタイミング発生
回路のＲＡＳ系タイミング発生部の一実施例を示す回路
図である。

【図７】図１のダイナミック型ＲＡＭのタイミング発生
回路のＣＡＳ系タイミング発生部の一実施例を示す回路
図である。

【図８】図１のダイナミック型ＲＡＭのタイミング発生
回路のＯＥ系タイミング発生部の一実施例を示す回路図
である。

【図９】図１のダイナミック型ＲＡＭのタイミング発生
回路のＷＥ系タイミング発生部の一実施例を示す回路図
である。

【図１０】図１のダイナミック型ＲＡＭのロウアドレス
バッファの一実施例を示す回路図である。

【図１１】図１のダイナミック型ＲＡＭのプリロウアド
レスデコーダの一実施例を示す一部回路図である。

【図１２】図１のダイナミック型ＲＡＭのプリロウアド
レスデコーダの一実施例を示す他の一部回路図である。

【図１３】図１のダイナミック型ＲＡＭのプリロウアド
レスデコーダの一実施例を示す残り一部回路図である。

【図１４】図１のダイナミック型ＲＡＭのリフレッシュ
アドレスカウンタの一実施例を示す回路図である。

【図１５】図１のダイナミック型ＲＡＭのロウアドレス
デコーダの一実施例を示す回路図である。

【図１６】図１のダイナミック型ＲＡＭのニブルカウン
タの一実施例を示す回路図である。

【図１７】図１のダイナミック型ＲＡＭのカラムアドレ
スバッファ及びシリアルカウンタの一実施例を示す回路
図である。

【図１８】図１のダイナミック型ＲＡＭのアドレス信号
変化検出回路の一実施例を示す回路図である。

【図１９】図１のダイナミック型ＲＡＭのプリカラムア
ドレスデコーダの一実施例を示す一部回路図である。

【図２０】図１のダイナミック型ＲＡＭのプリカラムア
ドレスデコーダの一実施例を示す残り一部回路図であ
る。

【図２１】図１のダイナミック型ＲＡＭのデータ入力バ
ッファの一実施例を示す回路図である。

【図２２】図１のダイナミック型ＲＡＭのカラムアドレ
スデコーダの一実施例を示す回路図である。

【図２３】図１のダイナミック型ＲＡＭの冗長アドレス
制御回路の一実施例を示す一部回路図である。

【図２４】図１のダイナミック型ＲＡＭの冗長アドレス
制御回路の一実施例を示す残り一部回路図である。

【図２５】図１のダイナミック型ＲＡＭのメモリアレイ
及びその周辺回路の一実施例を示す回路図である。

【図２６】図１のダイナミック型ＲＡＭのメインアンプ
の一実施例を示す回路図である。

【図２７】図１のダイナミック型ＲＡＭの試験論理回路
及びデータ出力バッファの一実施例を示す回路図であ
る。

【図２８】図１のダイナミック型ＲＡＭの電圧発生回路
の一実施例を示す一部回路図である。

【図２９】図１のダイナミック型ＲＡＭの電圧発生回路
の一実施例を示す他の一部回路図である。

【図３０】図１のダイナミック型ＲＡＭの電圧発生回路
の一実施例を示す残り一部回路図である。

【図３１】この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図である。

【図３２】図３１のダイナミック型ＲＡＭの一実施例を
示す配置図である。

【図３３】図１ないし図３０及び図３１のダイナミック
型ＲＡＭの一部信号系統図である。

【図３４】図１ないし図３０及び図３１のダイナミック
型ＲＡＭの他の一部信号系統図である。

【図３５】図１ないし図３０及び図３１のダイナミック
型ＲＡＭの残りの一部信号系統図である。

【符号の説明】

ＴＧ・・・タイミング発生回路、ＣＯＭ・・・タイミン
グ発生回路共通部、ＲＴＧ・・・ＲＡＳ系タイミング発
生部、ＣＴＧ・・・ＣＡＳ系タイミング発生部、ＯＴＧ
・・・ＯＥ系タイミング発生部、ＷＴＧ・・・ＷＥ系タ
イミング発生部、ＲＡＤＢ・・・ロウアドレスバッフ
ァ、ＲＡＢ０〜ＲＡＢ９・・・単位ロウアドレスバッフ
ァ、ＰＲＤＣＲ・・・プリロウアドレスデコーダ、ＸＰ
Ｄ０〜ＸＰＤ３・・・単位プリロウアドレスデコーダ、
ＲＣＴＲ・・・リフレッシュアドレスカウンタ、ＲＣ０
〜ＲＣ８・・・リフレッシュアドレスカウンタ単位回
路、ＲＤＣＲ０〜ＲＤＣＲ３・・・ロウアドレスデコー
ダ、ＮＣＴＲ・・・ニブルカウンタ、ＣＡＤＢ（ＳＣＴ
Ｒ）・・・カラムアドレスバッファ（シリアルカウン
タ）、ＣＡＢ０〜ＣＡＢ９・・・単位カラムアドレスバ
ッファ、ＡＴＤ・・・アドレス信号変化検出回路、ＵＡ
ＴＤ０〜ＵＡＴＤ９・・・単位アドレス信号変化検出回
路、ＰＣＤＣＲ・・・プリカラムアドレスデコーダ、Ｄ
ＩＢ１〜ＤＩＢ４・・・データ入力バッファ、ＣＤＣＲ
０〜ＣＤＣＲ１・・・カラムアドレスデコーダ、ＲＡＣ
・・・冗長アドレス制御回路、ＸＲＣ０，ＸＲＣ１・・
・冗長ワード線選択回路、ＹＲＣ０，ＹＲＣ１・・・冗
長データ線選択回路、ＸＥＮ・・・冗長ワード線イネー
ブル回路、ＸＡＣ０〜ＸＡＣ７・・・単位冗長アドレス
比較回路、ＭＡＲＹ０〜ＭＡＲＹ３・・・メモリアレ
イ、ＳＡＮ０〜ＳＡＮ３・・・Ｎ型センスアンプ、ＳＡ
Ｐ０〜ＳＡＰ３・・・Ｐ型センスアンプ、ＣＳ０〜ＣＳ
３・・・カラムスイッチ、ＭＡ０〜ＭＡ７・・・メイン
アンプ、ＴＬ・・・試験論理回路、ＴＬ０，ＴＬ１・・
・単位試験論理回路、ＤＯＢ１〜ＤＯＢ４・・・データ
出力バッファ、ＯＬ１〜ＯＬ４・・・出力データラッ
チ、ＯＢ１〜ＯＢ４・・トライステート出力バッファ、
ＶＧ・・・電圧発生回路。ＦＰ０，ＦＰ１・・・モード
設定用パッド、Ａ０〜Ａ９・・・アドレス入力用パッ
ド、Ｄ１〜Ｄ４（Ｄｉｎ，Ｄｏｕｔ）・・・データ入出
力用パッド、／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥ・・
・制御信号入力用パッド、Ｐ１〜Ｐ７・・・不良アドレ
ス登録用パッド、ＶＣＣ・・・電源電圧供給用パッド、
ＧＮＤ・・・接地電位供給用パッド、ＴＦ，ＶＢＴ，Ｖ
ＢＬ，ＶＢＬＧ，ＶＢＢ・・・試験用パッド。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 博昭 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 笠間 靖裕 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 有働 信治 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １回のカラム選択により同時選択される
   所定数のメモリセルの読み出しデータを順次択一的に選
   択するためのカウンタと、上記カウンタのキャリー信号
   を受けて更新されるシリアルカウンタと、上記シリアル
   カウンタの出力信号を受けるカラムアドレスデコーダと
   を具備し、連続する複数のカラムアドレスに関する複数
   の読み出しデータをシリアルに出力しうるシリアルモー
   ドを有することを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体記憶装置は、そのビット構成
   が選択的に×１ビット又は×４ビット構成とされるもの
   であり、かつ４ビットの読み出しデータをシリアルに出
   力しうるニブルモードを有するものであって、上記ニブ
   ルモードにおいて同時選択された４個のメモリセルの読
   み出しデータを順次択一的に選択するためのニブルカウ
   ンタは、上記カウンタとして併用されるものであること
   を特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、カラムアドレス
   バッファを具備するものであり、上記シリアルカウンタ
   は、上記カラムアドレスバッファを含んでなるものであ
   ることを特徴とする請求項１又は請求項２の半導体記憶
   装置。