JPS6267792A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、パルス信号に
より活性化されるメイアンプを含むダイナミック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔背景技術〕

カラム系選択回路をスタティック型回路により構成し、
ワード線を選択状態にしたままカラムアドレス信号を変
化させてデータ線の選択を次々に切り換えることによっ
て、上記ワード線に結合されたメモリセルの連続的な読
み出し／書き込み動作を行うようにした、いわゆるスタ
ティックカラムモードのダイナミック型ＲＡＭが開発さ
れている。このようなスタティックカラムモードによる
連続アクセスモードにあっては、カラム系のアドレス切
り換えを外部端子から供給されるアドレス信号によって
行うものであるため、任意のタイミングでのアドレス切
り換えが可能な反面、外部端子から供給されるアドレス
信号のスキニー（アドレス信号の変化タイミング差）等
によって動作速度が比校的遅（される、この理由は、多
ビットからなるアドレス信号のうちの最も遅く変化する
アドレス信号を待ってカラム選択動作が行われることに
なるからである。

一方、カラムアドレスストローブ信号ＣＡＳに同期して
カラムアドレス信号を取り込み、上記のようにデータ線
の選択を次々に切り換えるページモードにおていは、上
記アドレス信号のスキューを考慮する必要がないから、
より高速な連続アクセス動作を実現できる。

本願発明者においては、ダイナミック型ＲＡＭの設計の
合理化及び量産性の向上のため、上記両連続アクセスモ
ードを共通の回路により、選択的に実現することを検討
した。このような上記両連続アクセスモードのいずれで
もその仕様に応じて対応できるようにするため、選択さ
れたデータ線の信号を増幅するメインアンプとして、ス
タティック型回路を用いると、その消費電流が比較的大
きくなってしまうという問題が往じる。

なお、ダイナミック型ＲＡＭに関しては、例えば日経マ
グロウヒル社１９８３年７月１８日付の雑誌「日経エレ
クトロニクスｊ第１６９頁ないし１９３頁参照。

〔発明の目的〕

この発明の目的は、低消費電力化を実現したメイアンプ
を具備するダイナミック型ＲＡＭを提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要」 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、カラムアドレスストローブ信号を受けて、カ
ラム選択動作とは一゛同期した１シ岬ツトのパルス信号
により一定期間だけメインアンプを動作状態にさせるよ
うにするものである。また、このメインアンプを読み出
し動作モードのときにのみに動作させるようにするもの
である。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍのブロック図が示されている。同図の各回路ブロック
を構成する回路素子は、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな半導体基板上において形成される。この図における
主要なブロックは、実際の幾何学的な配置に合わせて描
かれている。

この実施例では、特に制限されないが、メモリアレイは
、ＭＯ〜Ｍ３のように、左右及び上下に２つづ分けて配
置される。各メモリアレイＭＯ〜Ｍ３のそれぞれにおい
て、カラム系信号線（データ線）は、平行に配置された
一対の相補データ線からなり、同図においては横方向に
向かうよう配置される二交点方式（折り返しビット線又
はディジット線方式）により構成されている。また、カ
ラムデコーダＹＤＣＲＯ及びＹＤＣＲ１を中心として、
左右にそれぞれ同図縦方向に走る一対の共通相補データ
線が配置される。特に制限されないが、各メモリアレイ
ＭＯ〜Ｍ３は、それぞれが例えば約２５６にビットの記
憶容量を持つようにされ、全体で約１Ｍビットの大記憶
容量とされる。

カラムスイッチ回路ＣＷＯ〜ＣＷ３は、カラムデコーダ
ＹＤＣＲＯとＹＤＣＲｌにより形成されたデコード出力
信号（選択信号）を受けて、それぞれのアドレスに対応
したメモリアレイＭＯ〜Ｍ３の相補データ線と共通デー
タ線とを接続させる。

上記カラムデコーダＹＤＣＲは、後述するカラムアドレ
スバッファＹＡＤＢから供給された相補アドレス信号上
ｙｏ〜且ｙｎを解読し、データ線選択タイミング信号に
同期して、上記カラムスイッチ回路ＣＷＯ〜ＣＷ３に供
給する選択信号を形成する。ここで、相補アドレス信号
上ｙ（１−ａｙｎは、外部端子から供給されたアドレス
信号ＡＹＯ〜ＡＹｎと同相の内部アドレス信号ａｙＯ〜
ａｙｎと、これと位相反転された内部アドレス信号Ｔｙ
Ｏ〜τｙ　ｒｔとを合わせて表現するものである。

このことは、後述するロウ系のアドレス信号においても
同様である。

上記各メモリアレイＭＯ〜Ｍ３において、ロウ系アドレ
ス選択線（ワード線、ダミーワード線）は、同図では縦
方向に向かうよう配置される。

ロウデコーダＸＬ）ＣＲＯとＸＤＣＲｌは、後述するロ
ウアドレスバンフｙＸＡＤＢから供給された相補アドレ
ス信号ａｘＯ〜ａｘｍを解読し°Ｃ、メモリアレイＭＯ
，Ｍ２及びＭｌ、Ｍ３における１本のワード線とそれに
対応したダミーワード線の選択信号を形成する。ワード
線駆動回路ＷＤＲＶＯ，ＷＲＶ２及びＷＤＲＶＩ、ＷＤ
ＲＶ３は、上記選択信号とワード線選択タイミング信号
を受けて、対応するメモリアレイＭＯ，Ｍ２及びＭｌ。

Ｍ３における上記１本のワード線及びダミーワード線を
選択状態にする。

センスアンプ５ＡＤ−５Ａ３は、書込み／読み出し動作
の時に、センスアンプタイミング信号により増幅動作を
開始し、ワード線の選択動作によって一方あデータ線に
結合されたメモリセルからの微少読み出し電圧を、特に
制限されないが、ダミーワード線の選択動作によって他
方のデータ線に結合されたダミーセルからの基準電圧を
参照して、相補データ線をハイレベル／ロウレベルニ増
幅する。

ロウアドレスバッファＸＡＤＢは、ロウアドレスストロ
ーブ信号ＲＡＳに同期して供給された外部アドレス信号
ＡＸＯ〜ＡＸｍを取り込み、上記相補アドレス信号ａＸ
Ｏ〜ａｘｍを形成する。カラムアドレスバッファＹＡＤ
Ｂは、カラムアドレスストローブ信号ＣＡＳに同期して
供給された外部アドレス信号ＡＹＯ〜ＡＹｎを取り込み
、上記相補アドレス信号上ｙ　Ｏ−％　ａ　ｙ　ｎを形
成する。

上記共通相補データ線は、メインアンプＭＡＯ。

ＭＡＬの入力端子とデー・少入力回路ＤＩＢの出力端子
に結合される。このメインアンプＭＡＯとＭＡｌは、後
述するようなメインアンプタイミング信号に従って増幅
動作を開始し、共通相補データ線に読み出された信号を
増幅してデータ出力回路ＤＯＢへ伝える。データ出力回
１ｉ、　Ｄ　ＯＢは、ライトイふ−プル信号ＷＬ、がハ
イレベルとされた読み出し動作なら、所定のタイミング
で動作状態にされ、上記メインアンプＭＡＯ又はＭ　Ａ
　１の出力を増幅し゛ζ外部端子りへ送出する。ライト
イネーブル信号Ｗ　ｉ５がロウレベルにされた書き込み
動作なら、データ入力回路ＤＩＢは、所定のタイミング
で動作状態にされ、外部端子から供給されたデータＤｉ
ｎを、アドレス指示された一方の共通相補データ線に伝
える。

内部制御信号発生回路ＴＧは、特に制限されないが、３
つの外部制御信号ＲＡＳ　（ロウアドレスストローブ信
号）　、ＣＡＳ　（カラムアドレスストローブ信号）及
びＷＥ　（ライトイネーブル信号）を受けて、その動作
モードの識別と、それの動作モードに必要な各種タイミ
ング信号を形成して各回路へ送出する。

第２図には、データの入力及び出力回路の一実施例の回
路図が示されている。同図の各回路素子は、公知の０Ｍ
Ｏ５（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、ソース・ドレイン間に直線が付
加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、ＲＡ結結晶型型シリ
コンらなる半導体基板に形成される。ＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート１！
掻から構成される。ＰチャンネルＭＯ５ＦＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャ
ンネルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領
域は、電源端子Ｖｃｃに結合される。特に制限されない
が、図示しない内蔵の基板バンクバイアス電圧発生回路
は、集積回路の外部端子を構成する電源端子Ｖｃｃと基
準電位〆３子もしくはアース端子との間に加えられる＋
５■のような正電源電圧に応答して、上記半導体基板に
供給すべき負のバックバイアス電圧を発生する。これに
よって、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバッ
クバイアス電圧が加えられる。

その結果として、ＮチャンネルＭＯＳＦＥＴのソース、
ドレインと半導体基板間の接合容置（寄生容量ンが減少
させられることによる動作の高速化が図られ、基板に発
生するマイノリティ　（少数）キャリアが吸収されるこ
とによってメモリセルの情報保持時間が長くされる。

代表として示された共通相補データ線ＣＤＯ。

ＣＤＯは、メイアンプＭＡＯの入力端子に結合される。

メインアンプＭＡＯは、次の一対の初段差動増幅回路、
第２段差動増幅回路２ｎｄ、及び出力選択回路とから構
成される。

一対の初段差動増幅回路のうちの一方の増幅回路は、Ｎ
チャンネル差動増幅ＭＯＳＦＥＴＱ７゜Ｑ８と、そのド
レインと電源電圧Ｖｃｃとの間に設けられたＰチャンネ
ル負荷ＭＯＳＦＥＴＱ５．Ｑ６及び上記差動増幅Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　７　、　Ｑ　Ｂ　（７）共通ソー
スと回路の接地電位点との間に設けられたＮチャンネル
型のパワースイッチＭＯＳＦＥＴＱ１３とにより構成さ
れる。上記負荷ＭＯ３ＦＥＴＱ５．Ｑ６は、電流ミラー
形態にされることによって、アクティブ負荷回路を構成
する。上記初段差動増幅回路の他方は、上記同様のＮチ
ャンネル差動増幅ＭＯＳＦＥＴＱＩ　１．Ｑｌ　２とＰ
チャンネル負荷ＭＯＳＦＥＴＱ９．ＱＩＯにより構成さ
れ、上記差動増幅ＭＯ５ＦＥＴＱＩ　１．Ｑｌ　２の共
通ソースは、上記一方の差動増幅ＭＯ５ＦＥＴＱ？、Ｑ
８の共通ソースと共通化され、上記パワースイッチＭＯ
５ＦＥＴＱＩ　３によりその動作の制御が行われる。こ
のＭＯＳＦＥＴＱＩ　３のゲートには、後述するような
メインアンプの動作タイミング信号φｍａが供給される
。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルＭＯ５ＦＥＴＱ７のゲートと、他方の差動
増幅回路における非反転入力端子としてのＮチャンネル
ＭＯＳＦＥＴＱＩ　ｌのゲートは、上記共通相補データ
線ＣＤＯに結合される。

また、上記一方の差動増幅回路における非反転入力端子
としてのＮチャンネルＭＯＳＦＥＴＱ８のゲートと、他
方の差動増幅回路における反転入力端子としてのＮチャ
ンネルＭＯ３ＦＥＴＱＩ　２のゲートは、上記共通相補
データ線ＣＤＯに結合される。

上記一対の初段差動増幅回路により増幅された一対の出
力信号は、特に制限されないが、同図において点線で囲
まれた回路のように、上記初段差動増幅回路と類似の回
路によって構成された第２段差動増幅回路２ｎｄの一対
の入力端子に供給される。この第２段差動増幅回路にお
ける各回路素子は、上記初段増幅回路のそれと同様であ
るので、回路記号とその説明を省略する。

上記第２段差動増幅回路２ｎｄの一対の出力１δ号は、
次の出力選択回路を通して共通のデータ出力回路ＤＯＢ
の入力に伝えられる。差動増幅回路路２ｎｄの一方の出
力信号を受ける一方の出力選択回路は、ＰチャンネルＭ
ＯＳ　Ｆ　ＥＴＱ、１７とＮチャンネルＭＯ３ＦＥＴＱ
１　Ｂにより構成されたＣＭＯＳインバータ回路の入力
に供給される。このＣＭ　ＯＳインバータ回路は、Ｐチ
ャンネルＭＯ３ＦＥＴＱ１６とＮチャンネルＭＯ３ＦＥ
ＴＱＩ９とによって電源電圧Ｖｃｃと回路の接地電位と
が供給されることによって動作状態にされる。したがッ
テ、上記ＭＯ３ＦＥ’Ｔ’Ｑ１６とＱｌ９がオフ状態に
されると、ＣＭＯＳインバータ回路の出力はハイインピ
ーダンス状態にされる。上記差動増幅回路２ｎｄの他方
の出力信号を受ける（を方の出力選択回路は、上記同様
なＣＭＯＳインバータ回路を構成するＰチャンネルＭＯ
５ＦＥＴＱ２１゜ＮチャンネルＭＯ３ＦＥＴＱ２２及び
動作電圧を供給するＰチャンネルＭＯ３ＦＥＴＱ２０．
ＮチャンネルＭＯ３ＦＥＴＱ２３により構成され、上記
ＭＯ３ＦＥＴＱ２０とＧ２３がオフ状態にされると、そ
のＣＭＯＳインバータ回路の出力をハイインピーダンス
状態にさせる。

第１図に示した他のメインアンプＭＡＬも上記同様な回
路により構成される。これら２つのメインアンプＭＡＯ
とＭＡｌの出力信号は、例えばカラム系の１ビツトのア
ドレス信号ａｎ、ａｎにより選択的にデータ出力囲路Ｄ
ＯＢへ送出される。

すなわち、ノア（Ｎ　ＯＲ）回路Ｇ６は、デコーダ回路
を構成する。ノアゲート回路Ｇ６の入力には、後述する
ように読み出し動作のとき、カラム選択動作と同期して
発生されるパルスリード信号ＲＹＰとアドレス信号ａｎ
が供給される。ノアゲート回路回路Ｇ６は、例えばアド
レス信号ａｎがロウレベルで、上記制御信号ＲＹＰがロ
ウレベルにされると、これに同期して、その出力をハイ
レベルにする。このノアゲート回路Ｇ６の出力は、ＣＭ
ＯＳインバータ回路ＩＶ３によって反転され、出力選択
回路のＰチャンネルＭＯ３ＦＥＴＱＩ　６゜Ｇ２０のゲ
ートに供給される。上記ノアゲート回路Ｇ６の出力は、
出力選択回路のＮチ中ンネルＭＯ３ＦＥＴＱ１９．Ｇ２
３のゲートに供給される。

これによって、上記制御信号ＲＹＰに同期して、上記メ
インアンプＭＡＯの出力信号が、次のデータ出力回路Ｄ
ＯＢの入力端子に送出される。なお、反転のアドレス信
号ａｎがロウレベルなら、図示しないメインアンプＭＡ
Ｌの出力信号がデータ出力回路ＤＯＢへ伝えられる。

データ出力回路ＤＯＢは、ナンド（ＮＡＮＤ）ゲート回
路Ｇｌ、Ｇ２により構成されたラッチ回路が設けられる
。その一対の入力端子とｆｉ源電圧Ｖｃｃとの間には、
上記制御信号ＲＹＰによって制御されるＰチャンネルＭ
Ｏ３ＦＥＴＱ２４．Ｇ２５が設けられる。

このラッチ回路の出力信号は、それぞれナントゲート回
路Ｇ３とＣ，ＭＯＳインバータ回路ＩＶＩ及びナントゲ
ート回路Ｇ４とＣＭＯＳインバータ回路ＩＶ２を介して
プッシュプル形態のＮチャンネル出力ＭＯＳＦＥＴＱ２
６及びＮチャンネル出力ＭＯＳＦＥＴＧ２７のゲートに
伝えられる。上記ナントゲート回路Ｇ３．Ｇ４の他方の
入力には、動作タイミング信号ＤＯＥが供給される。こ
の信号ＤＯＥがハイレベル〈論理″１″）の時、これに
応じてナントゲート回路Ｇ３．Ｇ４がゲー１を開いてＣ
ＭＯＳインバータ回路ｒｖｔ、ｒｖｚ及び出力ＭＯ３Ｆ
ＥＴＱ２６．Ｑ２７を介して、上記選択されたメインア
ンプＭＡ、Ｏ（又はＭＡＬ）出力信号を増幅して外部端
子Ｄｏｕｔへ送出させる。

なお、上記タイミング信号Ｄ　（＋　Ｅが回路の接地電
位のようなロウレベルなら、ノア’Ｆ’−１−回路Ｇ３
゜Ｇ４の出力信号は共にハイレベルにされ、インバータ
回路ＩＶ１．ＩＶ’２の出力信号が共にロウレベルにさ
れる。これにより、出力ＭＯ３ＦＥＴＱ２６とＧ２７は
共にオフ状態となり、その出力をハイインピーダンス状
態にさせる。

外部入力端子Ｄｉｎは、データ入力回路ＤＩＢの入力端
子に接続される。このデータ入力回路ＤＩＢは、後述す
るタイミング信号φｉｎにより動作状態にされ、外部入
力端子Ｄｉｎに供給されたｉＦき込みデータ信号と同相
の書さ込み信号と逆相の書き込み信号を形成する。上記
相補的な嘗き込みデータ信号は、Ｎチャンネル伝送ゲー
トＭＯＳＦＥＴＱｌとＧ２を介して共遥相補データ線Ｃ
ＤＯ，ＣＤＯに供給される。なお、：ｔＩ−通相補デー
タ線ＣＤＯ，ＣＤＯと電源電圧Ｖｃｃとの間には、比較
的小さなコンダクタンスを持つようにされたＮチャンネ
ル負荷ＭＯＳＦＥＴＱ３．Ｇ４が設けられる。

上記データ入力回路ＤＪＢの出力信号を選択的に伝える
伝送ゲートＭＯ３ＦＥＴＱＩ、Ｑ２のゲートには、次の
ノアゲート回路Ｇ７にｊ；り構成されたデコーダ回路の
出力選択信号が供給される。

ノアデー１−回路Ｇ７の入力には上記出力選択回路と同
じアドレス信号ａｎとパルスライト信号ＷＹＰが供給さ
れる。これにより、共通相補データ線ＣＤＯ，ＣＤＯを
指示するアドレス信号ａｎがロウレベルであるとき、書
き込み動作モードに４５いて上記制御信号ＷＹＰのロウ
レベルに同期して、ノアゲート回路Ｇ７の出力信号がハ
イレベルにされる。これに応じて、伝送ゲートＭＯＳＦ
ＥＴＱ１、Ｑ２はオン状態にされ、外部入力端子Ｄｉｅ
ｔから供給された書き込み信号が共通相補データ線ＣＤ
Ｏ，ＣＤＯに伝えられる。これにより、第１図において
、左側のメモリアレイＭＯ又はＭｌのうちの選択状態に
されたメモリセルに書き込みが行われる。なお、上記デ
ータ入力回路ＤＩＢの出力は、類似の伝送ゲートＭＯ３
ＦＥＴを介して、第１図に示した右側のメモリアレイＭ
ｌとＭ３に対応された図示しない他の共通相補データ線
ＣＤＩ。

ＣＤＩに選択的に伝えられる。な１７　ｓ読み出し動作
にあっては、制御信号ＷＹＰはハイレベルにされるので
、ノアゲート回路Ｇ７の出力がロウレベルにされる。こ
れに応じて、上記伝送ゲートＭ０ＳＦＥＴＱＩ、Ｑ２は
オフ状態にされる。また、上記ノアゲート回路Ｇ７の出
力は、ＣＭＯＳインパーク回路ＩＶ６により反転されて
ＮチャンネルＭＯ５ＦＥＴＱ３．Ｑ４のゲートに伝えら
れる。

したがって、上記書き休み動作以外の時には、これらの
Ｍ＋）ＳＦＥＴＱ３．Ｑ４がオン状態にされ、共通相補
データ線ＣＤＱ、ＣＤＯに実質的に一定のハ・ｆアスレ
ベルを与える。このようなＭＯ３ＦＥ’ｌ”Ｑ３．Ｑ４
のオン状態によって、読み出し動作等において共通相補
データ１．！ｌＣＤ０．ＣＤＯの信号振幅が実質的に制
限されるから、メモリセルからの読み出し信号に対して
高速に応答させることができる。

この実施例では、上記メイアンブＭ　Ａ　ＯＤ、４　Ａ
１）におりる消費電流を小さくするために、その動作タ
イミング信号φ−ａは、次のタイミング発生回路により
形成される。

この実施例では、特に制限されないが、ページモード又
はスタティックカラムモードにおいて、メイアンプの動
作を一定期間だけ行わせるようにするため、２つのタイ
ミング発生回路が用意される。そのうちの１つは、カラ
ム系のアドレス信号ａｙを受けて、その変化を検出する
アドレス信号変化検出回路ＡＴＤであり、他の１つは内
部カラムアドレスストローブ信号ＣＡＳを受けるタイミ
ング発生回路ＰＧである０例えば、スタティックカラム
モードを実現する場合、同図に実線で示すように、アド
レス信号変化検出回路ＡＴＤにより形成されたタイミン
グ信号をパルス発生回路ＲＷＰＧへ供給する。ページモ
ードを実現する場合、上記実線に代えて点線で示すよう
に、タイミング発生回路ＰＧの出力タイミング信号をパ
ルス発生回路ＲＷＰＧへ供給する。このような結線の変
更は、特に制限されないが、マスタースライス方式によ
り行われる。

上記パルス発生回路ＲＷＰＧは、読み出し動作のときに
は１ショットのパルスリード信号ＲＹＰを発生させ、書
き込み動作のときには同様に１シツツトのパルスライト
信号ＷＹＰを発生させる。

上記パルスリード信号ＲＹＰは、インバータ回路ＩＶ４
を介して、メイアンプの動作タイミング信号φａｈａを
形成する回路（図示せず）に伝えられる。

例えば、メイアンプＭＡＯに供給されるタイミング信号
φｓｅａは、上記アドレス信号ａｎがロウレベルのとき
上記パルスリード信号ＲＹＰに同期してハイレベルにさ
れる。上記アドレス信号ａｎがハイレベルなら、他方の
メイアンプＭＡＩのタイミング信号φａｈａが上記パル
スリード信号ＲＹＰに同期して発生される。一方、上記
パルスライト信号ＷＹＰは、インバータ回路ＩＶ５を介
して、データ入力回路ＤＩＢの動作タイミング信号φｉ
ｎを形成する回路（図示せず）に伝えられる。タイミン
グ信号φｉｎは、上記パルスライト信号Ｗ　’Ｉ　Ｐの
ロウレベルに同期してハイレベルにされる。

また、上記パルスリード信号ＲＹＰとパルスライト信号
ＷＹＰとは、実質的な論理和回路を構成するナントゲー
ト回路Ｇ５に伝えられる。すなわち、いずれかの信号が
ロウレベル（論理“Ｏ”）にされたとき、その出力がハ
イレベル（論理″１”）にされる。このナントゲート回
路Ｇ５の出力信号は、データ線選択夕・イミング信号φ
ｙを形成するタイミング発生回路φｙ−Ｇの入力に伝え
られる。信号φｙは、ｌショットパルスＲＹＰ又はＷＹ
Ｐのいずれかが発生されたとき、ＹデコーダＹ　Ｄ　Ｃ
Ｒによって選択された相補データ線を、共通相補データ
線に接続する。これにより、データ線選択動作とは一同
期して、読み出し動作なら上記メイアンプＭＡＯ又はＭ
ＡＬが、書き込み動作ならケ゛−タ入力回路ＤＩＢかそ
れぞれ動作状態にされる。

第３図には、スタティックカラムモードによる読み出し
動作を説明のためのタイミング図が示されている。

スタテイ７ノカラムモードでは、ロウアドレスス］・ロ
ーブ信号ＲＡＳに同期したロウ系のアドレッシングクに
よって最初のワード線ＷＯの選択動作を行った後も、上
記信号ＲＡ　Ｓ及びＤｏｕｔ制御信号ＣＡＳｔ”ｎｌ・
νレベルのままとして、カラム系のアドレス信号ＡＹを
切り換えて、！！択状態にされたワード線ＷＯに結合さ
れたメモリセルを次々に読み出すものである。上記連続
読み出し動作において、カラム系アドレス信号の変化、
言い換えるならば、データ線の切り換えに同期して、一
定期間たけ１シシントパルスＲＹＰに同期したタイミン
グ信号φｌｌａによってメイアンプが動作状態にされる
ので、その低消費電力化を図ることができる。

なお、メインアンプが非動作状態にされてもデータ出力
回路ＤＯＢは、ラッチ回路により保持されたメイアンプ
の出力信号を外部端子Ｄｏｕｔへ送出しつづけることが
できる。

第４図には、ページモードによる読み出し動作を説明の
ためのタイミング図が示されている。

ページモードでは、ロウアドレスストローブ信号ＲＡＳ
とカラムアドレスストローブｆｉ％ｃＡｓにそれぞれ同
期したロウ系とカラム系のアドレッシングによって最初
の１ピントの読み出し動作を行った後、カラムアドレス
信号の取り込みのために、カラムアドレスストローブ信
号ＣＡＳは、一旦ハイレベルにされる。そして、カラム
アドレスストローブ信号ＣＡＳがハイレベルからロウレ
ベルに変化したタイミングで、上記カラム切り換えのた
めのアドレス信号ＡＹの取り込みを行うものである。こ
の場合でも、第２図において、点線で示した結線を行う
ことにより、カラムアドレスストローブ信号ＣＡＳのロ
ウレベルに同期して、言い換えるならば、データ線の切
り換えに同期して、一定期間だけ前記パルスＲＹＰに同
期した信号φｍａによってメイアンプが動作状態にされ
るので、その低消１Ｒ電力化を図ることができる。なお
、データ出力回路ＤＯＢは、カラムアドレスストローブ
信号ＣＡ　Ｓがロウレベルの期間、メインアンプが非動
作状態にされてもラッチ回路により保持されたメイアン
プの出力信号を外部端子ＤｏｕＬへ送出しつ・づけるこ
とができる。

また、書き込み動作においては、上記両動作モードにお
いて、パルスＷＹＰによりデータ入力回路ＤＩＢの動作
タイミング信号φｉｎのみが形成され、メイアンプの動
作タイミング信号が形成されないから、低消費電力化を
図ることができる。

〔効　果〕

（１）カラムアドレスストローブ信号に基づいて形成さ
れる１ショットパルスによってメイアンプの一時的にし
７か動作させないことによって、低消費電力化を図るこ
とができろという効果が得られる。

（２）マスタースライス方式によってアドレス信号の変
化タイミングと、カラムアドレスストワーブ信号のいず
れかにより、メイアンプを一時的に動作させることによ
り、スタティックカラムモード又はページモードにおい
て、メイアンプの低消費電力化を図ることができるとい
う効果が得られる。

（３）読み出し動作のときにはメイアンプを、書き込み
動作のときにはデータ入力回路をそれぞれカラム選択動
作に同期して一時的にしか動作させないようにすること
によって、低消費電力化を図ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更β
」能であることはいうまでもない。例えば、データ線選
択タイミング信号から、パルスリード及びパルスライト
用の１ショットパルスを形成するものとしてもよい。こ
の場合、データ線選択タイミング信号は、上記カラムア
ドレスストローブ信号又はアドレス信号変化検出信号か
ら形成する。また、メンアンプは、タイミング信号によ
って、その動作電流が流れるような回路構成であれば何
であってもよい。さらに、ダイナ＜７り型ＲＡＭは、相
補データ線をＶｃｃ／２にプリチャージして、このプリ
チャージ信号を読み出し基準電位として利用するハーフ
プリチャージ方式（ダミーセルレス方式）を採るもので
あってもよい。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用するとこ
ができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、データ出力回路及び入力回路の一実施例を示
す回路図、 第３図は、スタティックカラムモードによる読み出し動
作の一例を示すタイミング図、第４図は、ページモード
による読み出し動作の一例を示すタイミング図である。 ＭＯ〜Ｍ３・・メモリアレイ、５ＡＯ−３Ａ３、・セン
スアンプ、ＸＡＤＢ・・ロウアドレスバッファ、ＣＷＯ
〜ＣＷ３・・カラムスイッチ、ＹＡＤＢ・・カラムアド
レスバッファ、ＸＤＣＲＱ。 ＸＩ）ＣＲ１・・ロウデコーダ、ＷＤＲＶＯ〜ＷＤＲＶ
３・・ワード線駆動回路、ＹＤＣＲＯ，ＹＤＣＲＩ・・
カラムデコーダ、ＭＡＬ、ＭＡ２・・メインアンプ、Ｔ
Ｇ・・内部制御信号発生回路、ＤＯＢ・・データ出力回
路、ＤＩＢ・・データ入力回路 第２　図

Claims (1)

1. 【特許請求の範囲】 １、カラムアドレスストローブ信号を受けて、カラム選
   択動作とほゞ同期した１ショットのパルス信号を発生さ
   せるタイミング発生回路と、このタイミング発生回路に
   より形成されたパルス信号により一定期間だけ動作状態
   にされるメインアンプと、上記メインアンプの出力信号
   を受け、ラッチ機能を持つデータ出力回路とを含むこと
   を特徴とするダイナミック型ＲＡＭ。 ２、上記メイアンプは、マスタースライス方式によって
   上記タイミング発生回路により形成されたパルス信号と
   カラム系アドレス信号を受けるアドレス信号変化検出回
   路により形成された１ショットパルス信号が選択的に供
   給されるものであることを特徴とする特許請求の範囲第
   １項記載のダイナミック型ＲＡＭ。 ３、読み出し動作モードのときにのみ、カラム選択動作
   とほゞ同期して発生される１ショットパルスを受けて一
   定期間のみ動作状態にされるメイアンプと、上記メイン
   アンプの出力信号を受け、ラッチ機能を持つデータ出力
   回路と、書き込み動作モードのときにのみ、カラム選択
   動作とほゞ同期して発生される１ショットパルスを受け
   て一定期間のみ動作状態にされるデータ入力回路とを具
   備することを特徴とするダイナミック型ＲＡＭ。 ４、カラム選択動作は、上記メインアンプを動作状態に
   させるパルス信号と、データ入力回路を動作状態にさせ
   るパルス信号との論理和出力により形成されるデータ線
   選択タイミング信号に同期して行われるものであること
   を特徴とする特許請求の範囲第３項記載のダイナミック
   型ＲＡＭ。