JPS61276074A

JPS61276074A - フレ−ム・バツフア・メモリ装置

Info

Publication number: JPS61276074A
Application number: JP61079050A
Authority: JP
Inventors: デイビツド・エル・ニーリム
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1985-04-05
Filing date: 1986-04-05
Publication date: 1986-12-06
Also published as: CN86102358A; EP0197413A3; DE3687359D1; CA1264494C; DE3687359T2; CA1258716A; EP0197413A2; US4755810A; EP0197413B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はラスク表示に使用するフレーム・バッファ・メ
モリ装置、特に垂直及び水平方向へのラスク表示の高速
スクロールを可能にする装置に関する。

［従来の技術及び問題点］ラスク走査フレームーバッファ表示は、半導体メモリの
価格低下と共に益々一般的になってきている０表示すべ
きイメージ（像）信号は、大容量のメモリに記憶され、
このメモリは、表示スクリーン上の輝度及び／或いはカ
ラー（色）又はピクセルのデジタル情報を保持する。イ
メージ・データをメモリに適切に記憶させることにより
、所望のイメージを表示することが可能であり、表示イ
メージを表示装置（ハードウェア）に制約されないよう
にすることが可能である。フレーム・バッファーメモリ
は映像信号を出力して表示イメージをリフレッシュ（更
新）するためのハードウェアと、メモリーポートを具え
ている。このメモリ・ボートを介し、ホスト・コンピュ
ータ或いはディスプレイ・プロセッサは、フレーム−バ
ッファ・メモリを切換えることにより表示中のイメージ
を変更する。

インターラクテイブ・グラフィック分野では、フレーム
・バッファ・メモリの高速切換えが要求される。ホスト
書ディスプレイ・プロセッサの処理速度が高速処理に極
めて重要であることは勿論であるが、メモリ装置の種々
の特性、特に、アップディト・バンド幅、及び、ホスト
・プロセッサ或いはデータ・プロセッサがフレームφバ
ッファ・メモリにアクセスする速度も同様に極めて重要
である。

表示スクリーン上のイメージ或いはイメージの部分をス
クロールする処理は、フレーム・バッファ・メモリの成
る領域からピクセル・データを読み出して他のメモリ領
域に書き込む処理を含んでいる。従来技術では、複数の
フレーム・バッファ中メモリを設ζす、走査線に沿った
ピクセル・グループを、連続アドレスを有するメモリ位
置に記録するようにしている。スクロール速度を、ファ
ースト争イン、ファースト・アウト（ＦＩＦＯ）バッフ
ァを設けて向上させているが、このＦＩＦＯ／＜ツファ
は、上述の連続メモリ・アドレスから高速で読み出され
るピクセル−データから成る数個のワードを記憶するも
のであり、この場合、アドレスの低位ビットは、ホスト
φコントローラ（制御器）ではなく、むしろカウンタに
よって高速でインクレメントされる。ＦＩＦＯバッファ
に蓄積されたデータは１次いで、メモリの新アドレスに
書き戻されるが、この際にも、同様に、アドレスを高速
でインクレメントするためにカウンタを使用している。

この従来の方法によればスクロール速度をある程度まで
上げることができるが、スクロール速度を更に高めるこ
とが困難である。

したがって、本発明の目的は、ピクセル・データの水平
及び垂直の高速スクロール及び変更・変形を実現する改
良されたフレーム・バッファ拳メモリ装置を提供するこ
とである。

［問題点を解決するための手段及び作用］本発明に係わ
るフレーム・バッファ・メモリ装置は、ピクセル・デー
タをグループ分けして記憶するＲＡＭ　（ランダム・ア
クセス争メモリ）を有し、夫々のグループは、水平ラス
ク線に沿った複数のピクセルのセットに対応するピクセ
ル・データを含み、夫々のグループは、個別にアドレス
される。上述のＲＡＭは複数のタイルに分割され、夫々
のタイルは、水平及び垂直方向の隣接した表示ピクセル
から成る矩形サブセットに対応するアレイ状のピクセル
Φデータの行及び列のグループから構成されている。こ
のＲＡＭは、行及び列アドレスを連続的に供給すること
により、アドレスされる０列アドレスの第１サブセット
は、各々のタイル内の何れのピクセル・グループ行がア
ドレスされたかを決定し、行アドレスの第２サブセット
は、各々のタイル内の何れのピクセル・グループ行がア
ドレスされたかを決定する０行及び列アドレスの他の全
てのビットにより何れのタイルがアドレスされたかを決
定する。この構成では、共通の行アドレスを共有するＲ
ＡＭ内であって、異なる列アドレスを有するメモリ領域
は、異なる列アドレスを有するメモリ領域よりも高速で
アクセスされ得る。更に、本発明によれば、ＲＡＭから
読み出された一連のデータを記憶するために設けられた
ＦＩＦＯバッファは、バレル・シフタを有する、このバ
レル・シフタは、水平スクロール動作の間、適当などク
セル・アライメントを容易にするように記憶されたデー
タ・グループのビット位置をシフトするためのシックで
ある。

更に、本発明によれば、他のアドレス・ビットを変化さ
せないで、列アドレスの第１及び第２サブセットを選択
的に増加及び減少させる手段を有する。この手段を設け
たことによって、表示ピクセルの隣接する行及び列に対
応する一連のピクセル・データの高速アドレスが可能で
あり、垂直或いは水平方向の表示窓の高速スクロールが
実現できる。

更に又、本発明は、ＲＡＭから読み出された後、このＲ
ＡＭに再書込される前にバッファに記憶されているデー
タ列を高速で変更するための論理回路を有する。したが
って、ピクセル・アトリビュートの高速変更が可能であ
る。

［実施例コ以下、添付の図面を参照して、本発明の詳細な説明する
。

第１図に示すように、ブロック図で一示したフレーム拳
バッファ書メモリ装置ｌＯは、制御装置（ホストΦコン
ピュータ、表示プロセッサ装置等）から１６個のビット
・データ拳バス１４を介して送られてきデータに基づき
、陰極線管（ＣＲＴ）１２のスクリーン上にイメージを
発生させるための装置である。ＣＲＴ１２に表示された
イメージは、ピクセルから成り、カラー或いは夫々のビ
ットの他の７トリビユートは、対応する８ビツトのピク
セル争データ・ワードの状態によって制御される。フレ
ーム・バッファ・メモリ装置１０は、ピクセル・データ
を記憶するＲＡＭアレイ１６と、このアレイ１６とデー
タ会バス１４の間のデータのフロー（流れ）を制御する
８個一組の制御器２０と、ＲＡＭ１Ｂのアドレス付け（
アドレッシング）を制御するＩ１０制御器１８と、ＣＲ
Ｔ１２のリフレッシュ信号を発生してＲＡＭｌ６に記憶
されているピクセル・データに基づいて所望の表示を行
なうための公知のビデオ出力回路とを有する。

ＲＡＭ１６は、１２８個を一組とする６４ＫＸ１ビツト
のＲＡＭチップ（アレイ状に配置された８列（プレーン
）及び１６列から成る）を有する。夫々のＲＡＭチップ
は、１６ビツト・ワードによりアドレスされるが、８ビ
ツト・アドレス・バス２５に接続した８アドレス・バス
端子のみを有する。したがって、ＲＡＭ１６の夫々のＲ
ＡＭチップは、アドレス付けが２ステツプで発生するタ
イプである。即ち、最初に、８ビツトの行アドレスがＲ
ＡＭアドレス・バス２５に置かれ、行アドレス・ストロ
ーブ（ＲＡＳ）の行アドレスをＲＡＭチップにストロー
ブするために加えられる。

次に、８ビツトの列アドレスをＲＡＭアドレス・バス２
５に置き、列アドレス・ストローブ（ＣＡＳ）の列アド
レスをＲＡＭチップにストローブするために加える。Ｒ
ＡＭの列及び行からのデータの読出し或いはＲＡＭの列
及び行への書込みは、制御ライン２６を介して加えられ
る読出し／書込み（Ｒ／Ｗ）制御信号の状態に従って行
なわれる。１個のＣＡＳラインの信号は、ＲＡＭ１６の
夫々のＲＡＭチップに共通に加えられ、一方、ＲＡＳＯ
−ＲＡＳ　ｌ　５と記した個々のＲＡＳラインの信号は
、１６個の７レイ１６の列の夫々の８個のＲＡＭチップ
の各々に共通して加えられる。

夫々のＲＡＭチップはＩ１０端子を有し、このＩ１０端
子を介して、１個のデータビットを、ＲＡＭチップから
読出し或いはＲＡＭチップに書込む、夫々の７レイ・プ
レーン内の１６個のＲＡＭ全部のデータＩ１０端子は、
ＲＡＭ１６ライン・データ・バス６０を介して、対応す
るデータ制御器２０に接続されている。したがって、そ
れぞれのデータ制御器２０は、メモリへの書込み或いは
メモリからの読出し動作中に、１６ビツト・データを、
プレーンの１６個のＲＡＭチップに書込み或いはこのチ
ップから読出す、夫々のアレイ・プレーンのデータビッ
ト６０の信号を、又、ビデオ出力回路２２に供給するこ
とにより、アレイ１６からのデータを、スクリーン・リ
フレッシュの目的のためにビデオ出力回路に供給する。

夫々のピクセルの第１ビツトは、アレイ１６のプレーン
０に記憶され、夫々のピクセルの第２ビツトは、ピクセ
ルのＮ４１ビツトと同一のＲＡＭアドレスのプレーン１
及び同一の１６列に記憶される。同様に、夫々のピクセ
ルの後続のピクセル・ビット　（第３ビツト、第４ビツ
ト、・−・）は、夫々、後続のプレーンに記憶され、夫
々のピクセルの第８ビツトはプレーン７に記憶される。

アレイ１６のＲＡＭ夫々のチップは６４にの記憶場所を
有し、更に、アレイ１６の夫々のプレーンには１６チツ
ブがあるので、合計６４ＫＸ１６（即ち１０２４Ｋ）の
８ビツト・ピクセルが７レイ１６に記憶されるが、１６
ピクセルが各アレイφアドレスに記憶され、例えば、１
０２４Ｘ１０２４のピクセル表示が可能である。

メモリ書込みサイクル期間中、夫々のデータ制御器２０
は、プレーン・データ・バス６０を介して、対応するプ
レーンＲＡＭ１６に、１６ビツト・ワードを伝達する。

この場合、１ビツトが、メモリ・アレイ１６のプレーン
の１６個の同様にアドレスされたメモリ・セルの夫々に
加えれれる。

アレイ１６内の選択されたＲＡＭ列は、同時にＲＡＳス
トローブされ、次いで、全てのＲＡＭがＣＡＳストロー
ブされる。したがって、データ制御器２０からのデータ
は、対応するアレイ１６のプレーンのＲＡＳストローブ
されたＲＡＭに書き込まれる。したがって、同様にアド
レスされた１から１６番目のピクセルは、１書込みサイ
クル内で変化する。

メモリ読出しサイクル期間中では、アレイ１６の夫々の
ＲＡＭはＲＡＳストローブされ、次いで、ＣＡＳストロ
ーブされる。したがって、データは夫々のＲＡＭアレイ
１６から読み出されて対応するデータ制御器２０に送ら
れる。つまり、同様にアドレスされた１６個のピクセル
の夫々の１或いは２以上の対応ビットは、ｌ読出しサイ
クル内で読出される。

Ｉ１０制御器１８は、カウンタ３０及び３４、レジスタ
３２及び３６、リフレッシュ回路４０、マルチプレクサ
３８を有する。読出し或いは書込みサイクル期間中、実
行中の１６ビツトΦメモリ・アドレスは、アドレス拳バ
ス２４を介して、表示制御器からＩ１０制御器１８に送
られる。実行中のアドレスのアドレス中ビットＡＯＯ及
びＡＯｌはＸカウンタ３０に記憶され、ビットＡＯ２−
ＡＯ５はＸレジスタ３２に記憶され、更に、ビットＡＯ
８−Ａ１５はＹレジスタ３４に記憶され、ピッ１−ＡＯ
６−ＡＯ７はＹカウンタ３６に記憶される。２ビツト・
データが、一旦、カウンタ３０及び３２に記憶されると
、何れかのカウンタは。

表示プロセッサから制御ライン２６を介して供給される
ＣＮＴＸ或いはＣＮＴＹを受けると、記憶されたカウン
ト数を増加或いは減少する。カウントの方向（アップ或
いはダウン）は、制御ライン２６を介してＸ及びＹカウ
ンタに伝達される１ビツトのＩＮＣ／ＤＥＣ指示信号の
状態によって決定される。カウンタ３０及び３４、レジ
スタ３２及び３６に記憶されたデータは、３２／８ビツ
ト・マルチプレクサ３８のＡ及びＢ入力端に加えられる
。この場合、ビットＡＯ２−ＡＯ５及びＡＯ８−Ａｌｌ
はマルチプレクサ３８のＡ入力端に加えられ、ビットＡ
００、Ａｏｌ、ＡＯ６、ＡＯ７及びＡ１２−Ａ１５はＢ
入力端に加えられる。メモリ読出し或いは書込み期間中
、ＲＡＳストローブ以前東こ、マルチプレクサ３８を切
換えて、Ａ入力端へ入力した信号を、出力端及びアドレ
ス・バス２５を介して、ＲＡＭアレイ１６に加える。し
たがって、マルチプレクサ３８の入力端Ａに加えられた
８ビツトは、アレイの行アドレスである。

次に、ＣＡＳストローブ以前に、マルチプレクサ３８を
切換えて、Ｂ入力端に入力した８ビツトをアドレス・バ
ス２５に送り出す、つまり、Ｂ入力端に入力した８ビツ
トはアレイの列アドレスを構成する。

８ビツトの列及び行アドレスは、又、回路４０内の公知
のリフレッシュ・カウンタにより発生され、マルチプレ
クサ３８のＣ及びＤ入力端に加えられる０表示スクリー
ンやリフレッシュ動作中、マルチプレクサ３８は、リフ
レッシュ回路内のカウンタが行及び列アドレスの全ての
組合せを出力するので、Ｃ及びＤ入力端への入力を、交
互に、アドレス・バス２５に送出する。リフレッシュ動
作は１表示プロセッサから制御ライン２６を介して送出
された１ビット信号により開始される。マルチプレクサ
３８の切換位置は、制御ライン２６上のＲＥＦ信号及び
１ビットＲＡＳ／ＣＡＳ信号により制御される。

ピクセル・データ・ワードは、メモリ・アレイ１６の夫
々のプレーンに４０９６ブロツク（或いはタイル）状に
記憶される。夫々のタイルは、第２図に示すように４行
から成り、各行に１６ビツト・データ・ワードを有する
。第２図において、矩形の外枠はタイルを示し、内部の
小矩形（左端から右端に至る細長い矩形）は１６ビツト
のピクセル・ワードを示している。６０個の４ピクセル
（各ピ々セルは４個の１６ビツト・データ・ワードから
成る）は、ＣＲＴ１２の表示スクリーン上のラスターラ
インの６０個の４データ・ワードに対応する。一方、各
タイルの４行は、表示された４個の隣接したラスタ・ラ
インに対応する。アレイがアドレスされると、各タイル
内の現在アドレスされている１６ワードの特別の１個を
、同一のアドレス・ビットＡＯＯ１ＡＯ１，Ｏ６及びＡ
ＯＩによって決定される。尚、ＡＯＯ，ＡＯＩ、０６及
びＡＯ７の夫々は、列アドレス・ストローブされる。１
個のタイルの各ワードの４ビツト・アドレス（ＡＯＩ、
ＡＯ６，０１、Ａｏｏ）を、第２図の最小矩形内に示す
、１６ビツト会メモリ番アレイ・アドレスの他の１２ビ
ツトは、アレイ１６の４０９６タイルの何れがアドレス
されるかを決定するビットである。

スクロール動作中、表示部分をスクリーンの他の場所に
移動する場合、メモリー７レイ１６の成る領域からデー
タを読み出し、そのデータを他の領域に再書込みする０
本発明では、選択されたタイルの行及び列の４ワードを
、高速且つ連続して、読出し或いは書込む、この動作は
、一連の４ＣＡＳストローブの前に、全ＲＡＳＯ−ＲＡ
Ｓ　１５ライン上に１個のＲＡＳストローブを発生させ
ることにより実行される。この場合、４タイル−アドレ
ス・ビットの内の２個を、ＣＡＳストローブ以前に、第
１図のＸカウンタ或いはＸカウンタにより、増加或いは
減少させる０例えば、表示を水平にスクロールさせる場
合、成るタイルの１２ビツト・アドレスは、選択された
タイルの第１行の最初のワードの４ビツト・アドレスと
共に、表示プロセッサから発生される。これらの１６ア
ドレス・ビットは、アドレス・バス２４を介し、表示バ
ッファ１０に供給され、上述したように、カウンタ３０
．３４、レジスタ３２．３６に記憶され、次いで、マル
チプレクサ３８に供給される。

先ず、ＡＯＩ及びＡＯＯは共に０である。ＡＯ７或いは
ＡＯ６は、どのタイルの行が選択されたかにより、ビッ
トが特定される０次に１選択されたタイルの行の最初の
データ・ワードを読出し、最初のＲＡＳ及びＣＡＳスト
ローブの後に、データ制御器２０に送られる。Ｘカウン
タ３０はＣＮＴＸ信号を受け、一方、ＩＮＤ／ＤＥＣ信
号はアップ・カウント中の状態を示す、したがって、Ａ
ｏｏを論理１とする。第２のＣＡＳストローブ信号は、
ＲＡＳストローブを行なわないでアレイ１６に供給され
るが、これは２選択されたタイル行の第２ワードを列ア
ドレスして読み出し、データ制御器２０に送るためであ
る。他のＲＡＳストローブは、タイル行内の全ワードの
行アドレスが同一なので、不要である。Ｘカウンタ３０
は、更に、２ビツトＡＯＩ及びＡＯＯワードをインクレ
メントする。即ち、ＡＯＩを論理１にセットし、ＡＯＯ
を論理０にセットする０次に、第３ＣＡＳストローブ信
号を７レイ１６に加え、タイルの行の第３ワードをアド
レスする。この２ビツト・アドレスを再びインクレメン
トし、ＡＯＩ及びＡＯＯを共に論理１とする０次に、第
４ＣＡＳストローブ信号をＲＡＭアレイ１６に加え、選
択されたタイル行内の第４データ・ワードを読み出して
データ制御器２０に送る。このように、それぞれのプレ
ーンから読み出された４ワードは、対応するデータ制御
器２０に記憶され、後に、４ＣＡＳストローブの前のＲ
ＡＳストローブを使用して、同様の方法によりアレイの
他のタイルに書き込まれる。

垂直スクロールのためのデータ読出し及び書込みは、上
述の場合と同様に行なわれるが、次の点で異なる。即ち
、Ｙカウンタ３４は、データービットＡ０７及びＡＯ６
をインクレメント或いはデクレメントし、選択されたタ
イルの列の４ワードを、ＣＡＳストローブ前に、１個の
ＲＡＳストローブを利用して読み出され或いは書き込ま
れるようする。上方へのスクロールの場合、タイル列の
データ・ワードを、上から下の方向に読み出して書き込
む、したがって、Ｙカウンタ３４は、各ＣＡＳ信号の後
に決定される。垂直方向にスクロールすべき表示窓の左
端或いは右端が、データ・ワードの第１或いは最終のビ
ットと同一でなければ、表示窓の境界線の外に存在する
ピクセルを記憶するＲＡＭチップは、ＲＡＳストローブ
されない、したがって、窓の内部に存在するピクセルに
対応・する境界ワードのデータ・セットのみが、垂直ス
クロール動作中に読み出されて再書込みされる。

このように、本発明に係るタイル配列は、ｌ個のメモリ
読出し或いは書込みサイクル期間中に４個の連続したメ
モリーワードにアクセス可能である。このアクセスされ
た４個のメモリ番ワードは、ＣＲＴ１２の表示スクリー
ン上の垂直或いは水平方向の隣接したピクセルに対応す
るので、更に、カウンタ３０及び３４はアドレスをイン
クレメントするか又はデクレメントするので、４個のデ
ーターワードは、左から右へ、右から左へ、上から下へ
、或いは下から上へと読出される得る。

したがって、４方向のいずれにも高速スクロールが可能
である。

第３図は、第１図のプレーン０のデータ制御器２０を詳
細に示したブロック図である。尚、　ＲＡＭプレーン１
−７に関連した他のデータ制御器の構成及び動作は第３
図に示したブロック図のものと同様である。第３図にお
いて、メモリ読出しサイクル期間中には、プレーンの１
６ＲＡＭの夫々から読出された１個のビット・データは
、バス６０を利用し、バッファ６２及び３２／１６ビツ
トーマルチプレクサ６４を介して、データ・レジスタ６
６に供給される。６４の切換位置は、表示プロセッサか
ら２６を介して供給される読出し／書込み指示信号Ｒ／
Ｗにより制御される。プレーンからの１６ビツト・ワー
ドは、６６に一旦記憶されると、６８及びデータ・バス
１４を介して表示プロセッサに加えられる。

一方、メモリ書込みサイクル期間中では、プレーンＯＲ
ＡＭに書込まれるデータは、最初に。

データ・レジスタ６６に記憶され、次に、バッファ７０
を介してプレーンＯのデータ・バス６０によりＲＡＭに
加えられる。メモリに書込まれるデータは、論理回路８
２の出力端りに発生し、マルチプレクサ６４の＄２の１
６ビツト入力端に加えられる。論理回路８２は３個の１
６ビツト入力端Ａ、Ｂ及びＣを有し、１６ビツトの出力
ワードＤを発生するようになっている。ワードＤの夫々
のビットは、３個の入力Ａ、Ｂ及びＣに対応するビット
のプール代数の選択組合せである。論理回路８２で行な
われる入力信号の論理組合せは、ルール・レジスタ８６
に８ビツト・ワードをプレロードすることにより選択さ
れる。この８ビツト・ワードは１表示プロセッサから、
データ・バス１４を利用し、バッファ７６及びランチ７
８を介してルール拳レジスタ８６に供給される。

第４図は、論理回路８２の好適な実施例をブロック図で
示したものである。第４図のブロック図は、−組の１６
個の８／１マルチプレクサ９６（ＭＵＸ　Ｏ−ＭＵ　１
　）を有する。８木のデーターライン（ＲＯ〜Ｒ７）上
の信号、及び、ルール・レジスタ８６に記憶されたルー
ル拳データの１ビツトは、マルチプレクサ９６の夫々の
８個の入力端子に加えられる。論理回路８２の入力端子
Ａ。

Ｂ、Ｃに加えられる１６ビツトーワードの夫々の第１ピ
ツ）　（ＡＯ，ＢＯ或いはＣＯ）は、ＭＵＸＯへの３個
の制御入力の対応する入力に加えられる。同様に、論理
回路８２のＡ、Ｂ、Ｃの連続したビットは、連続したマ
ルチプレクサ９６の制御端子に加えられる。夫々のマル
チプレクサ論理回路８２の１ビット出力Ｄｏ−Ｄ１５は
、論理回路８２の１６個のビット出力りの個々のビット
を構成する。

夫々のマルチプレクサ９６は、ルールΦレジスタ８６の
出力ラインＲＯ−Ｒ７を介して送られてきたデータ・ピ
ッ）　（０又は１）を、対応するマルチプレクサ出力ラ
インＤＯＮＤ１５に供給する。このラインＲＯ〜Ｒ７は
、マルチプレクサの制御端子に現れる３個のビット・コ
ードＡＯ−Ａ１５、ＢＯ−Ｂ１５．Ｃ０−Ｃｌ３に応じ
て選択される。したがって、夫々のマルチプレクサは、
ラインＲＯ−Ｒ７の状態を適切にセットするために、ル
ール−レジスタ８６内の適当な８ビツトφデータを単に
記憶することにより、対応するＡＯ−Ａ１５、ＢＯ−Ｂ
１５、Ｃｏ−Ｃｌ３の組合せが発生すると、出力Ｄｏ−
Ｄ１５を発生するようにプログラムされる。

再び第３図において、１６ビツト・データ番ワードは、
表示制御器から、データ・バスデータ・バス１４．バッ
ファ７６、ラッチ７８．３２／１６ビツトのマルチプレ
クサ８０を介し、論理回路８２の入力端Ｃに加えられる
。マルチプレクサ８０の切換位置は１表示制御器から、
制御ライン２６を介して送出される制御ビット（スクロ
ール）により決定される。このように、表示制御器から
論理回路８２の入力端Ｃに加えられた１６ビツト・ワー
ドは、論理回路８２が必要とすれば変更され、出力端り
及びマルチプレクサ６４を介し、データ・レジスタ６６
に加えれて記憶され、続いて、プレーンＯのＲＡＭチッ
プの選択されたアドレスに書込まれる。

論理回路８２の入力端Ａの１６ビツ）−データ・ワード
は、プレーン０のＲＡＭから読出され、バッファ６２、
マルチプレクサ９２．ラッチ９４を介して、端子Ａに加
えられる。マルチプレクサ９２は、マルチプレクサ６４
の切換状態を制御する制御ライン上の信号と同一のＲ／
Ｗ制御信号により制御される。他の方法として、論理回
路８２の端子Ａに現れるデータは、メモリ書込み動作中
、外部の制御システムから、データ・バス１４、バッフ
ァ７６、ランチ７８、マルチプレクサ９２及び９４を介
して、加えるようにしてもよい、データ・レジスタ６６
に記憶された１６ビツト・ワードは、論理回路８２の入
力端に連続して現れる。

レジスタ及びラッチ６６．７０．８６及び９２のローデ
ングは、アドレス番バス２４のレジスターアドレスに基
づいて、アドレス・デコーダ９５から発生するストロー
ブ信号により制御される。

スクロール動作中、アレイ１６から読出されたデータは
、ＦＩＦＯスクロール・バッファ１００に記憶される。

このバッファ１００は、８個の１６ビツト・ラッチｌ　
Ｏ２（ＬＡＴＣＨＬ−ＬＡＴＣＨ８）と、バレルＯシフ
タ１０４．及びＦＩＦＯ制御ｉｔ＠路１０８を有する。

ラッチ１−５は、バッファ６２とバレル・シフタ１０４
の間に直列に接続されている。チッチ４の出力は、又、
バレル・シフタ１０４の他の入力端に加られる。一方、
ラッチ６−８は、バレル・シフタ１０４の出力端とマル
チプレクサ８０の入力端の間に直列に接続されている。

ＦＩＦＯ制御回路１０６は、制御ラインＥ１−Ｅ８を付
勢することにより、ラッチＬＴＨＩ−８をイネーブルす
る。ラッチをイネーブルにすると、ラッチの入力端に加
えられたデータが、ラッチの出力端に現れる。制御入力
によって付勢されないと、ラッチは入力信号を保持する
。

したがうて、ラッチの出力は最後の状態に保持され、ラ
ッチ入力の変化に影響されない。

スクロール中に、アレイ１６から読出されたデータ・ワ
ードは、ＦＩＦＯバッファ１００内のラッチからラッチ
に送られる。ラッチＬＴＨ４の１６ビツトの出力・ワー
ド、及び、ラッチＬＴＨ５の１６ビツトの出力ワードは
、バレル・シフタ１０４に加えられる３２ビツトのサー
キュラ−人力ワードを構成する。バレル拳シフタ１０４
は、１６ビツトの出力ワードを発生する。この出力ワー
ドは、３２ビツトのサーキュラ−人力ワードの連続１６
ビツトを構成する。バレル・シフタ１０４の出力は、ラ
ッチＬＴＨ８の入力となる。３２ビツトのサーキュラ−
壷ワードには、３０の異った連続１６ビツトが存在し、
バレル−シフタ１０４により選択され且つ出力される連
続１６ビツトは、バレル・シフタ１０４のシフト制御入
力端に加えられる５ビツトのデータ・ワードＳＢにより
決定される。このワードは、表示プロセッサから出力さ
れ、データ・ラインデータ赤バス１４、バッファ７６、
ランチ７８を介してレジスタ８４に加えられた後、最初
に、モード拳レジスタ８４に記憶される。このＳＢワー
ドは、次に、ＦＩＦＯ制御回路１０６を介し、モード拳
レジスタ８４からバレル・シフタ１０４に加えられる。

垂直スクロール中、タイル列の４個のピクセルデータ・
ワードは、上述したように、４個のＣＡＳストローブ以
前に、ＲＡＳストローブを使用して、連続的に、アレイ
１６から読出される。このＣＡＳ信号は、制御ライン２
６により、ＦＩＦＯ制御回路１０６に印加される。更に
、システム・クロック信号が、制御ライン２６を介して
ＦＩＦＯ制御回路１０６に加えられる。最初に、全ての
ＦＩＦＯバッファ・ラッチ１０２を入力信号をラッチし
ない状態にする。夫々のデータが読出されると、そのデ
ータは、ＦＩＦＯバッファ１００のラッチＬＴＨＩの入
力端に加えられる。最初のＣＡＳ信号に続く最初のシス
テム・クロック信号に応じて、ＦＩＦＯ制御回路１０６
は、ラッチＬＴＨ１に接続したラインＥ１を不能とし、
ランチＬＴＨＩにラッチ動作を行なわせる。他のラッチ
は、ラッチ動作状態ではないので、最初のデータ番ワー
ドは、バッファを介して、ラッチＬＴＨ５ニ至ル、垂直
スクロールでは、バレル・シフタ１０４に加えられたデ
ータＳＢは、バレル・シフタがシフトしないようにセッ
トされる。つまり、換言すれば、ラッチＬＴＨ５の出力
端の１６ビツト・データをラッチＬＴＨ６に通し、一方
、ラッチＬＴＨ４の１６ビツトｅデータをバレル・シフ
タ１０４により無視する。

市場で簡単に手に入るバレル・シフタを使用する場合、
データの通過時間は、ラッチを通過するデータの時間に
比べて可成り遅い、したがって、最初のデータ・ワード
は、最初のシステムやクロック期間中に、バレル中シッ
クを通過しない０次のシステム−クロックのサイクルで
、制御回路ＲＡＭ１６が、ラッチＩ、ＴＨ５によりラッ
チを行なわせ、一方、ラッチＬＴＨ１を非ラツチ状態に
する。このように、次のデータ・ワードが、第２ＣＡＳ
信号に続いて読出され、ＦＩＦＯバッファに印加される
と、このデータ拳ワードは、ラッチＬＴＨ１−４を通過
するがＩ、ＴＨ５は通過しない。

その間、最初のデータ争ワードがバレル・シフタを通過
し、最後に、ラッチＬＴＨ６を通過する。

＠２ＣＡＳストローブに続く第１クロツク書サイクルで
は、制御回路１０６は、ラッチＬＴＨ６及び１をラッチ
状態とし、ＬＴＨ５を非ラツチ状態にする。したがって
、第１データ・ワードはラッチＬＴＨ８の出力に達し、
一方、バッファを通った第２データ赤ワードはラッチＬ
ＴＨ５で保持される１次のクロックΦサイクルでは、ラ
ッチＬＴＨ１及び６は非ラツチ状態となり、ＬＴＨ５及
び８はラッチ状態となる。若し、第３データ拳ワードが
、第３ＣＡＳ信号の発生したときに読出されたとすると
、このデータ・ワードは、ラッチＬＴＨ１を通過する。

第３ＣＡＳ信号の後の最初のクロック・サイクルでは、
ラッチＬＴＨ１及び６はラッチ状態であり、ラッチＬＴ
Ｈ５は非ラツチ状態である。尚、ラッチＬＴＨ８はラッ
チ状態のままである。この時点で、ラッチＬＴＨ８の入
力端に第１データ・ワードが現れ、第２データ・ワード
がＬＴＨ８の入力端で阻止され、更に、第３データ・ワ
ードがラッチＬＴＨ６の入力端で阻止される０次のクロ
ック−サイクルでは、ラッチＬＴＨＩ及び６が非ラツチ
状態となり、ＬＴＨ５及び７がラッチ状態となる。この
時点で、第１のデータ・ワードがＬＴＨ８の出力端に現
れ、第２データΦワードがＬＴＨ７の出力端に現れ、第
３のデータ・ワードがＬＴＨ５の出力端に現れる。

若し、第４のデータ・ワードが、第４ＣＡＳストローブ
の後に読出されるとすると、こノデータφワードはラッ
チＬＴＨＩに至る０次に、ＬＴＨｌ及び６がラッチ状態
となり、ＬＴＨ５が非ラツチ状態となり、第４データ・
ワードをＬＴＨ５の出力に現れるようにする。同様に、
メモリ・アレイ１６から読出された第５、＄６．第７及
び第８データ拳ワードは、夫々、ＦＩＦＯバッファ１０
０内で、且つ、ラッチＬＴＨ５，４，３及び２への入力
端において、バックアップされる。このバッファが、８
ワードを保持して満杯になると、全てのラッチはラッチ
状態を保持する。

第１データ・ワードが読出されてＦＩＦＯバッファ１０
０に記憶された後の任意の時点で、第１データ・ワード
及び後から記憶された他のデータ・ワードは、連続して
、上述のバッファ及びマルチプレクサ８０を介して、論
理回路８２の入力端Ｃに供給される。尚、プログラムを
変更すれば、論理回路８２が、受けとったデータを変更
するようにすることもでき、変更ピクセルデータ或いは
変更されないピクセルデータは、論理回路８２の出力端
りから、マルチプレクサ６４を介して、レジスタ６６に
加えられる。若し、データが論理回路８２によって変更
されないとすると、表示の高及び低位置に対応するメモ
リ・アレイ１６の他のアドレスに再書込みされる。した
がって１表示を垂直にスクロールする。

他の方法として、論理回路８２は、例えば、ビット制御
ピクセルの輝度を変更するか、或いは他のアトリビュー
トを変更することにより、データを変更するようにして
もよい、このように、論理回路８２を、ＦＩＦＯバッフ
ァ１００及びメモリ・アレイ１６のタイル配置と共に使
用することにより１表示のブロック或いは窓の選択され
たアトリビュートの高速変更、或いは、表示窓の高速同
時変更及びスクロールが可能である。

チータラ、ＦＩＦＯバッファ１００から取出し、メモリ
ｅアレイ１６に書込む際、マルチプレクサ８０を、ラッ
チＬＴＨ８の出力に現れたデータを、論理回路８２の入
力端Ｃに加えるように制御する。このデータは、変更さ
れて、上述したように、メモリに再び読込まれる。制御
ライン２６の他のラインは、スクロールＦＩＦＯアンロ
ード信号（ＳＦＵ）を運び、この信号は、ＦＩＦＯの制
御回路１０６に加えられる。尚、この信号ｔ±、バッフ
ァ１００のアンロード動作中に、各ＣＡＳ信号の発生毎
に、発生する。ＣＡＳ信号が発生すると、ラッチＬＴＨ
８の出力端に現れたデータがレジスタ６６に加えられて
メモリ・アレイ１６に再び書込まれたことを示し、ＳＦ
Ｕ信号のレベルが一時的に低下する０次のクロック信号
時に、ラッチＬＴＨ８が非ラツチ状態となり、入力端の
信号を出力端に現わす０次のクロック・サイクルでは、
ラッチＬＴＨ８がラッチ状態となり、ＬＴＨ７が非ラツ
チ状態となる。したがって、ＬＴＨ７の入力端の信号が
ＬＴＨでラッチされる。この動作は、バッフ７１０６に
記憶されている全てのデータが、１個のラッチによりシ
フトされる迄。

クロック・サイクル毎に続行される。ところで、ラッチ
ＬＴＨ８が信号を−Ｈラッチすると、第２データ・ワー
ドがその出力端に現れ、レジスタ６６に送られ、次のＣ
ＡＳストローブにおいてメモリに書込まれる。ＦＩＦＯ
制御回路は、前のデータがシフトされる毎に、データを
連続してラッチかラッチにシフトする。

バレル拳シフタ１０４の前の５個のラッチは。

少なくとも５個のデーターワードを連続して高速テ読出
し、バレル・シフタ１０４の処理速度とは無関係に、バ
ッファ１００に記憶する。同様に、バレル・シフタ１０
４の後の３個のラッチは、４個のデータ拳ワードをバッ
ファからアンロードし、この４個のデータ・ワードがメ
モリに書込まれる期間に、バレル・シフタ１０４が第４
番目のワードを処理可能であれば、上述の４個のデータ
・ワードを連続して高速で書込む０通常、４個のデータ
・ワードが比較的低速のバレル・シフタを通過するに必
要な時間は、他の目的（例えば、スクリーン・リフレッ
シュ）のために必要とされるので、バレル・シフタが、
バッファの中間に配置されるのであれば問題はない。

水平スクロールの動作中、バレル・シフタ１０４は、モ
ード・レジスタ８４内のＳＢデータによりセットされ、
ラッチＬＴＨ４及び５の出力端に現れるデータの１６ビ
ツトーサブセットを、その１６ビツト出力として選択す
る。２個の入力ワ−ドの３２ビツトは、表示された３２
個の連続してピクセルと対応し、且つ、ピクセルデータ
はＲＡＭ１６のピクセル・ブロックから読まれて書込ま
れるので、読出された後で且つメモリＲＡＭ１６に書込
む前に、夫々のピクセルの位置をワード内でシフトする
必要がある。このビット位置シフトは、水平シフトの距
離がＲＡＭ１６の倍数でない場合には、必要である。ビ
ット位置シフトの大きさは、ラッチＬＴＨ４の出力端に
現れるデータ・ワードのビット数に対応する。更に、ビ
ット位置シフトの方向は、表示されたピクセルの位置を
基準をして、ラッチＬＴＨ４内のデータが、物理的に、
ラッチＬＴＨ５内のデータの左か或いは右からによって
決まる。

ビット位置シフトを含む水平スクロール動作期間中に、
ＦＩＦＯバッファ１００をロードすることは、ビット位
置シフトが必要とされない時に、バッファをロードする
ことに類似している。但し、ラッチＬＴＨ５がラッチＬ
ＴＨ４がラッチする迄ラッチ状態にあり、更に、ラッチ
ＬＴＨ６が、ラッチＬＴＨ４のラッチの後逸、ラッチし
ない場合を除く、このことによって、バレル・シフタ１
０４の出力がラッチＬＴＨ６にラッチされる前に、２個
の連続して読出されたデータ・ワードが、ラッチＬＴＨ
４及び５の出力端及びバレル・シフタ１０４の入力端に
現れことを保証している。

左から右に水平スクロールする場合、タイル行の４デー
タ・ワードを、右から左に読出し、バッファに記憶する
。このように、Ｘカウンタ３０は、各ＣＡＳ信号の後に
、デクレメントされる。

若し、左から右へのスクロールが、ＲＡＭ１６ピクセル
の偶数倍でないシフトを含んでいれば、バレルφシフタ
１０４はデータ・ワードを発生するようにセットされる
が、このデータ・ワードの高位ビット（最右端）は、ラ
ッチＬＴＨ５内のワードの低位ビットの適当な数から成
り、一方、上述のデータ・ワードの低位ビットは、ラッ
チＬＴＨ４内のワードの高位ビットから成る。

逆に、右から左に水平スクロールする場合、タイル行の
４データ争ワードを、左から右に読出し、バッファに記
憶する。このように、Ｘカウンタ３０は、各ＣＡＳ信号
の後に、インクレメントされる。若し、右から左へのス
クロールが、ＲＡＭ１８ピクセルの偶数倍でないシフト
を含んでいれば、バレル−シフタ１０４はデータｅワー
ドを発生するようにセットされるが、このデータ轡ワー
ドの高位ビットは、ラッチＬＴＨ４内のワードの低位ビ
ットの適当な数から成り、一方、上述のデータ・ワード
の低位ビットは、ラッチＬＴＨ５内のワードの高位ビッ
トから成る。

第５図は、第３図に示したＦＩＦＯ制御回路１０６の一
実施例を示すブロック図である。第５図において、制御
回路１０６は、８個のＤ型フリップ・フロップ（ＦＦ）
ＦＦＩ−ＦＦ８を有し、夫々のＦＦは、バッファを介し
て制御ラインＥｌ−Ｅ８に接続したＱ出力を具えている
。更に、制御回路１０６は、ＦＦｌ−ＦＦ８に接続した
ＲＯＭ（リード・オンリｍ−メモリ）ｌｃＲＴ１２を有
する。ＦＦｌ−ＦＦ８のＱ出力は、図示の如く、ＲＯＭ
１１２の８本のアドレス・ラインにｖｃ続している０表
示プロセッサからの４本の制御ライン２６は％ＲＯＭＩ
　ｌ　２の他の４木のアドレス・ライン入力に接続して
いる。この表示プロセッサからの４本の制御ライン２６
は、ＣＡＳライン、スクロールＦＩＦＯロード（ＳＥＬ
）ライン、スクロールＦＩＦＯアンロード（ＳＦＵ）ラ
イン、及びスクロールＦＩＦＯクリア（ＳＦＣ）ライン
である。モード・レジスタ８４からの５個のＳＢビット
は、ＯＲゲート１データ争バス１４の入力端に印加され
、一方、このＯＲゲートの出力端は、ＲＯＭＩ　ＣＲＴ
Ｉ　２の他のアドレス・ライン入力端に加えられる。ク
ロック信号ＣＫは、ＦＦｌｌ０全部のクロック端に共通
して加えられる。

ＦＦｌｌ０のＱ出力は、ＦＦがクロック・パルスＣＬＫ
によりストローブされると、Ｄ入力端の現在の状態に合
うように状態が変化する。ＲＯＭ１１２は、ＦＦｌｌ０
と共に、状態回路を構成する。つまり、夫々のＦＦのＤ
入力端の電流状態は、全ＦＦのＱ出力端の集約的な状態
と、ＲＯＭ１１２への他のアドレス入力の状態とに基づ
いて、高或は低レベルとなる。ＲＯＭの入力と出力の間
の規則は、ＲＯＭ内に記憶されているデータにより決ま
る。

ｗＩＪ８図は、ＲＯＭ（７）Ｄ　Ｉ　−０８出力とＲＯ
Ｍへの全入力の間の関係を示す図であり、Ｄｉ−０８出
力に対し、どの状態の下で、Ｄ出力が高レベルとなるか
を、プール代数で記したものである０代数式が真（論理
１）ならば、対応するＤ出力は真であり、代数式が偽な
らば、対応するＤ出力は低レベルである。ＲＯＭ１１２
のデータをこの代数式に合うようにすれば、ＦＩＦＯバ
ッファ１００のローデング及びアンローデングは、上述
したように動作する。

バッファからのデータをクリアするためには、信号ＳＦ
Ｃを低レベルにする。尚、常時は、ＳＦＣは高レベルで
ある。低レベルの信号ＳＦＣは、Ｑ２．Ｑ３、Ｑ４．Ｑ
５、Ｑ７及びＱ８を、次のクロックＣＫサイクルにおい
て、高レベルとする０次に、第２ＣＫサイクルで、Ｑｌ
及びＱ６が高レベルとなる。Ｑ出力が全部高レベルにな
ると、バッファ１００の全ラッチへのＥ制御入力が高レ
ベルとなり、ラッチを非ラツチ状態とする。

最初に、ＦＩＦＯバッファ１００にデータが存在しない
場合、ＦＦｌｌ０の全ＦＦのＱ出力は高レベルとなるの
で、全ラッチは非ラツチ状態となる。信号ＣＡＳは、Ｄ
ｌに対する代数式に使用されており、各信号ＣＡＳの後
にラッチＬＴＨＩをラッチ状態にする。一方、信号ＳＦ
Ｌは、表示制御器がバッファ１００にデータをロードす
る時以外は、通常低レベルである０表示制御器がバッフ
ァｌＯＯにデータをロードする時には、信号ＳＦＬは、
信号ＣＡＳと同時に高レベルとなり、１０にサイクル期
間中高レベルに留まる。第５図のＯＲゲー）　１データ
・バス１４からの信号ＺＳＮは、ＳＢビットの１つが高
レベルであれば、高レベルである。この状態は、バレル
・シルクが、データのピクセル−ビット位置をシフトし
ていることを示している。信号ＺＳＮは、ラッチＬＴＨ
６がラッチされるの防止するか、又は、ラッチＬＴＨ５
がＬＴＨ４がラッチされる迄非ラツチ状態になるのを防
止するために、Ｄ５及びＤ６の代数式に使用されている
。信号ＳＦＵは、表示制御器がバッファからのデータを
読出す時以外は、高レベルである。尚、信号ＳＦＵは、
バッファによるデータのシフトを開始するために、ＩＣ
Ｋサイクル期間中、低レベルとなる。信号ＳＦＵは、し
たがって、Ｄ８に対する代数式に使用され、信号ＳＦＵ
が低レベルになった時に１次のＣＫサイクルでＬＴＨ８
を非ラツチとするように、Ｄ８を高レベルにする。

ＰＩＦｌｏｏを非同期状態で動作させ、システムφクロ
ックとは無関係にデータをラッチからラッチに移動させ
ることは可能であるが、本発明の同期ＦＩＦＯバッファ
が、シルテム・クロックと協調してラッチすることが必
要である。したがって、表示制御器は、任意の時点で、
ＦＩＦＯバッファ内の何処にデータがあるかを追跡する
ことができ、非同期制御信号を必要としないでバッファ
にアクセスできる。

【図面の簡単な説明】

第１図は本発明に係るフレーム・バッファ・メモリ装置
のブロック図、第２図はメモリ・タイルのアドレスを示
す図、第３図は第１図に示したデータ制御器のブロック
図、第４図は第３図に示した論理回路のブロック図、第
５図は第２図に示したＦＩＦＯ制御回路のブロック図、
第６図は第５図に示したＲＯＭの入出力関係を示す図で
ある。図中、１６はＲＡＭ（ランダム・アクセス・メモリ）ア
レイ、２０はプレーン・データ制御器、３８はマルチプ
レクサである。

Claims

【特許請求の範囲】複数の行及び複数の列のピクセルから構成されるスクリ
ーン画像信号を記憶し且つ変形する装置に関し、上記ピ
クセルの各々は、記憶された対応ピクセル・データに応
じて制御されるアトリビュートを有し、上記ピクセル・データを記憶するランダム・アクセス・
メモリを具え、上記ピクセル・データは上記ランダム・
アクセス・メモリに複数のワードとして記憶され、該複
数のワードの夫々は水平方向に隣接する複数のピクセル
を一組とする夫々の組に対応するピクセル・データを含
み、夫々のワードは別個にアドレスされ、上記複数のワ
ードは複数のタイルとして配置され、該複数のタイルの
夫々は、水平及び垂直方向に隣接したピクセルから成る
矩形のサブセットに対応するピクセル・データ・ワード
の行及び列から成り、上記ランダム・アクセス・メモリに対して第１アドレス
・ビット・セットを供給し、続いて第２アドレス・ビッ
ト・セットを供給して上記ランダム・アクセス・メモリ
をアドレスし、上記第１アドレス・ビット・セットの第
１サブセットにより夫々のタイル内の何れのピクセル・
ワード行がアドレスされるかを判断し、上記第２アドレ
ス・ビット・セットの第２サブセットにより夫々のタイ
ル内の何れのピクセル・ワード列がアドレスされるかを
判断し、上記第１及び第２アドレス・ビット・セットの
他のビットにより、何れのタイルがアドレスされている
かを判断する手段とを有することを特徴とするフレーム
・バッファ・メモリ装置。