JPH02128269A - プログラムイニシャルロード方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラムイニシャルロード方式に関し、特に
マルチプロセッサシステムにおいて、マスタープロセッ
サが、スレーブプロセッサのバスイネーブル信号および
プログラムカウンタをダイレクトにコントローすること
で、ＲＯＭを要さずにスレーブプロセッサのプログラム
をイニシャルロードすることを可能とするプログラムイ
ニシャルロート方式に関する。

〔従来の技術〕

従来、例えば、特開昭５７−１３４７４１号公報に開示
されている如く、端末装置の内部固定記憶装置の規模の
縮小を目的とした、プログラムオンラインロード方式が
知られている。

この方式は、データやプログラムを格納するための主記
憶装置と常用プログラムや定数等を格納した固定記憶装
置部と制御部とを有する中央処理装置と、該中央処理装
置に接続されたプログラムおよびデータを格納するため
の補助記憶装置と、交換網を介する通信回線によって結
ばれ制御部と常用プログラムや定数を格納した固定配装
置部とデータやプログラムを格納するための主記憶装置
を有する端末装置とにより構成され、上記端末装置を制
御するプログラムを前記中央処理装置に接続された補助
記憶装置に格納し、端末装置は必要に応じて中央処理装
置に補助記憶装置からプログラムを読出させて、該プロ
グラムを通信回線を介して端末装置の主記憶装置ヘロー
ドすることを特徴とするものである。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術においては、端末装置に、
ハードウェア制御、パワーオン後のシステム初期化を行
うための常用プログラムを格納したＲＯＭ（ｒＢｏｏｔ
　ＲＯＭＪと呼ばれる）を搭載しておく必要がある。上
記ＢｏｏｔＲＯＭおよびその周辺回路を含めたハードウ
ェアの大きさは相当なものとなり、装置全体の小形化お
よびコストダウンに障害となっていた。なお、同様の問
題は、マルチプロセッサシステムにおけるスレーブプロ
セッサについても存在し、スレーブプロセッサの小形化
およびコストダウンに障害となっていた。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、マルチプロセッサシステムにおけるスレーブプロ
セッサの上記ＢｏｏｔＲＯＭをも要さずにスレーブプロ
セッサのプログラムをイニシャルロードすることを可能
とするプログラムイニシャルロード方式を提供すること
にある。

〔課題を解決するための手段〕

本発明の上記目的は、マスタープロセッサとスレーブプ
ロセッサから構成されるシステムにおいて、マスタープ
ロセッサが、スレーブプロセッサのバスイネーブル信号
およびプログラムカウンタをダイレクトにコントロール
することにより、前記スレーブプロセッサのプログラム
をイニシャルロードすることを特徴とするプログラムイ
ニシャルロード方式によって達成される。

〔作用〕

本発明に係るプログラムイニシャルロード方式において
は、スレーブプロセッサ側に、アドレスバスをデコード
して、マスタープロセッサが、スレーブプロセッサのバ
スイネーブル信号およびプログラムカウンタをダイレク
トにコントロールすることを可能にするための制御信号
を発生するコントロールユニットを付加するにより、前
記スレーブプロセッサのプログラムのイニシャルロード
を可能にするものである。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第２図は、本発明の作用する典型的なマルチプロセッサ
システムの構成を示すものであり、１１はマスターＣＰ
Ｕ、１２ａ、１２ｂはスレーブＣＰＵ、１３は外部記憶
装置としてのディスク装置、１４はコモンバスを示して
いる。

第１図は、本発明の実施例を示す要部構成図であり、第
２図に示したスレーブＣＰＵのうちの一つの内容を、コ
モンバスとの関係で示している。

なお、以下、第２図に示す、スレーブＣＰＵと本発明で
付加されるロジックユニットとを組合せたものを、スレ
ーブユニットと呼ぶことにする。

スレーブユニットは、スレーブＣＰＵと本発明で付加さ
れるロジックユニットから構成されており、ロジックユ
ニット内には、デコーダ２１．コントロールユニット２
２が備えられている。また、該コントロールユニット２
２は、第３図に示す如く、アドレスジェネレータ３１．
バスイネーブル（ＢＥ）コントローラ３２が備えられて
いる。

上記各構成要素の機能については、以下の動作説明の中
で、逐次、説明する。

スレーブユニットは、コモンバスのアドレス空間上にマ
ツピングされている。スレーブユニット中のデコーダ２
１は、アドレスバス（Ａ−Ｂ　ｕｓ）をデコードして後
述する制御信号■〜■を生成する。

該制御信号■〜■は、コントロールユニット２２に送ら
れる。コントロールユニット２２は、まず、上記制御信
号■でコモンバス上へ、ＤＲＱ信号を生成し、これと同
時に、アドレスジェネレータ３■のイニシャルクリア（
１１０１１０−ド）を行う。

マスターＣＰＵＩＩは、上述のコモンバス上のＤＲＱ信
号を認知して、例えば、ＤＭＡコントローラの発行する
ＷＲ，ＤＡＣＫ信号により、前述のディスク１３からコ
モンバス１４を介して、これにより、スレーブユニット
へデータ（プログラム）が渡される。このとき、コント
ロールユニット２２がらのスレーブユニットへのＢＥ倍
信号、ノンアクティブとなっており、スレーブＣＰＵの
コントロール信号、データライン、アドレスラインは、
トライステートバッファによってフローティングとなっ
ている。コモンバスからのＷＲ，ＤＡＣＫ信号により、
コモンバスのデータはスレーブユニットのローカルメモ
リ２３へ直接書込まれる。上述のＤＡＣＫ、ＷＲパルス
が１つ入る毎に、ローカルメモリ２３のアドレスカウン
タは１つカウントアツプされる。

上述の如き動作により、イニシャルロードすべきプログ
ラムデータがすべて転送された後、マスターＣＰＵＩＩ
は、アドレスバスによりスレーブユニット上にデコード
信号■を生成し、ＤＭＡ起動回路３３のＤＲＱ出力を落
としくノンアクティブ）、更に、デコード信号■を生成
することにより、データバス（Ｄ−Ｂｕｓ）、　（Ａ−
Ｂｕｓ）のドライブ権は、ＢＥ信号によりコントロール
ユニット２２から、スレーブＣＰＵに移る。引続き、マ
スターＣＰ　Ｕｌｌは、コモンバスのデータバスにスレ
ーブＣＰＵのプログラムカウンタにラッチさせるための
プログラムスタートアドレスを出力し、デコード信号■
によりラッチさせる。

その後、スレーブＣＰＵは、ラッチしたアドレスから、
インストラクションのフェッチを行って行く。

上記実施例によれば、マルチプロセッサシステムのマス
ターＣＰＵが、ダイレクトにスレーブＣＰＵのプログラ
ムカウンタ、バスイネーブル信号をコントロールし、ま
た、イニシャルプログラムロード（ダウンロード）は、
スレーブＣＰＵが全く関与せずに行われるので、前述の
ＢｏｏｔＲＯＭを要さずに、プログラムをイニシャルロ
ードすることができる。

なお、上記実施例は一例として示したものであり、本発
明はこれに限定されるものではない。

〔発明の効果〕

以上述べた如く、本発明によれば、マスタープロセッサ
とスレーブプロセッサから構成されるシステムにおいて
、スレーブプロセッサ側にコントロールユニット等を設
けて、マスタープロセッサが、スレーブプロセッサのバ
スイネーブル信号およびプログラムカウンタをダイレク
トにコントロールすることにより、前記スレーブプロセ
ッサのプログラムをイニシャルロードするようにしたの
で、マルチプロセッサシステムにおけるスレーブプロセ
ッサのＢｏｏｔＲＯＭをも要さずにスレーブプロセッサ
のプログラムをイニシャルロードすることを可能とする
プログラムイニシャルロード方式を実現できるという顕
著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す要部構成図、第２図は本
発明の作用する典型的なマルチプロセッサシステムの構
成を示す図、第３図は実施例の要部であるコントロール
ユニットの構成例を示す図である。 １１：マスターＣＰＵ、１２ａ　、　１２ｂ　ニスレー
プＣＰＵ、１３：ディスク装置、１４：コモンバス、２
１：デコータ、２２：コントロールユニット、２３ニス
レープＣＰＵのローカルメモリ、３１ニアドレスジエネ
レータ、３２：ＢＥコントローラ、３３：ＤＭＡ起動回
路。

Claims (1)

【特許請求の範囲】
1. （１）マスタープロセッサとスレーブプロセッサから構
   成されるシステムにおいて、マスタープロセッサが、ス
   レーブプロセッサのバスイネーブル信号およびプログラ
   ムカウンタをダイレクトにコントロールすることにより
   、前記スレーブプロセッサのプログラムをイニシャルロ
   ードすることを特徴とするプログラムイニシャルロード
   方式。