JPS61151776A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61151776A JPS61151776A JP59277268A JP27726884A JPS61151776A JP S61151776 A JPS61151776 A JP S61151776A JP 59277268 A JP59277268 A JP 59277268A JP 27726884 A JP27726884 A JP 27726884A JP S61151776 A JPS61151776 A JP S61151776A
- Authority
- JP
- Japan
- Prior art keywords
- load
- instruction
- memory
- microcomputer
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はマイクロコンピュータ、特に複数の演算処理部
を有するマイクロコンピュータに関する。
を有するマイクロコンピュータに関する。
音声認識など、データ処理が複雑で高速性が要求される
、特殊な目的のために設計されたマイクロコンピュータ
では、データ処理の目的ごとに複数の演算処理部が設け
られ、それぞれが独立して演算処理を行なうことにより
処理速度を上げるようにしている。また、このようなマ
イクロコンピュータでは、それぞれの演算処理部がデー
タ処理を高速に行なえるように、インストラクションの
フェッチを演算処理部内のメモリ（以下、インストラク
ションメモリとする）から行なうようになっている。さ
らに種々の演算方式に対応しやすいようにこのインスト
ラクションメモリはＲＡＭで構成されている。このため
、このマイクロコンピュータではデータ処理を行なう前
に予めインストラクションをマイクロコンピュータ外部
よりインストラクションメモリにロードする必要がある
。
、特殊な目的のために設計されたマイクロコンピュータ
では、データ処理の目的ごとに複数の演算処理部が設け
られ、それぞれが独立して演算処理を行なうことにより
処理速度を上げるようにしている。また、このようなマ
イクロコンピュータでは、それぞれの演算処理部がデー
タ処理を高速に行なえるように、インストラクションの
フェッチを演算処理部内のメモリ（以下、インストラク
ションメモリとする）から行なうようになっている。さ
らに種々の演算方式に対応しやすいようにこのインスト
ラクションメモリはＲＡＭで構成されている。このため
、このマイクロコンピュータではデータ処理を行なう前
に予めインストラクションをマイクロコンピュータ外部
よりインストラクションメモリにロードする必要がある
。
従来は、実行前のインストラクションのロードのために
インストラクションメモリの一部をイニシャルプログラ
ムローダ（以後、ＩＰＬとする）として予めＲＯＭ化し
ておき、ＩＰＬ起動してインストラクションのロードを
行なっていた。
インストラクションメモリの一部をイニシャルプログラ
ムローダ（以後、ＩＰＬとする）として予めＲＯＭ化し
ておき、ＩＰＬ起動してインストラクションのロードを
行なっていた。
第３図はこのような従来のマイクロコンピュータの構成
図である。このマイクロコンピュータｌはマスク演算処
理部３とスレーブ演算処理部２から構成されている。マ
スク演算処理部３はマイクロコンピュータｌの制御をも
行なう機能をもっている。各演算処理部２，３は、イン
ストラクションメモリであるＲＡＭ２２、ＲＡＭ３２と
ＲＯＭ３３と、このインストラクションメモリからイン
ストラクションをフェッチしてきて演算を実行する演算
実行部２１．３１． インストラクションフェッチ用
プログラムカウンタ２３ 、３４、書込み制御部２４．
３５から構成されている。内部パス４は各演算処理部２
．３を結ぶ共通パスである。マイクロコンピュータ外部
からのデータはデータバス９．パスバッファ５を通り、
データレジスタ（以下、ＤＲレジスタとする）７に書き
こまれる。 ＯＲレジスタ７内のデータはマスク演算処
理部３によりマイクロコンピュータ１内部の不図示のレ
ジスタやメモリに転送される。
図である。このマイクロコンピュータｌはマスク演算処
理部３とスレーブ演算処理部２から構成されている。マ
スク演算処理部３はマイクロコンピュータｌの制御をも
行なう機能をもっている。各演算処理部２，３は、イン
ストラクションメモリであるＲＡＭ２２、ＲＡＭ３２と
ＲＯＭ３３と、このインストラクションメモリからイン
ストラクションをフェッチしてきて演算を実行する演算
実行部２１．３１． インストラクションフェッチ用
プログラムカウンタ２３ 、３４、書込み制御部２４．
３５から構成されている。内部パス４は各演算処理部２
．３を結ぶ共通パスである。マイクロコンピュータ外部
からのデータはデータバス９．パスバッファ５を通り、
データレジスタ（以下、ＤＲレジスタとする）７に書き
こまれる。 ＯＲレジスタ７内のデータはマスク演算処
理部３によりマイクロコンピュータ１内部の不図示のレ
ジスタやメモリに転送される。
このマイクロコンピュータｌでは、ＲＯＭ３３からなる
インストラクションメモリに、インストラクションを外
部からそれぞれの演算処理部２．３内のＲＡＭ２２ 、
３２にロー１するプログラム（ＩＰＬ）が書込まれてい
る。このＩＰを起動するには外部からリセット信号ＳＲ
をリセットコントロール部８に加えて、プログラムカウ
ンタ３４の値をＩＰＬの格納されているアドレスにセッ
トする。このようにして起動されたＩＰＬにより、外部
からＯＲレジスタ７に書きこまれたインストラクション
はＩＰＬ内で指定されたメモリに転送される。
インストラクションメモリに、インストラクションを外
部からそれぞれの演算処理部２．３内のＲＡＭ２２ 、
３２にロー１するプログラム（ＩＰＬ）が書込まれてい
る。このＩＰを起動するには外部からリセット信号ＳＲ
をリセットコントロール部８に加えて、プログラムカウ
ンタ３４の値をＩＰＬの格納されているアドレスにセッ
トする。このようにして起動されたＩＰＬにより、外部
からＯＲレジスタ７に書きこまれたインストラクション
はＩＰＬ内で指定されたメモリに転送される。
しかしながら、上述したようにインストラクションメモ
リ内の固定されたＩＰＬにより、ＲＡＭで構成されるイ
ンストラクションメモリにインストラクタ１ンをロード
してい〈従来の方法では次のような問題点があった。
リ内の固定されたＩＰＬにより、ＲＡＭで構成されるイ
ンストラクションメモリにインストラクタ１ンをロード
してい〈従来の方法では次のような問題点があった。
（１） ＩＰＬではプログラムが固定されているので。
外部からのロード先であるメモリを指定することはでき
ない。
ない。
（２）通常、 ＩＰＬは複数のインストラクションメモ
リすべてにプログラムをロードするようになっているた
め、ある演算処理部が動作中に他の処理部のインストラ
クションメモリにプログラムをロードするキラなことや
、一部のメモリだけにロードするようなことはできない
。
リすべてにプログラムをロードするようになっているた
め、ある演算処理部が動作中に他の処理部のインストラ
クションメモリにプログラムをロードするキラなことや
、一部のメモリだけにロードするようなことはできない
。
（３）また、 ＩＰＬを起動するためには外部よりリセ
ット信号ＳＲを加えなければならないが、リセット信号
Ｓ！Ｉはマイクロコンピュータ１内のロードに関係する
レジスタ以外のレジスタをもイニシャライズしてしまう
ため、レジスタの値を保持したままでプログラムロード
を行なうことはできない。
ット信号ＳＲを加えなければならないが、リセット信号
Ｓ！Ｉはマイクロコンピュータ１内のロードに関係する
レジスタ以外のレジスタをもイニシャライズしてしまう
ため、レジスタの値を保持したままでプログラムロード
を行なうことはできない。
本発明の目的はインストラクションをロードするメモリ
を外部から指定することができるマイクロコンピュータ
を提供することにある。
を外部から指定することができるマイクロコンピュータ
を提供することにある。
本発明のマイクロコンピュータは、内部の任意のメモリ
にインストラクションをロードするものであり、外部か
らの指示データに基づいて複数のメモリのうち少なくと
も１つ以上のメモリを選択し、該メモリに外部からのロ
ード要求信号に基づいてインストラクタ１ンをロードす
る制御手段を有している。
にインストラクションをロードするものであり、外部か
らの指示データに基づいて複数のメモリのうち少なくと
も１つ以上のメモリを選択し、該メモリに外部からのロ
ード要求信号に基づいてインストラクタ１ンをロードす
る制御手段を有している。
本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例に係るマイクロコンピュータ
１１の構成図である０本実施例は第３図の従来例におい
てＯＲレジスタ７、書込み制御部２４゜３５の代わりに
ＯＲレジスタ１７．書込み制御部２５．３８を設け、さ
らにロードコントロール部ｌＯを付は加えたものである
。このロードコントロール部ｌＯはＯＲレジスタ１７か
らロード先メモリを指示するデータＤＬを入力し、ロー
ド要求信号Ｓマが入力されるとデータＤ１に基づいてロ
ード先のＲＡＭ２２あるいはＲＡＭ３２にそれぞれ接続
されている書込み制御部２５あるいは３６にロードコン
トロール信号ＳＬＩ 、 ＳＬ２を出力し、書込み制
御部２５ 、３８からセット終了信号ＳＥＩ 、 Ｓ
Ｅ２が入力されると７クノリツジ信号Ｓ＾を不図示の外
部システムに出力し、ＯＲレジスタ１７から書込み終了
信号Ｓｖが入力されるとＯＲレジスタ１７にコントロー
ル信号Ｓｃを出力する。 ＯＲレジスタ１７はバスバッ
ファ５を介してデータバス９上のデータを格納し、Ｉ１
０コントロール信号Ｓｔｏが入力されると内部に格納さ
れているデータをロードコントロール部１０に出力し、
ロードコントロール部１０からコントロール信号Ｓｃが
入力されると内部に格納されているデータを内部バス４
に出力し、外部システムからデータバス９、パスバッフ
ァ５ｔ−介してインストラクションが書込まれるとロー
ドコントローラ部１０に書込み終了信号Ｓｗを出力する
。
１１の構成図である０本実施例は第３図の従来例におい
てＯＲレジスタ７、書込み制御部２４゜３５の代わりに
ＯＲレジスタ１７．書込み制御部２５．３８を設け、さ
らにロードコントロール部ｌＯを付は加えたものである
。このロードコントロール部ｌＯはＯＲレジスタ１７か
らロード先メモリを指示するデータＤＬを入力し、ロー
ド要求信号Ｓマが入力されるとデータＤ１に基づいてロ
ード先のＲＡＭ２２あるいはＲＡＭ３２にそれぞれ接続
されている書込み制御部２５あるいは３６にロードコン
トロール信号ＳＬＩ 、 ＳＬ２を出力し、書込み制
御部２５ 、３８からセット終了信号ＳＥＩ 、 Ｓ
Ｅ２が入力されると７クノリツジ信号Ｓ＾を不図示の外
部システムに出力し、ＯＲレジスタ１７から書込み終了
信号Ｓｖが入力されるとＯＲレジスタ１７にコントロー
ル信号Ｓｃを出力する。 ＯＲレジスタ１７はバスバッ
ファ５を介してデータバス９上のデータを格納し、Ｉ１
０コントロール信号Ｓｔｏが入力されると内部に格納さ
れているデータをロードコントロール部１０に出力し、
ロードコントロール部１０からコントロール信号Ｓｃが
入力されると内部に格納されているデータを内部バス４
に出力し、外部システムからデータバス９、パスバッフ
ァ５ｔ−介してインストラクションが書込まれるとロー
ドコントローラ部１０に書込み終了信号Ｓｗを出力する
。
書込み制御部２５ 、３１３は内部に書込み用プログラ
ムカウンタを有し、ロードコントロール信号ＳＬＩ 。
ムカウンタを有し、ロードコントロール信号ＳＬＩ 。
Ｓｎ２が入力されると演算実行部２１ 、３１にホール
ド信号Ｓｏｗ 、ＳＩ２を出力した後１、内部の書込み
用プログラムカウンタの値をロード開始アドレスにセッ
トしてセット終了信号ＳＭｔ 、Ｓａｗをロードコント
ロール部１０に出力し、内部バス４の上のデータを Ｒ
ＡＭ２２ 、３２に書込む。
ド信号Ｓｏｗ 、ＳＩ２を出力した後１、内部の書込み
用プログラムカウンタの値をロード開始アドレスにセッ
トしてセット終了信号ＳＭｔ 、Ｓａｗをロードコント
ロール部１０に出力し、内部バス４の上のデータを Ｒ
ＡＭ２２ 、３２に書込む。
次に本実施例の動作を第２図のタイミングチャートを参
照して説明する。
照して説明する。
まず、ロード先となるＲＡＭ２２あるいはＲＡＭ３２あ
るいは両方を指定するためのデータＤＬがデータバス９
、バスバッファ５を通してＯＲレジスタ１７に書込まれ
る。そして時刻ｔ、にＩ１０コントロール信号Ｓ！ｏが
ＯＲレジスタ１７に入力されると、ＯＲレジスタ１７に
書込まれたデータＤＬはロードコントロール部１０に転
送される。
るいは両方を指定するためのデータＤＬがデータバス９
、バスバッファ５を通してＯＲレジスタ１７に書込まれ
る。そして時刻ｔ、にＩ１０コントロール信号Ｓ！ｏが
ＯＲレジスタ１７に入力されると、ＯＲレジスタ１７に
書込まれたデータＤＬはロードコントロール部１０に転
送される。
次に時刻ｔ２に外部よりロードコントロール部１０にロ
ー・ド要求信号Ｓマが入力されると、データＤＬに基づ
いてロードコントロール部１（ｌからロード先のＲＡＭ
２２ 、３２に接続されている書込み制御部２５ 、３
８にロードコントロール信号ＳＬｔ 、Ｓｎ２が出力さ
れる。このロードコントロール信号ＳＬＩ、ＳＬ２を入
力した書込み制御部２５ 、３６は演算実行部２１．３
１に演算の一時中止を指示するホールド信号ＳＨＩ 、
ＳＩ２を出力し演算実行部２１ 、３１は演算が中止で
きる状態になったならば一時演算を中止する６次に、書
込み制御部２５ 、３８は内部の書込み用プログラムカ
ウンタの値をロード開始アドレスにセットしてセット終
了信号ＳＥｔ 、Ｓｓ：２をロードコントロール部１０
に出力する。
ー・ド要求信号Ｓマが入力されると、データＤＬに基づ
いてロードコントロール部１（ｌからロード先のＲＡＭ
２２ 、３２に接続されている書込み制御部２５ 、３
８にロードコントロール信号ＳＬｔ 、Ｓｎ２が出力さ
れる。このロードコントロール信号ＳＬＩ、ＳＬ２を入
力した書込み制御部２５ 、３６は演算実行部２１．３
１に演算の一時中止を指示するホールド信号ＳＨＩ 、
ＳＩ２を出力し演算実行部２１ 、３１は演算が中止で
きる状態になったならば一時演算を中止する６次に、書
込み制御部２５ 、３８は内部の書込み用プログラムカ
ウンタの値をロード開始アドレスにセットしてセット終
了信号ＳＥｔ 、Ｓｓ：２をロードコントロール部１０
に出力する。
セット終了信号ＳＥＩ 、ＳＩ２を入力したロードコン
トロール部ｌＯが時刻ｔ３に外部システムに７クノリツ
ジ信号Ｓ＾を出力すると、このアクノリッジ信号Ｓ＾を
確認した外部システムからロードするインストラクショ
ンがＯＲレジスタ１７に書込まれ、ＯＲレジスタ１７か
らロードコントロール部１０に書込み終了信号Ｓｗが出
力され、さらにロードコントロール部１０からＯＲレジ
スタ１７にコントロール信号ＳＣが出力される。そして
ＯＲレジスタ１７に書込まれたデータ（インストラクシ
ョン）が内部バス４に出力される。内部バス４にデータ
が出力されたならば書込み制御部２５ 、３１３は内部
バス４−ヒのデータを書込み用プログラムカウンタ２３
、３４の値に基づいてＲＡＭ２２ 、３２に書込み、
カウンタ値を更新して次の書込みに備える。
トロール部ｌＯが時刻ｔ３に外部システムに７クノリツ
ジ信号Ｓ＾を出力すると、このアクノリッジ信号Ｓ＾を
確認した外部システムからロードするインストラクショ
ンがＯＲレジスタ１７に書込まれ、ＯＲレジスタ１７か
らロードコントロール部１０に書込み終了信号Ｓｗが出
力され、さらにロードコントロール部１０からＯＲレジ
スタ１７にコントロール信号ＳＣが出力される。そして
ＯＲレジスタ１７に書込まれたデータ（インストラクシ
ョン）が内部バス４に出力される。内部バス４にデータ
が出力されたならば書込み制御部２５ 、３１３は内部
バス４−ヒのデータを書込み用プログラムカウンタ２３
、３４の値に基づいてＲＡＭ２２ 、３２に書込み、
カウンタ値を更新して次の書込みに備える。
この後、時刻ｔａに再びロードコントロール部１０がア
クノリッジ信号Ｓ＾を外部に出力すると、外部システム
はインストラクションをＩＩＲレジスタ１７に書込み、
前述と同様にしてインストラクションがＲＡＭ２２ 、
３２に転送される。
クノリッジ信号Ｓ＾を外部に出力すると、外部システム
はインストラクションをＩＩＲレジスタ１７に書込み、
前述と同様にしてインストラクションがＲＡＭ２２ 、
３２に転送される。
この動作はロード要求信号Ｓマが入力される限り続けら
れ、時刻Ｌ５にロード要求信号Ｓマが外部より入力され
なくなると、ロードコントロール部１０から再びロード
コントロール信号ＳＬＩ 、Ｓｎ２が書込み制御部２５
．３８に出力され、書込み制御部２５ 、３８はホール
ド信号ＳＨＩ 、ＳＩ２を解除して、新たにロードされ
たインストラクションが実行される。
れ、時刻Ｌ５にロード要求信号Ｓマが外部より入力され
なくなると、ロードコントロール部１０から再びロード
コントロール信号ＳＬＩ 、Ｓｎ２が書込み制御部２５
．３８に出力され、書込み制御部２５ 、３８はホール
ド信号ＳＨＩ 、ＳＩ２を解除して、新たにロードされ
たインストラクションが実行される。
以上説明したように、本発明は、複数の演算処理部から
なるマイクロコンピュータに外部から演算処理部内のメ
モリを選択してインストラクションをロードすることに
より、ある演算処理部が動作中でもこの処理部の動作を
止めることなく他の演算処理部内のメモリにインストラ
クションをロードすることができ、この種のマイクロコ
ンピュータの実行効率を一ヒげる効果がある。
なるマイクロコンピュータに外部から演算処理部内のメ
モリを選択してインストラクションをロードすることに
より、ある演算処理部が動作中でもこの処理部の動作を
止めることなく他の演算処理部内のメモリにインストラ
クションをロードすることができ、この種のマイクロコ
ンピュータの実行効率を一ヒげる効果がある。
第１図は本発明の一実施例に係るマイクロコンピュータ
１１の構成図、第２図は実施例の動作を示すタイミング
チャート、第３図は従来例に係るマイクロコンピュータ
１の構成図である。 １．１１・・・マイクロコンピュータ、２・・・スレー
ブ演算処理部、 ３・・・マスク演算処理部。 ４・・・内部バス、 ５・・・バスバッファ、 ６・・・ステータスレジスタ、 ７．１７・・・データレジスタ、 ８・・・リセットコントロール部、 ９・・・データバス、 １０・・・ロードコントロール部。 ２１ 、３１・・・演算実行部、 ２２ 、３２・・・ＲＡＭ、 ２３ 、３４・・・プログラムカウンタ、２５ 、３８
・・・書込み制御部、 ３３・・・ＲＯＭ、 ＳＩｏ・・・Ｉ１０コントロール信号、Ｓｉ・・・ロー
ド要求信号、 Ｓ＾・・・アクノリッジ信号、 ＳＲ・・・リセット信号、 Ｓｃ・・・コントロール信号、 Ｓｗ・・・書込み終了信号。 Ｓｂｓ 、ＳＬ２・・・ロードコントロール信号、Ｓｉ
ｔ 、Ｓｉｔ２・・・セー、ト終了信号、Ｓ引、ＳＲ２
・・・ホールド信号。 特許出願人 日本電気株式会社 又じン′
１１の構成図、第２図は実施例の動作を示すタイミング
チャート、第３図は従来例に係るマイクロコンピュータ
１の構成図である。 １．１１・・・マイクロコンピュータ、２・・・スレー
ブ演算処理部、 ３・・・マスク演算処理部。 ４・・・内部バス、 ５・・・バスバッファ、 ６・・・ステータスレジスタ、 ７．１７・・・データレジスタ、 ８・・・リセットコントロール部、 ９・・・データバス、 １０・・・ロードコントロール部。 ２１ 、３１・・・演算実行部、 ２２ 、３２・・・ＲＡＭ、 ２３ 、３４・・・プログラムカウンタ、２５ 、３８
・・・書込み制御部、 ３３・・・ＲＯＭ、 ＳＩｏ・・・Ｉ１０コントロール信号、Ｓｉ・・・ロー
ド要求信号、 Ｓ＾・・・アクノリッジ信号、 ＳＲ・・・リセット信号、 Ｓｃ・・・コントロール信号、 Ｓｗ・・・書込み終了信号。 Ｓｂｓ 、ＳＬ２・・・ロードコントロール信号、Ｓｉ
ｔ 、Ｓｉｔ２・・・セー、ト終了信号、Ｓ引、ＳＲ２
・・・ホールド信号。 特許出願人 日本電気株式会社 又じン′
Claims (1)
- 【特許請求の範囲】 それぞれ専用のインストラクションを実行する複数の演
算処理部を有し、各演算処理部は前記の各インストラク
ションのフェッチをそれぞれ内部のメモリから行なうマ
イクロコンピュータにおいて、 外部からの指示データに基づいて複数の前記メモリのう
ち少なくとも１つのメモリを選択し、該メモリに外部か
らのロード要求信号に基づいて前記インストラクション
をロードする制御手段を有することを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277268A JPS61151776A (ja) | 1984-12-26 | 1984-12-26 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277268A JPS61151776A (ja) | 1984-12-26 | 1984-12-26 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61151776A true JPS61151776A (ja) | 1986-07-10 |
Family
ID=17581150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277268A Pending JPS61151776A (ja) | 1984-12-26 | 1984-12-26 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
-
1984
- 1984-12-26 JP JP59277268A patent/JPS61151776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
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