JPS59116875A - マルチプロセツサシステムにおけるｉｐｌ方法 - Google Patents
マルチプロセツサシステムにおけるｉｐｌ方法Info
- Publication number
- JPS59116875A JPS59116875A JP22885182A JP22885182A JPS59116875A JP S59116875 A JPS59116875 A JP S59116875A JP 22885182 A JP22885182 A JP 22885182A JP 22885182 A JP22885182 A JP 22885182A JP S59116875 A JPS59116875 A JP S59116875A
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- JP
- Japan
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- program
- processor
- ipl
- control data
- loading
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマルチプロセッサシステムにおけるＩ Ｐ Ｌ
（Ｉｎ１ｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄ ）方
法に係）、例えば電子交換システムにおけるメインプロ
セッサとコールプロセッサのように機能分散及び負荷分
散されたマルチプロセッサシステムにおけるＩＰＬ方法
に関するものである。
（Ｉｎ１ｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄ ）方
法に係）、例えば電子交換システムにおけるメインプロ
セッサとコールプロセッサのように機能分散及び負荷分
散されたマルチプロセッサシステムにおけるＩＰＬ方法
に関するものである。
従来技術と問題点
例えば第１図に示すように、コールプロセッサ（以下Ｃ
ＰＲという）３，４．５・・・・・・に交換用ネットワ
ークを接続してコール処理等の交換制御を行わせ、また
メインプロセッサ（以下ＭＰＲという）１でシステム全
体の制御を行わせるようにしたマルチプロセッサシステ
ムでは、各ＣＰＲ３。
ＰＲという）３，４．５・・・・・・に交換用ネットワ
ークを接続してコール処理等の交換制御を行わせ、また
メインプロセッサ（以下ＭＰＲという）１でシステム全
体の制御を行わせるようにしたマルチプロセッサシステ
ムでは、各ＣＰＲ３。
４．５にプログラムを格納するためにＭＰＲＩがバック
アップファイル（以下ＢＦという）２からプログラムな
胱出し、ＩＰＬ動作を行っている０この従来のＩＰＬ動
作を第２図により説明するＯ■ ＭＰＴｌｌにはＭＰＲ
Ｉに対するＩＰＬを行うためのＩ Ｔ’ Ｔ、プログラ
ムがＲＯＭｌ−０に格納されているｏしたがって、ＭＰ
ＲＩは自己の保持している上記Ｉ Ｐ Ｌプログラムを
起動させて、ＢＦ２のローデング制御データ保持部２−
〇から自己のＭＰＲに必要なローデング制御データを読
出してくる。
アップファイル（以下ＢＦという）２からプログラムな
胱出し、ＩＰＬ動作を行っている０この従来のＩＰＬ動
作を第２図により説明するＯ■ ＭＰＴｌｌにはＭＰＲ
Ｉに対するＩＰＬを行うためのＩ Ｔ’ Ｔ、プログラ
ムがＲＯＭｌ−０に格納されているｏしたがって、ＭＰ
ＲＩは自己の保持している上記Ｉ Ｐ Ｌプログラムを
起動させて、ＢＦ２のローデング制御データ保持部２−
〇から自己のＭＰＲに必要なローデング制御データを読
出してくる。
■ この読出したローデング制御データにもとづき、Ｂ
Ｆ２のプログラム保持部２−１からＭＰＲｌは自己のプ
ロセッサ、すなわちＭＰＲＩ自身用のプログラムを読出
して取込み、自身のＩＰＬを行う。これによりＭＰＲＩ
は動作状態に立上ることになる。
Ｆ２のプログラム保持部２−１からＭＰＲｌは自己のプ
ロセッサ、すなわちＭＰＲＩ自身用のプログラムを読出
して取込み、自身のＩＰＬを行う。これによりＭＰＲＩ
は動作状態に立上ることになる。
■ このようにしてＭＰＲＩは自分自身が立上げた後で
今度はＢＦ２のローデング制御データ保持部２−０より
ＣＰＲ３，４，５・・・・・・をＩＰＬするために必要
なＣＰＲ−ＩＰＬ７’ログラムをプログラムデータ格納
部Ｈにローデングする０■ そしてＭＰＲＩはこのＣＰ
Ｒ−ＩＰＬプログラムにより再びＢＦ２のプログラム保
持部２−１を読出して、システム構成のデータ、つまり
ＣＰＲ３，４，５・・・・・・の処理機能とその制御の
ために必要とするデータと、ＣＰＲ３，４，５を動作す
るために必要なプログラムをそのシステムデータ保持部
１−２、プログラム保持部１−３に保持する。
今度はＢＦ２のローデング制御データ保持部２−０より
ＣＰＲ３，４，５・・・・・・をＩＰＬするために必要
なＣＰＲ−ＩＰＬ７’ログラムをプログラムデータ格納
部Ｈにローデングする０■ そしてＭＰＲＩはこのＣＰ
Ｒ−ＩＰＬプログラムにより再びＢＦ２のプログラム保
持部２−１を読出して、システム構成のデータ、つまり
ＣＰＲ３，４，５・・・・・・の処理機能とその制御の
ために必要とするデータと、ＣＰＲ３，４，５を動作す
るために必要なプログラムをそのシステムデータ保持部
１−２、プログラム保持部１−３に保持する。
■ それからＣＰＲ−Ｉ ＰＬプログラムによりＭＰＲ
Ｉはシステムデータ保持部１−２に保持すれたシステム
構成データを参照しながらもう一度ＢＦ２のローデング
制御データを読出し、各々のＣＰＲ３，４，５・・・・
・・に必要なプログラムをプログラム保持部１−３から
順次取出して各ＣＰＲ３゜４．５にそれに応じた必要と
するプログラムを格納する。
Ｉはシステムデータ保持部１−２に保持すれたシステム
構成データを参照しながらもう一度ＢＦ２のローデング
制御データを読出し、各々のＣＰＲ３，４，５・・・・
・・に必要なプログラムをプログラム保持部１−３から
順次取出して各ＣＰＲ３゜４．５にそれに応じた必要と
するプログラムを格納する。
したがってこのような従来の機能分散及び負荷分散され
たマルチプロセッサシステムでＩＰＬを行う場合、先ず
ＭＰＲにＩＰＬを行ってＭＰＲを動作状態にしておき、
次に各ＣＰＨに対してＩＰＬを行うという２度にわたる
ＩＰＬ制御が必要となシ、このためシステム全体のＩＰ
Ｌに必要な時間が長くなるという欠点がある。
たマルチプロセッサシステムでＩＰＬを行う場合、先ず
ＭＰＲにＩＰＬを行ってＭＰＲを動作状態にしておき、
次に各ＣＰＨに対してＩＰＬを行うという２度にわたる
ＩＰＬ制御が必要となシ、このためシステム全体のＩＰ
Ｌに必要な時間が長くなるという欠点がある。
発明の目的
本発明の目的は上記の如＜ＢＦよ９２回にわたυＭＰＲ
用のプログラムとＣＰＲ用のプログラムを読出すことに
よりシステム全体のＩＰＬに長時間必要とした欠点を改
善して、一度のプログラム読出しでＭＰＲにも各ＣＰＨ
にもプログラムがローデングできるようにしたマルチプ
ロセッサシステムにおけるＩＰＬ方法を提供することで
ある。
用のプログラムとＣＰＲ用のプログラムを読出すことに
よりシステム全体のＩＰＬに長時間必要とした欠点を改
善して、一度のプログラム読出しでＭＰＲにも各ＣＰＨ
にもプログラムがローデングできるようにしたマルチプ
ロセッサシステムにおけるＩＰＬ方法を提供することで
ある。
発明の構成
この目的を達成するため本発明のマルチプロセッサシス
テムにおけるＩＰＬ方法ではプログラムローデング機能
を有する第１のプロセッサと、この第１のプロセッサよ
り動作のために必要なプログラムを受ｒｌ’ｌ／る他の
プロセッサを有し、機能分散及び負荷分散を指向したマ
ルチプロセッサシステムにおいて、各プロセッサを動作
すべきプログラムとそのプログラムを使用するプロセッ
サの識別表示が格納されているバックアップファイルを
設けるとともに、プログラムローデング機能を有する第
１のプロセッサにマルチプロセッサシステムを構成する
各プロセッサの識別表示テーブルを設け、プログラムロ
ーデング時に前記第１のプロセッサは前記バックアップ
ファイルから読出したプロセッサの識別表示にもとづき
前記識別表示テーブルより当該プログラムの格納先を認
識してこれに応じてバックアップファイルから順次読出
されたプログラムを所望のプロセッサにＩＰＬするよう
にしたことを特徴とする。
テムにおけるＩＰＬ方法ではプログラムローデング機能
を有する第１のプロセッサと、この第１のプロセッサよ
り動作のために必要なプログラムを受ｒｌ’ｌ／る他の
プロセッサを有し、機能分散及び負荷分散を指向したマ
ルチプロセッサシステムにおいて、各プロセッサを動作
すべきプログラムとそのプログラムを使用するプロセッ
サの識別表示が格納されているバックアップファイルを
設けるとともに、プログラムローデング機能を有する第
１のプロセッサにマルチプロセッサシステムを構成する
各プロセッサの識別表示テーブルを設け、プログラムロ
ーデング時に前記第１のプロセッサは前記バックアップ
ファイルから読出したプロセッサの識別表示にもとづき
前記識別表示テーブルより当該プログラムの格納先を認
識してこれに応じてバックアップファイルから順次読出
されたプログラムを所望のプロセッサにＩＰＬするよう
にしたことを特徴とする。
発明の実施例
本発明の一実施例を第３図〜第５図にもとづき説明する
。
。
第３図は本発明のＩＰＬ方法を示す構成図、第４図はロ
ーデング制御データの説明図、第５図は本発明の詳細な
説明するフローチャートである。
ーデング制御データの説明図、第５図は本発明の詳細な
説明するフローチャートである。
図中、１０はＭＰＲであって第１図、第２図のＭＰＲＩ
に対応するもの、１１はＢＦであってＢＦ２に対応する
もの、１２ 、１３ 、１４はそれぞれＣＰＲであって
ＣＰＲ３，４，５に対応するものである。
に対応するもの、１１はＢＦであってＢＦ２に対応する
もの、１２ 、１３ 、１４はそれぞれＣＰＲであって
ＣＰＲ３，４，５に対応するものである。
Ｍ Ｐ Ｒ１０にはシステム構成レジスタ１０−０と、
ＩＰＬプログラムが格納されたＲＯＭｌ０−１と、メモ
リ１０−２を有する。システム構成レジスタ１゜−０に
はマルチプロセッサシステムを構成する各プロセッサＭ
Ｐｌｔ 、ＣＰＲ＋Ｏ（ＣＰＲ１２）。
ＩＰＬプログラムが格納されたＲＯＭｌ０−１と、メモ
リ１０−２を有する。システム構成レジスタ１゜−０に
はマルチプロセッサシステムを構成する各プロセッサＭ
Ｐｌｔ 、ＣＰＲ＋Ｏ（ＣＰＲ１２）。
ＣＰＲ＋１ （ＣＰＲ１３）、ＣＰＲ＋２ （ＣＰＲ１
４）が区分番号とともに記入された識別テーブルが格納
され、例えばＣＰＲ＋２という識別コードでアクセスす
るときこれが区分３つまりＣＰＲ１４であることが判別
できるように構成されている。またＲＯＭＩＯ−ＩＫＨ
ＭＰＲＩＯがＭＰＲＩＯ自身及びＣＰＲ１２，１３，１
，１・・・に対してＩＰＬ動作を行うために必要なＩ
Ｐ Ｌプログラムが格納されている。
４）が区分番号とともに記入された識別テーブルが格納
され、例えばＣＰＲ＋２という識別コードでアクセスす
るときこれが区分３つまりＣＰＲ１４であることが判別
できるように構成されている。またＲＯＭＩＯ−ＩＫＨ
ＭＰＲＩＯがＭＰＲＩＯ自身及びＣＰＲ１２，１３，１
，１・・・に対してＩＰＬ動作を行うために必要なＩ
Ｐ Ｌプログラムが格納されている。
メモリ１０−２はＭ Ｐ Ｒ１０がＩＰＬを行うために
ＢＦＩＩよシ読出したプログラム等のデータが保持され
るメモリであり、ＭＰＲＩＯ自身のプログラムもこのメ
モリ１０−２の一部領域に格納される。
ＢＦＩＩよシ読出したプログラム等のデータが保持され
るメモリであり、ＭＰＲＩＯ自身のプログラムもこのメ
モリ１０−２の一部領域に格納される。
Ｂ Ｆ １１にはローデング制御データ１１−０．１１
−２、・・・とプロセッサの動作に必要なプログラム１
１−１．１１−３．・・・等が格納されている。ローデ
ング制御データは、第４図に示す如く、プロセッサ識別
記号ＣＰＵと、プログラムの大きさを示すサイズと、メ
モリへの格納先を示すメモリアドレスと、そのローデン
グ制御データによシ指示されたプログラムがＢ Ｆ １
１のメモリのどの番地に格納されているのかを示すＢＦ
アドレスが記入されている。例えばローデング制御デー
タ１１−２を読出したとき、その内容が第４図のもので
あれば、これに指示されたプログラム１１−３を使用す
るプロセッサはＣＰＲ＋０と＋２であり、そのプログラ
ム長はり、であってプロセッサのメモリのアドレスＭ、
よシこれを格納し、このプログラムはＢＦＩＩのメモリ
アドレスＢ、に格納されていることを示す。
−２、・・・とプロセッサの動作に必要なプログラム１
１−１．１１−３．・・・等が格納されている。ローデ
ング制御データは、第４図に示す如く、プロセッサ識別
記号ＣＰＵと、プログラムの大きさを示すサイズと、メ
モリへの格納先を示すメモリアドレスと、そのローデン
グ制御データによシ指示されたプログラムがＢ Ｆ １
１のメモリのどの番地に格納されているのかを示すＢＦ
アドレスが記入されている。例えばローデング制御デー
タ１１−２を読出したとき、その内容が第４図のもので
あれば、これに指示されたプログラム１１−３を使用す
るプロセッサはＣＰＲ＋０と＋２であり、そのプログラ
ム長はり、であってプロセッサのメモリのアドレスＭ、
よシこれを格納し、このプログラムはＢＦＩＩのメモリ
アドレスＢ、に格納されていることを示す。
したがってＭＰＲＩＯはこれをみて、このプロゲラＡ
１１−３の格納先はシステム構成レジスタ１０−０より
区分１と３つまりＣＰ Ｒ１２と１４であることを読取
シ、ＢＦｌｌのメモリ番地Ｂ３より読出したプロをＣＰ
Ｒ１２と１４のメモリ番地Ｍ、にＩＰＬすることにな
る。
１１−３の格納先はシステム構成レジスタ１０−０より
区分１と３つまりＣＰ Ｒ１２と１４であることを読取
シ、ＢＦｌｌのメモリ番地Ｂ３より読出したプロをＣＰ
Ｒ１２と１４のメモリ番地Ｍ、にＩＰＬすることにな
る。
次に本発明のＩＰＬ方法について説明する。
■’ＭＰＲＩＯはスタートされるとそのＲＯＭ１０−１
にもとづきまずシステム構成レジスタ１０−０を読出し
て比較参照の用意をし、次にＢＦＩＩから最初のローデ
ング制御データ１１−０を読出してそのプロセッサ識別
記号を比較する。このときプロセッサ識別記号に、ＭＰ
Ｒと記入されていれば、Ｍ Ｐ Ｒ１０はシステム構成
レジスタ１０−０の区分０、つまりＭ Ｐ Ｉｔ １０
自身のプログラムに対するローデング制御データである
ことを認識する。そしてそ（７）ＢＦアドレスに格納さ
れたプログラム１１−１ ヲそのメモリサイズに指示さ
れたメモリ１０−２の番地に格納する。
にもとづきまずシステム構成レジスタ１０−０を読出し
て比較参照の用意をし、次にＢＦＩＩから最初のローデ
ング制御データ１１−０を読出してそのプロセッサ識別
記号を比較する。このときプロセッサ識別記号に、ＭＰ
Ｒと記入されていれば、Ｍ Ｐ Ｒ１０はシステム構成
レジスタ１０−０の区分０、つまりＭ Ｐ Ｉｔ １０
自身のプログラムに対するローデング制御データである
ことを認識する。そしてそ（７）ＢＦアドレスに格納さ
れたプログラム１１−１ ヲそのメモリサイズに指示さ
れたメモリ１０−２の番地に格納する。
■′ 次にＭ Ｐ Ｒ１０はローデング制御データ１１
−２を読出し、そのプロセッサ識別記号ＣＰ１’ｌｌ。
−２を読出し、そのプロセッサ識別記号ＣＰ１’ｌｌ。
＋３よジ同様にしてＣＰ Ｒ１２とＣＰＲ１４に対する
プログラムのローデング制御ｆ−夕であることを認識す
る。そしてそのＢＦアドレスに格納されたプログラム１
１−３をＣＰＲ丘とＣＰ Ｒ１４の指示されたメモリ番
地にローデングする。
プログラムのローデング制御ｆ−夕であることを認識す
る。そしてそのＢＦアドレスに格納されたプログラム１
１−３をＣＰＲ丘とＣＰ Ｒ１４の指示されたメモリ番
地にローデングする。
■′ このようにしてＭ Ｐ Ｒ１０はＢＦＩＩのロー
デング制御データとプログラムを順次読出しては指示さ
れたＭＰＲまたはＣＰ Ｒ１２、１３、１４・・・にこ
れをＩＰＬする。そしてＢＦＩＩからローデングすべき
プログラムをすべてＩＰＩ、したあとで、ＭＰＲｌｏ
、 ＣＰ Ｒ１２、１３、１４・・・を同時に起動して
、これらを動作状態に立上らせる。
デング制御データとプログラムを順次読出しては指示さ
れたＭＰＲまたはＣＰ Ｒ１２、１３、１４・・・にこ
れをＩＰＬする。そしてＢＦＩＩからローデングすべき
プログラムをすべてＩＰＩ、したあとで、ＭＰＲｌｏ
、 ＣＰ Ｒ１２、１３、１４・・・を同時に起動して
、これらを動作状態に立上らせる。
発明の効果
本発明によればＢＦよ漫各プロセッサにプログラムをロ
ーデングするとき、ＭＰＲ自身へのＩＰＬをも含めて一
回のＩＰＬ制御で所定のプログラムを四−デンゾするこ
とができるので、ＩＰＬ動作が非常に短時間でしかも簡
単に行うことができる。
ーデングするとき、ＭＰＲ自身へのＩＰＬをも含めて一
回のＩＰＬ制御で所定のプログラムを四−デンゾするこ
とができるので、ＩＰＬ動作が非常に短時間でしかも簡
単に行うことができる。
第１図はマルチプロセッサシステムの１例、第２図は従
来のＩＰＬ動作の説明図、第３図は本発明のＩＰＬ方法
を示す構成図、第４図はローデング制御データの一；（
、門口、第５図は本発明の詳細な説明するフローチャー
トである。 図中、１はメインプロセッサ、２はバックアップファイ
ル、３．４．５はコールプ四セツ・す、１０はメインプ
ロセッサ、１１はバックアップファイル、１２ 、１３
、１４［コールプロセッサを示す。 特許出願人 富士通株式会社 代理人弁Ｕｎ士 山 谷 晧 榮２ｎ
来のＩＰＬ動作の説明図、第３図は本発明のＩＰＬ方法
を示す構成図、第４図はローデング制御データの一；（
、門口、第５図は本発明の詳細な説明するフローチャー
トである。 図中、１はメインプロセッサ、２はバックアップファイ
ル、３．４．５はコールプ四セツ・す、１０はメインプ
ロセッサ、１１はバックアップファイル、１２ 、１３
、１４［コールプロセッサを示す。 特許出願人 富士通株式会社 代理人弁Ｕｎ士 山 谷 晧 榮２ｎ
Claims (1)
- プログラムローデング機能を有する第１のプロセッサと
、この第１のプロセッサよシ動作のために必要なプログ
ラムを受取る他のプロセッサを有し、機能分散及び負荷
分散を指向したマルチプロセッサシステムにおいて、各
プロセッサを動作すべきプログラムとそのプログラムを
使用するプロセッサの識別表示が格納されているバック
アップファイルを設けるとともに、プログラムローデン
グ機能を有する第１のプロセッサにマルチプロセッサシ
ステムを構成する各プロセッサの識別表示テーブルを設
け、プログラムローデング時に前記第１のプロセッサは
前記バックアップファイルから読出したプロセッサの識
別表示にもとづき前記識別表示テーブルよシ当該プログ
ラムの格納先を認識してこれに応じてバックアップファ
イルから順次読出されたプログラムを所望のプロセッサ
にＩｔｌｌＬするようにしたことを特徴とするマルチプ
ロセッサシステムにおけるＩＰＬ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22885182A JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22885182A JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116875A true JPS59116875A (ja) | 1984-07-05 |
| JPH0430062B2 JPH0430062B2 (ja) | 1992-05-20 |
Family
ID=16882864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22885182A Granted JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116875A (ja) |
Cited By (8)
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|---|---|---|---|---|
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| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
| JPS63311470A (ja) * | 1987-06-12 | 1988-12-20 | Matsushita Electric Ind Co Ltd | マルチｃｐｕ装置 |
| JPS6482242A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Memory initializing device |
| JPH01136269A (ja) * | 1987-11-24 | 1989-05-29 | Hitachi Ltd | 計算機システムにおけるファイルの実行方法 |
| JPH02238558A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 並列計算機のブート方式 |
| JPH0373053A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メッセージの宛先情報通知処理方式 |
Citations (5)
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| JPS5713529A (en) * | 1980-06-27 | 1982-01-23 | Nippon Telegr & Teleph Corp <Ntt> | Program loading system |
| JPS5789125A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Program loading system for data processing system |
| JPS5797132A (en) * | 1980-12-10 | 1982-06-16 | Fujitsu Ltd | Initial program loading system |
-
1982
- 1982-12-23 JP JP22885182A patent/JPS59116875A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430062B2 (ja) | 1992-05-20 |
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