JPS63311470A - マルチｃｐｕ装置 - Google Patents
マルチｃｐｕ装置Info
- Publication number
- JPS63311470A JPS63311470A JP14757387A JP14757387A JPS63311470A JP S63311470 A JPS63311470 A JP S63311470A JP 14757387 A JP14757387 A JP 14757387A JP 14757387 A JP14757387 A JP 14757387A JP S63311470 A JPS63311470 A JP S63311470A
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- JP
- Japan
- Prior art keywords
- cpu
- constitution
- control data
- data table
- configuration
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は産業用機器、ＯＡ用用益器使用するマルチＣＰ
Ｕ装置に関する。
Ｕ装置に関する。
従来の技術
近年、産業用機器、ＯＡ用用益器分野においては、機器
構成の拡大に伴い、単−ＣＰＵによる集中制御方式から
複数のＣＰＵを有する分散制御方式へと移行している。
構成の拡大に伴い、単−ＣＰＵによる集中制御方式から
複数のＣＰＵを有する分散制御方式へと移行している。
以下、従来の複数のＣＰＵを有する制御機器の機器構成
の決定、各ＣＰＵの機能の決定の方法について説明する
。
の決定、各ＣＰＵの機能の決定の方法について説明する
。
第３図、第４図は従来のマルチＣＰＵ装置の構成を示し
ている。
ている。
第３図で、１は共通パス、２ａ〜２ｄはＣＰＵ装置、３
３〜３ｄ ハＲＡＭ、４ａ〜４ｄはＣＰＵ、 ５は親Ｃ
ＰＵ。
３〜３ｄ ハＲＡＭ、４ａ〜４ｄはＣＰＵ、 ５は親Ｃ
ＰＵ。
６は親ＣＰＵ ５の部Ｍ、 ７は同じく ＣＰＵ、 ８
はフロッピードライブ等の２次記憶装置である。
はフロッピードライブ等の２次記憶装置である。
上記構成で、親ｃｐｔｙ ６が各ＣＰＵ４ａ〜４ｄの有
無を判断し、２次記憶装置８から各ＣＰＵ４ａ〜４ｄに
対応したプログラムデータな読出し、各ＣＰＵ ４ａ〜
４ｄ に接続されたＲＡＭ ３ ａ〜３ｄに転送するこ
とにより各ＣＰＵ４ａ〜４ｄの機能が決定される。
無を判断し、２次記憶装置８から各ＣＰＵ４ａ〜４ｄに
対応したプログラムデータな読出し、各ＣＰＵ ４ａ〜
４ｄ に接続されたＲＡＭ ３ ａ〜３ｄに転送するこ
とにより各ＣＰＵ４ａ〜４ｄの機能が決定される。
第４図は別の従来例を示し、１は共通パス９ａ〜９ｄ
は各ＣＰＵ装置、１０ａ 〜１０ｄはＣＰＵ４ａ 〜４
ｃｌに接続されたＲＯＭである。
は各ＣＰＵ装置、１０ａ 〜１０ｄはＣＰＵ４ａ 〜４
ｃｌに接続されたＲＯＭである。
上記構成で、機器構成は各ＣＰＵ装置９ａ〜９ｄの有無
で決定され、各ＣＰ０４ａ〜４ｄの機能はＲＯＭ１０ａ
〜１０ｄの内容によってのみ決定される。
で決定され、各ＣＰ０４ａ〜４ｄの機能はＲＯＭ１０ａ
〜１０ｄの内容によってのみ決定される。
このように、上記従来のマルｙ−ＣＰＵ装置でも、各Ｃ
ＰＵ４ａ〜４ｄを付加または除去すると機器構成を変更
することが出来る。また、ＲＡＭ３ａ〜３ｄの内容を変
更したり、２次記憶装置８の各ＣＰＵ４ａ〜４ｄに対応
するプログラムデータを変更すると各ＣＰＵ４ａ〜４ｄ
の機能を変更することが出来る。
ＰＵ４ａ〜４ｄを付加または除去すると機器構成を変更
することが出来る。また、ＲＡＭ３ａ〜３ｄの内容を変
更したり、２次記憶装置８の各ＣＰＵ４ａ〜４ｄに対応
するプログラムデータを変更すると各ＣＰＵ４ａ〜４ｄ
の機能を変更することが出来る。
発明が解決しようとする問題点
しかしながら、上記従来のマルチＣＰＵ装置では容易に
変更が出来る構成制御データがないため機器構成、ＣＰ
Ｕの機能を容易に変更することができないという問題が
あった。
変更が出来る構成制御データがないため機器構成、ＣＰ
Ｕの機能を容易に変更することができないという問題が
あった。
本発明はこのような従来の問題を解決するものであり、
容易に機器構成およびＣＰＵの機能を変更することがで
きる優れたマルチＣＰＵ装置を提供することを目的とす
るものである。
容易に機器構成およびＣＰＵの機能を変更することがで
きる優れたマルチＣＰＵ装置を提供することを目的とす
るものである。
問題点を解決するための手段
本発明は上記目的を達成するために親ＣＰＵに接続され
ている２次記憶装置（−容易に変更できる構成制御デー
タ表を設け、上記構成制御データ表に基いて親ＣＰＵが
機器構成、各ＣＰＵの機能を決定するようにしたもので
ある。
ている２次記憶装置（−容易に変更できる構成制御デー
タ表を設け、上記構成制御データ表に基いて親ＣＰＵが
機器構成、各ＣＰＵの機能を決定するようにしたもので
ある。
作 用
本発明は上記のような構成により次のような作用を有す
る。すなわち、親ＣＰＵが２次記憶装置から構成制御デ
ータを読込み、上記データに基いて各ＣＰＵのＲＡＭへ
プログラムデータな転送するため、構成制御データを変
更することにより機器構成、各ＣＰＵの機能を変更する
ことができる。
る。すなわち、親ＣＰＵが２次記憶装置から構成制御デ
ータを読込み、上記データに基いて各ＣＰＵのＲＡＭへ
プログラムデータな転送するため、構成制御データを変
更することにより機器構成、各ＣＰＵの機能を変更する
ことができる。
実施例
第１図は本発明の一実施例の構成を示すものである。同
図で、１１は２次記憶装置８に記憶した構成制御データ
表である。他の第３図、第４図と同様の符号は同一の名
称を表わすものとする。
図で、１１は２次記憶装置８に記憶した構成制御データ
表である。他の第３図、第４図と同様の符号は同一の名
称を表わすものとする。
次に上記実施例の動作について説明する。上記実施例に
おいて、機器構成決定を行なう時に、親ＣＰＵ ６が２
次記憶装置８より構成制御データ表１１の内容を読込み
、上記のデータに基いて、第２図に示すように構成制御
データ表１１のＣＰＵ識別番号１２に対応する機能名１
３のプログラムデータを各ＣＰＵ２ａ〜２ｄ）ＲＡＭ３
ａ〜３ｄへ転送する。
おいて、機器構成決定を行なう時に、親ＣＰＵ ６が２
次記憶装置８より構成制御データ表１１の内容を読込み
、上記のデータに基いて、第２図に示すように構成制御
データ表１１のＣＰＵ識別番号１２に対応する機能名１
３のプログラムデータを各ＣＰＵ２ａ〜２ｄ）ＲＡＭ３
ａ〜３ｄへ転送する。
そして、構成制御データ表１１ に存在するＣＰＵの識
別番号１２のＣＰＵ２ａ〜２ｄの内存在するものを起動
し、存在しないものを機器構成から切離す。
別番号１２のＣＰＵ２ａ〜２ｄの内存在するものを起動
し、存在しないものを機器構成から切離す。
このように、上記実施例によれば、２次記憶装置８に格
納されている構成制御データ表１１の内容に基いて機器
構成、各ＣＰＵの機能の決定が行なわれるため、構成制
御データを変更することにより容易に変更ができるとい
う利点を有する。
納されている構成制御データ表１１の内容に基いて機器
構成、各ＣＰＵの機能の決定が行なわれるため、構成制
御データを変更することにより容易に変更ができるとい
う利点を有する。
なお、構成制御データ表１１の内容を機能名１３から機
能名１３ａへ変更することにより、例えば識別番号５の
ＣＰＵ装置を切離し、識別番号６のＣＰＵ装置を付加し
く図示省略）、識別番号６のＣＰＵ装置へ”Ｆ″の機能
を割付けることができる。
能名１３ａへ変更することにより、例えば識別番号５の
ＣＰＵ装置を切離し、識別番号６のＣＰＵ装置を付加し
く図示省略）、識別番号６のＣＰＵ装置へ”Ｆ″の機能
を割付けることができる。
発明の効果
本発明は上記実施例より明らかなように親ＣＰＵの２次
記憶装置に構成制御データを格納したものであり、構成
制御データを変更することにより機器構成の変更、或い
は各ＣＰＵの機能の変更が容易に行うことができるとい
う効果を有する。
記憶装置に構成制御データを格納したものであり、構成
制御データを変更することにより機器構成の変更、或い
は各ＣＰＵの機能の変更が容易に行うことができるとい
う効果を有する。
第１図は本発明の一実施例におけるマルチＣＰＵ装置の
構成を示すブロック図、第２図は同装置の２次記憶装置
に設けた構成制御データ例を示す説明図、第３図は従来
のマルチＣＰＵ装置のブロック図、第４図は従来の別の
マルｆ ＣＰＵ装置のブロック図である。 １・・・共通パス、２ａ〜２ｄ・・・ＣＰＵ装置、３ａ
〜３ｄ・・・損囚、４ａ〜４ｄ・・・ＣＰＵ、 ５・・
・親ＣＰＵ装置、６・・・ＲＡＭ、 ７・・・ＣＰＵ
、 ８・・・２次記憶装置、 １１・・・構成制御デー
タ表。
構成を示すブロック図、第２図は同装置の２次記憶装置
に設けた構成制御データ例を示す説明図、第３図は従来
のマルチＣＰＵ装置のブロック図、第４図は従来の別の
マルｆ ＣＰＵ装置のブロック図である。 １・・・共通パス、２ａ〜２ｄ・・・ＣＰＵ装置、３ａ
〜３ｄ・・・損囚、４ａ〜４ｄ・・・ＣＰＵ、 ５・・
・親ＣＰＵ装置、６・・・ＲＡＭ、 ７・・・ＣＰＵ
、 ８・・・２次記憶装置、 １１・・・構成制御デー
タ表。
Claims (1)
- それぞれＲＡＭとＣＰＵを備えた複数のＣＰＵ装置と、
同じくＲＡＭとＣＰＵを備えた親ＣＰＵ装置とを共通パ
スで互に接続し、前記親ＣＰＵ装置に２次記憶装置を設
け、前記２次記憶装置に前記複数のＣＰＵ装置の機器構
成とＣＰＵの機能とを構成制御データ表として記憶させ
ておき、前記親ＣＰＵ装置が前記構成制御データ表の内
容を読み出し、前記内容に基いて前記複数のＣＰＵ装置
のＲＡＭへプログラムデータを転送することにより機器
構成の変化に対応するようにしたマルチＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757387A JPS63311470A (ja) | 1987-06-12 | 1987-06-12 | マルチｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757387A JPS63311470A (ja) | 1987-06-12 | 1987-06-12 | マルチｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311470A true JPS63311470A (ja) | 1988-12-20 |
Family
ID=15433417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14757387A Pending JPS63311470A (ja) | 1987-06-12 | 1987-06-12 | マルチｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116875A (ja) * | 1982-12-23 | 1984-07-05 | Fujitsu Ltd | マルチプロセツサシステムにおけるｉｐｌ方法 |
-
1987
- 1987-06-12 JP JP14757387A patent/JPS63311470A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116875A (ja) * | 1982-12-23 | 1984-07-05 | Fujitsu Ltd | マルチプロセツサシステムにおけるｉｐｌ方法 |
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