JPS6037036A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6037036A JPS6037036A JP14423383A JP14423383A JPS6037036A JP S6037036 A JPS6037036 A JP S6037036A JP 14423383 A JP14423383 A JP 14423383A JP 14423383 A JP14423383 A JP 14423383A JP S6037036 A JPS6037036 A JP S6037036A
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- JP
- Japan
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- area
- software
- firmware
- hardware
- program
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ処理装置におけるハードウェア機能、
ならびにファームクエア機能の制御方式％式％） 従来この種のデータ処理装置では、ソフトウェア命令群
の実行制御１例外処理制御、障害処理制御、初期設定制
御、ハードウェア事象処理制御などのハードウェア（フ
ァームウェアを含む）機能をファームウェア制御によっ
て実現していたため、ファームウェアの容量ハ決して一
部なくなかった。
ならびにファームクエア機能の制御方式％式％） 従来この種のデータ処理装置では、ソフトウェア命令群
の実行制御１例外処理制御、障害処理制御、初期設定制
御、ハードウェア事象処理制御などのハードウェア（フ
ァームウェアを含む）機能をファームウェア制御によっ
て実現していたため、ファームウェアの容量ハ決して一
部なくなかった。
ファームウェアの命令、すなわちマイクロ命令は一般に
ソフトウェア命令に比較して非常に複雑であり、それほ
ど高速性を要求され々いハードウェア（ファームウェア
を含む）機能をファームウェア制御にすることは設計効
率を低下させる一原因となっていた。また、この種のデ
ータ処理装置では機種が異なると、通常ファームウニア
ノ方式やマイクロ命令形式なども異なシ、新規にデータ
処理装置を開発する場合にはファームウェアもすべて再
設計しなければならず、設計効率や設計品質など著しく
低下させる原因となっていた。
ソフトウェア命令に比較して非常に複雑であり、それほ
ど高速性を要求され々いハードウェア（ファームウェア
を含む）機能をファームウェア制御にすることは設計効
率を低下させる一原因となっていた。また、この種のデ
ータ処理装置では機種が異なると、通常ファームウニア
ノ方式やマイクロ命令形式なども異なシ、新規にデータ
処理装置を開発する場合にはファームウェアもすべて再
設計しなければならず、設計効率や設計品質など著しく
低下させる原因となっていた。
（発明の目的）
本発明の目的は、従来ファームウェア制御で行っていた
ハードウェア（ファームウェアを含む）機能の一部をハ
ードウェア（ファームウェア’ｔｔむ）によって管理さ
れた主記憶の領域に格納し、ソフトウェア命令群の一部
と、ソフトウェアでは使用不能な命令群とから成ると共
に、ファームウェアに比較して設計が容易であシ、異な
るデータ処理装箇の機種間においても互換性の高いプロ
グラムによって制御する方式を採用して構成することに
よシ設計効率と設計品質とを著しく改善し、特に新規に
開発したときにファームウェアの再設計を少なくすゐこ
とができるデータ処理装置を提供することにある。
ハードウェア（ファームウェアを含む）機能の一部をハ
ードウェア（ファームウェア’ｔｔむ）によって管理さ
れた主記憶の領域に格納し、ソフトウェア命令群の一部
と、ソフトウェアでは使用不能な命令群とから成ると共
に、ファームウェアに比較して設計が容易であシ、異な
るデータ処理装箇の機種間においても互換性の高いプロ
グラムによって制御する方式を採用して構成することに
よシ設計効率と設計品質とを著しく改善し、特に新規に
開発したときにファームウェアの再設計を少なくすゐこ
とができるデータ処理装置を提供することにある。
（発明の構成）
本発明によるデータ処理装置は、主記憶装置と中央処理
装置とから成るものである。主記憶装置はソフトウェア
によシ管理された第１の領域、ならびにハードウェアに
よシ管理された第２の領域から成るものである。中央処
理装置はソフトウェアで実行可能々第１の命令群から成
ると共に、第１の領域に格納されたプログラムを実行す
るためのものである。
装置とから成るものである。主記憶装置はソフトウェア
によシ管理された第１の領域、ならびにハードウェアに
よシ管理された第２の領域から成るものである。中央処
理装置はソフトウェアで実行可能々第１の命令群から成
ると共に、第１の領域に格納されたプログラムを実行す
るためのものである。
本発明によるデータ処理装置においては、上記において
第１〜第３の手段を具備したものである。
第１〜第３の手段を具備したものである。
第１の手段に、ソフトウェアでは使用不可能な第２の命
令群を定義し、第１の命令群の一部と第２の命令群とか
ら成るプログラムを第２の領域に格納して、第２の領域
に格納されたプログラムを実行するモードに中央処理装
置の制御を移入させるためのものである。
令群を定義し、第１の命令群の一部と第２の命令群とか
ら成るプログラムを第２の領域に格納して、第２の領域
に格納されたプログラムを実行するモードに中央処理装
置の制御を移入させるためのものである。
第２の手段は、上記プログラムを実行するモードから退
出させるためのものである。
出させるためのものである。
第３の手段は、上記プログラムを実行するモードの時に
限って第２の命令群を中央処理装置にょシ実行させるた
めのものである。
限って第２の命令群を中央処理装置にょシ実行させるた
めのものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によるデータ処理装置の一実施例に使用
する主記憶装置と、その周辺部との構成図である。第１
図において、１０．１１はメモリ領域、１２．１３はレ
ジスタ、１４は比較回路、１６はＡＮＤ回路である。第
１図において、領域１０はソフトウェアによシ管理され
、ソフトウェアによってアクセス可能な領域であシ、論
理アドレスと絶対アドレスとでソフトウェアによシアク
セス可能である。一方、領域１１はハードウェア（ファ
ームウェアを含む）により管理され、ハードウェア（フ
ァームウェアを含む）機卵ヲ遂行するために必要となる
入出力制御テーブルエリアと。
する主記憶装置と、その周辺部との構成図である。第１
図において、１０．１１はメモリ領域、１２．１３はレ
ジスタ、１４は比較回路、１６はＡＮＤ回路である。第
１図において、領域１０はソフトウェアによシ管理され
、ソフトウェアによってアクセス可能な領域であシ、論
理アドレスと絶対アドレスとでソフトウェアによシアク
セス可能である。一方、領域１１はハードウェア（ファ
ームウェアを含む）により管理され、ハードウェア（フ
ァームウェアを含む）機卵ヲ遂行するために必要となる
入出力制御テーブルエリアと。
ファームウェア格納エリアと、その他のテーブルエリア
と、制御情報エリアとから成立つものである。これらは
、アンダバー（ＵＢＡＲ）エリアと称されるものである
。本発明によるソフトウェア命令群の一部と、ソフトウ
ェアでは使用不可能な命令群、すなわち新設命令群と略
称される命令群とからなるプログラムは領域１１に格納
され、アンダバーソフトウエア（ＵＢＡＲＳＷ）と称さ
れるものである。領域１１にはソフトウェアからのアク
セスが禁止されておシ、絶対アドレスでのみハードウェ
ア（ファームウェアを含む）にょシアクセス可能である
。
と、制御情報エリアとから成立つものである。これらは
、アンダバー（ＵＢＡＲ）エリアと称されるものである
。本発明によるソフトウェア命令群の一部と、ソフトウ
ェアでは使用不可能な命令群、すなわち新設命令群と略
称される命令群とからなるプログラムは領域１１に格納
され、アンダバーソフトウエア（ＵＢＡＲＳＷ）と称さ
れるものである。領域１１にはソフトウェアからのアク
セスが禁止されておシ、絶対アドレスでのみハードウェ
ア（ファームウェアを含む）にょシアクセス可能である
。
レジスタ１２は境界アドレスレジスタ（ＢＡＲ）であシ
、初期設定時にハードウェア（ファームウェアを含む）
によって設定された領域１ｏと領域１１との境界の値を
保持するものである。レジスタ１３は中央処理装置（Ｃ
ＰＵ）によシ主記憶装置がアクセスされたとき、主記憶
装置の絶対アドレスを設定するためのレジスタ（ＰＡＲ
）である。
、初期設定時にハードウェア（ファームウェアを含む）
によって設定された領域１ｏと領域１１との境界の値を
保持するものである。レジスタ１３は中央処理装置（Ｃ
ＰＵ）によシ主記憶装置がアクセスされたとき、主記憶
装置の絶対アドレスを設定するためのレジスタ（ＰＡＲ
）である。
比較回路１４はレジスタ１２とレジスタ１３との内容を
比較する回路であシ、信号線１５は中央処理装置からの
主記憶アクセスによ多領域１１へのアクセスを禁止する
か否かを指定するものである。比較回路１４の出力にょ
ルレジスタ１３の内容がレジスタ１２の内容より小さい
ことが判明したときには信号線１５上の情報は領域１１
へのアクセス禁止を指定する。このときには、主記憶装
置へのアクセスはＡＮＤ回路１６の出力によって禁止さ
れている。
比較する回路であシ、信号線１５は中央処理装置からの
主記憶アクセスによ多領域１１へのアクセスを禁止する
か否かを指定するものである。比較回路１４の出力にょ
ルレジスタ１３の内容がレジスタ１２の内容より小さい
ことが判明したときには信号線１５上の情報は領域１１
へのアクセス禁止を指定する。このときには、主記憶装
置へのアクセスはＡＮＤ回路１６の出力によって禁止さ
れている。
ソフトウェアのプログラムは領域１０の内部に格納され
、上記プログラムのソフトウェア命令群を読出す時には
、信号線１５上の情報は領域１１へのアクセスの禁止を
指定する。
、上記プログラムのソフトウェア命令群を読出す時には
、信号線１５上の情報は領域１１へのアクセスの禁止を
指定する。
第２図はインストラクションレジスタ（ＩＣ）、す力わ
ち実行中命令の主記憶アドレスレジスタの周辺を示す実
施例のブロック図である。第２図において、２０はフリ
ップフロップ、２１Ｖｉレジスタ、２２にアドレス変換
回路、２３はアドレスセレクタである。フリップフロッ
プ２０は中央処理装置が上記アンダバーソフトウエアを
実行するモード、すなわちハードウェアモードであるか
否かを示すものである。フリップフロップ２０はファー
ムウェアによってセット／リセットされ、各制御部に対
して信号ｍ２４を介して出力信号を分配している。レジ
スタ２１はインストラクションレジスタ（ＩＣ）であシ
、ハードウェアモードではないときには、このレジスタ
２１に論理アドレスが設定され、ハードウェアモードの
ときには絶対アドレスが設定される。アドレス変換回路
２２は論理アドレスを絶対アドレスに変換するためのも
のである。アドレスセレクタ２３は信号線２４を介して
ハードウェアモードではないと指定されたときには、ア
ドレス変換回路２２の出力を選択し、ハードウェアモー
ドであると指定されたときには、レジスタ２１の出力を
選択するものである。信号線２４によってハードウェア
モードが指定さ第１−た場合には、ソフトウェア命令群
の一部と新設命令群とを読出すときに領域１１へのアク
セスが許可されるように信号線１５上に該当する情報が
生成されている。
ち実行中命令の主記憶アドレスレジスタの周辺を示す実
施例のブロック図である。第２図において、２０はフリ
ップフロップ、２１Ｖｉレジスタ、２２にアドレス変換
回路、２３はアドレスセレクタである。フリップフロッ
プ２０は中央処理装置が上記アンダバーソフトウエアを
実行するモード、すなわちハードウェアモードであるか
否かを示すものである。フリップフロップ２０はファー
ムウェアによってセット／リセットされ、各制御部に対
して信号ｍ２４を介して出力信号を分配している。レジ
スタ２１はインストラクションレジスタ（ＩＣ）であシ
、ハードウェアモードではないときには、このレジスタ
２１に論理アドレスが設定され、ハードウェアモードの
ときには絶対アドレスが設定される。アドレス変換回路
２２は論理アドレスを絶対アドレスに変換するためのも
のである。アドレスセレクタ２３は信号線２４を介して
ハードウェアモードではないと指定されたときには、ア
ドレス変換回路２２の出力を選択し、ハードウェアモー
ドであると指定されたときには、レジスタ２１の出力を
選択するものである。信号線２４によってハードウェア
モードが指定さ第１−た場合には、ソフトウェア命令群
の一部と新設命令群とを読出すときに領域１１へのアク
セスが許可されるように信号線１５上に該当する情報が
生成されている。
第３図は、ハードウェアモードへの移入時、ならびにハ
ードウェアモードからの退出時に実行される中央処理装
置の内部のレジスタ群の退避、ならびに回復の様子の一
例を示す図である。第３図において、３０はレジスタ群
、３１は記憶手段、３２は退避手段、３３は回復手段で
ある。レジスタ群３０はソフトウェアによシ管理されて
使用されるレジスタ群であり、状態レジスタ（ＳＴＲ）
と、ベースレジスタ（ＢＲＯ〜ＢＲ７）と、汎用レジス
タ（ＧＲｏ−ＧＲｔｓ）と、インストラクションレジス
タ（ＩＣ）とから成る。
ードウェアモードからの退出時に実行される中央処理装
置の内部のレジスタ群の退避、ならびに回復の様子の一
例を示す図である。第３図において、３０はレジスタ群
、３１は記憶手段、３２は退避手段、３３は回復手段で
ある。レジスタ群３０はソフトウェアによシ管理されて
使用されるレジスタ群であり、状態レジスタ（ＳＴＲ）
と、ベースレジスタ（ＢＲＯ〜ＢＲ７）と、汎用レジス
タ（ＧＲｏ−ＧＲｔｓ）と、インストラクションレジス
タ（ＩＣ）とから成る。
中央処理装置の制御をノー−ドウエアモードに移入させ
る場合には、ファームウェアから成る中央処理装置内部
のレジスタ群の退避手段３２によシレジスタ群３０の内
容が中央処理装置内部のレジスタ群退避用の記憶手段３
１に格納される。中央処理装置の制御をノー−ドウエア
モードから退出させるときには、ファームウェアから成
る中央処理装置内部のレジスタ群の回復手段３３によシ
記憶手段３１からレジスタ群３０に、ソフトウェアで管
理されていた情報が回復される。インストラクションレ
ジスタ（ＩＣ）に回復されるべき情報は、記憶手段３１
の内部の現ＩＣ，または次ＩＣのいずれかでめるが、回
卯時の状態に応じて選択されゐ。記憶手段３１の内部の
Ｃ８Ａはファームウェアのアドレスを表わすものである
。制御をハードウェアモードから退出さぜたときには、
退避手段３２によ勺最初に実行されるファームウェアの
スタートアドレスがＣ８Ａ領域に格納されている。
る場合には、ファームウェアから成る中央処理装置内部
のレジスタ群の退避手段３２によシレジスタ群３０の内
容が中央処理装置内部のレジスタ群退避用の記憶手段３
１に格納される。中央処理装置の制御をノー−ドウエア
モードから退出させるときには、ファームウェアから成
る中央処理装置内部のレジスタ群の回復手段３３によシ
記憶手段３１からレジスタ群３０に、ソフトウェアで管
理されていた情報が回復される。インストラクションレ
ジスタ（ＩＣ）に回復されるべき情報は、記憶手段３１
の内部の現ＩＣ，または次ＩＣのいずれかでめるが、回
卯時の状態に応じて選択されゐ。記憶手段３１の内部の
Ｃ８Ａはファームウェアのアドレスを表わすものである
。制御をハードウェアモードから退出さぜたときには、
退避手段３２によ勺最初に実行されるファームウェアの
スタートアドレスがＣ８Ａ領域に格納されている。
この内容は、回復手段３３によってファームウェア（Ｃ
Ｓ ）のアドレスレジスタ（Ｃ８Ａ）に回復される。フ
リップフロップ２０（ＨＷＭ）は退避手段３２によって
セットされ、回復手段３３によってリセットされる。
Ｓ ）のアドレスレジスタ（Ｃ８Ａ）に回復される。フ
リップフロップ２０（ＨＷＭ）は退避手段３２によって
セットされ、回復手段３３によってリセットされる。
第４図は、制御がハードウェアモードに移入し、）′ン
ダバーソフトウエア（ＵＢＡＲＳＷ）のエントリに渡る
過程を示す図である。
ダバーソフトウエア（ＵＢＡＲＳＷ）のエントリに渡る
過程を示す図である。
レジスタ４０はハードウェアモードに移入するときに、
ファームウェアがアンダバーソフトウエアのエントリ番
号を設定しておくためのワークレジスタである。テーブ
ル４１は主記憶装置の領域１１の内部に設定され、レジ
スタ４０に設定されたアンダバーソフトウエアのエント
リ番号と、アンダバーソフトウエアのエントリの絶対ア
ドレスとを対応づけるものである。すなわち、テープル
４１の各エリアにはソフトウェア命令の無条件分岐命令
（ＢＲ）が設定され、これらの命令はアンダパーソフト
ウエアの各エントリに分岐している。
ファームウェアがアンダバーソフトウエアのエントリ番
号を設定しておくためのワークレジスタである。テーブ
ル４１は主記憶装置の領域１１の内部に設定され、レジ
スタ４０に設定されたアンダバーソフトウエアのエント
リ番号と、アンダバーソフトウエアのエントリの絶対ア
ドレスとを対応づけるものである。すなわち、テープル
４１の各エリアにはソフトウェア命令の無条件分岐命令
（ＢＲ）が設定され、これらの命令はアンダパーソフト
ウエアの各エントリに分岐している。
プログラム４２は、主記憶装置の領域１１の内部に格納
されたアンダバーソフトウエアの一部である。このプロ
グラム４２はロード命令（ＬＧＡ４）と、加減算命令（
ＡＣ３，５Ｇ４）と１乗算命令（ＭＧ４）と、比較命令
（ＣＧ４）と２条件分岐命令（ＢＥＲ）と、ストア命令
（ＳＴＧＡ４）とから成るソフトウェア命令群の一部と
、ファームウェアコール命令（ＦＷＣａ 、 ＦＷＣｂ
）、すなわち新設命令群とからなるものである。
されたアンダバーソフトウエアの一部である。このプロ
グラム４２はロード命令（ＬＧＡ４）と、加減算命令（
ＡＣ３，５Ｇ４）と１乗算命令（ＭＧ４）と、比較命令
（ＣＧ４）と２条件分岐命令（ＢＥＲ）と、ストア命令
（ＳＴＧＡ４）とから成るソフトウェア命令群の一部と
、ファームウェアコール命令（ＦＷＣａ 、 ＦＷＣｂ
）、すなわち新設命令群とからなるものである。
第５図は、新設命令群の実施例として、ファームウェア
コール命令の起動方式を示す図である。
コール命令の起動方式を示す図である。
命令形式５０はファームウェアコール命令の形式であり
、オペレーションコード（ＯＰ）、！：、補助コード（
Ｃ）と、アドレスシラブル（Ａｓ）とから構成されるも
のである。ハードウェアモードでないときには、上記に
よシネ正オペレーション例外（不正ｏｐ ） ５１が生
ずることになる。テーブル５２［主記憶装置の領域１１
に設定されたファームウェアコールエントリテーブルで
アシ、命令形式５０に含まれたアドレスシラブル（Ａｓ
）によって、テーブル５２の内部の一つのエントリが
指定されている。テーブル５２の各エントリにはファー
ムウェアアドレスが含まれ、指定された一つのエントリ
のファームウェアアドレスが制御回路５３に入力され、
ファームウェアアドレスレジスタ（Ｃ８Ａ）５４に設定
されている。これによって、ファームウェアが制御記憶
（Ｃ８） ５５から読出される。新設命令は、ソフトウ
ェア命令群では実行不可能な処理を可能にするためのも
ので、ファームウェアコール命令は新設命令をテーブル
５２のエントリ数だけ実現するものである。
、オペレーションコード（ＯＰ）、！：、補助コード（
Ｃ）と、アドレスシラブル（Ａｓ）とから構成されるも
のである。ハードウェアモードでないときには、上記に
よシネ正オペレーション例外（不正ｏｐ ） ５１が生
ずることになる。テーブル５２［主記憶装置の領域１１
に設定されたファームウェアコールエントリテーブルで
アシ、命令形式５０に含まれたアドレスシラブル（Ａｓ
）によって、テーブル５２の内部の一つのエントリが
指定されている。テーブル５２の各エントリにはファー
ムウェアアドレスが含まれ、指定された一つのエントリ
のファームウェアアドレスが制御回路５３に入力され、
ファームウェアアドレスレジスタ（Ｃ８Ａ）５４に設定
されている。これによって、ファームウェアが制御記憶
（Ｃ８） ５５から読出される。新設命令は、ソフトウ
ェア命令群では実行不可能な処理を可能にするためのも
ので、ファームウェアコール命令は新設命令をテーブル
５２のエントリ数だけ実現するものである。
ソフトウェア命令群の一部と新設命令群とによシ実現さ
れたアンダバーソフトウエアは、設計の容易さと異なる
データ処理装置機種間での互換性の高さと、ファームウ
ェアに同等な処理機能の汎用性とを有するものである。
れたアンダバーソフトウエアは、設計の容易さと異なる
データ処理装置機種間での互換性の高さと、ファームウ
ェアに同等な処理機能の汎用性とを有するものである。
（発明の効果）
本発明は以上説明したように、従来ファームウェア制御
で行っていたハードウェア（ファームウェアを含む）機
能の一部とソフトウェア命令群の一部と新設命令群とか
らなるプログラム制御によって構成して実現することに
よシ、設計効率と設Ｈ品質とを著しく改善できるという
効果がある。
で行っていたハードウェア（ファームウェアを含む）機
能の一部とソフトウェア命令群の一部と新設命令群とか
らなるプログラム制御によって構成して実現することに
よシ、設計効率と設Ｈ品質とを著しく改善できるという
効果がある。
第１図は、主記憶装置の一実施例の構成を示すブロック
図である。 第２図は、インストラクションレジスタ（ＩＣ）周辺の
一実施例を示すブロック図である。 第３図は、ハードウェアモードへの移入時、あるいはハ
ードウェアそ−ドからの退出時に実行される中央処理装
舒内部のレジスタ群の退避、ならびに回復の様子の一例
を示した図である。 第４図は、制御がハードウェアモードに移入し、アンダ
バーソフトウエア（ＵＢＡＲＳＷ）のエントリに渡る過
程の一例を示した図である。 第５図は、新設命令群の起動方式の一例を示した図であ
る。 １０．１１・・・主記憶装置の内部領域１２．１３，２
１．３Ｇ、４０． ５５・・・・・レジスタ １４・会・比較回路 １６・・・ＡＮＤ回路 ２０・・・フリップフロップ ２２・・ｅアドレス変換回路 ２３・・ｅアドレスセレクタ ３１・・中記憶手段 ３２・・・退避手段 ３３・・・回復手段 ５３・・・アドレス制御回路 ５５・・・制御記憶装置 ４１．４２，５２・・・テーブル ４３〜ＡＢ、４１０，４９，４１１．５０・０・・・・
命令 １５．２４・・・信 号 線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
図である。 第２図は、インストラクションレジスタ（ＩＣ）周辺の
一実施例を示すブロック図である。 第３図は、ハードウェアモードへの移入時、あるいはハ
ードウェアそ−ドからの退出時に実行される中央処理装
舒内部のレジスタ群の退避、ならびに回復の様子の一例
を示した図である。 第４図は、制御がハードウェアモードに移入し、アンダ
バーソフトウエア（ＵＢＡＲＳＷ）のエントリに渡る過
程の一例を示した図である。 第５図は、新設命令群の起動方式の一例を示した図であ
る。 １０．１１・・・主記憶装置の内部領域１２．１３，２
１．３Ｇ、４０． ５５・・・・・レジスタ １４・会・比較回路 １６・・・ＡＮＤ回路 ２０・・・フリップフロップ ２２・・ｅアドレス変換回路 ２３・・ｅアドレスセレクタ ３１・・中記憶手段 ３２・・・退避手段 ３３・・・回復手段 ５３・・・アドレス制御回路 ５５・・・制御記憶装置 ４１．４２，５２・・・テーブル ４３〜ＡＢ、４１０，４９，４１１．５０・０・・・・
命令 １５．２４・・・信 号 線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 ソフトウェアにより管理された第１の領域ならびにハー
ドウェアによル管理された第２の領域からなる主配憶装
置と、前記ソフトウェアで実行可能な第１の命令群から
成ると共に前記第１の領域に格納されたプログラムを実
行するための中央処理装置とから成るデータ処理装置に
おいて、前記ソフトウェアでは使用不可能な第２の命令
群を定区し、前記第１の命令群の一部と前記第２の命令
群とからなるプログラムを前記第２の領域に格納して、
前記第２の領域に格納されたプログラムを実行するモー
ドに前記中央処理装置の制御を移入させるための第１の
手段と、前記プログラムを実行するモードから退出させ
るための第２の手段と。 前記プログラムを実行するモードの時に限って前記第２
の命令群を前記中央処理装置にょル実行させるための第
３の手段とを具備して構成したことを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14423383A JPS6037036A (ja) | 1983-08-05 | 1983-08-05 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14423383A JPS6037036A (ja) | 1983-08-05 | 1983-08-05 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037036A true JPS6037036A (ja) | 1985-02-26 |
Family
ID=15357338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14423383A Pending JPS6037036A (ja) | 1983-08-05 | 1983-08-05 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037036A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131648A (ja) * | 1973-04-20 | 1974-12-17 | ||
| JPS51130138A (en) * | 1975-05-06 | 1976-11-12 | Panafacom Ltd | Data processing system for extended instructions |
| JPS54155744A (en) * | 1978-05-29 | 1979-12-08 | Nec Corp | Microprogram control system |
| JPS54161858A (en) * | 1978-06-13 | 1979-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Decoding system for extended machine address instruction |
| JPS57101945A (en) * | 1980-12-18 | 1982-06-24 | Nec Corp | Control system of information processor |
-
1983
- 1983-08-05 JP JP14423383A patent/JPS6037036A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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