JPH0498437A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ及びメモリを含むマイクロ
コンピュータシステムに関スる。

〔従来の技術〕

近年、マイクロプロセッサはアーキテクチャの改良で非
常に高速の命令処理ができるものの、メモリからのプロ
グラムリードやデータリードにおいては、アクセススピ
ード卒の制限からマイクロプロセッサの処理実行時間に
比較してアクセス時間が相対的に長く、マイクロフロセ
ッサの命令実行時間を低下させる原因となっている。特
にプロ従来例を示す。

第１１図に示す従来例は、データの入出力処理及びシス
テム全体の制御を行うマイクロプロセッサ１０００と、
マイクロプロセッサ１０００から出力されるマルチプレ
ックスされたアドレス情報と命令コード及びデータとを
分離する為のアドレスラッチ１２０５と、マイクロプロ
セッサ１０００の処理データ及びプログラムを格納する
メモリ１２０１とから構成されている。これらのユニッ
トがアドレス／データ　（ＡＤ）バス１３０１と、リー
ド（ＲＤ）信号１３０４と、アドレスラッチ１２０５の
ラッチ信号であるＡＳＴＢ信号１３０３とで接続されて
いる。

次に、連続したアドレスに配置されたプログラムの連続
的な入力におけるマイクロプロセッサ１０００とＡＤバ
バス３０１上のアドレス情報データの流れについて、第
１２図のタイミングチャートを参照して説明する。

通常、プログラムはメモリ１２０１の連続したメモリ領
域に格納されており、マイクロフロセッサ１０００はこ
れらのプログラムをアドレス順序に従って、ＡＤババス
３０１を介して読みだし、実行している。プログラム入
力は第１２図に示す通りＢ　＜＋ｒ　Ｂ、２．　Ｂ１３
の基本ステートから構成されている。

まず、マイクロプロセッサ１０００はＢ　１１ステ一ト
期間にＡＳＴＢ信号１３０３をアクティブにすると同時
に、Ｂ　４１ステートからＢ４２ステートにかけて読み
たしアドレスをＡＤババス３０１上クチイブレベルにし
、ＲＤ信号１３０４に同期してメモリ１２０１からＡＤ
ババス３０１上にブタを読みだし、マイクロプロセッサ
１０００はＢ　１３ステートの所定のタイミングでＡＤ
ババス３０１上のデータを取込む。

以上の一連の処理により、プログラム入力のデータリー
ドサイクルの１サイクルが完了する。

〔発明が解決しようとする課題〕

上述したように従来のマイクロコンピュータシステムは
、処理実行部１１０１がＢ４１ステートでアドレスをア
ドレス線１１０４に乗せてからＢ４３ステートの中間で
そのアドレスに対応するデータを受取るまでの間、デー
タが入力されるのを待っているだけであり、この処理実
行部１１０１の遊ひ時間がマイクロコンピュータ全体の
処理能力を低下させている。

プログラムの入力にかかる時間は命令の実行時間に比較
して充分長く、データリードサイクル中、マイクロプロ
セッサ１０００はデータ待ち状態となる頻度が高い。そ
の結果、マイクロプロセッサ１０００の処理能力に余裕
があるにもかかわらず、その処理速度の向上に結びつい
ていないという欠点を有している。また、メモリ１２０
１は常に動作状態になっており、ＡＤババス３０１に接
続されているメモリ１２０１以外のＬＳＩをアクセスし
ているときにも電力が消費されており、マイクロコンピ
ュータシステムが低消費電力とならない欠点も有してい
る。

〔課題を解決するための手段〕

本発明のマイクロコンピュータシステムは、命令コード
を含む各種処理データを記憶する記憶手段と命令実行に
よりデータ処理を行なうデータ処理手段とシステム全体
の基本動作クロックを出力する発振器とを有するマイク
ロコンピュータシステムにおいて、データの入出力を行
いデータ出力用のデータ記憶手段を有するポートと、前
記記憶手段のアドレス情報を格納するアドレス指示手段
と、このアドレス指示手段の内容を前記ポートの前記デ
ータ記憶手段を介して前記基本動作クロックに同期して
出力するアドレス出力手段と、前記発振器が発振中は前
記記憶手段を動作状態にし発振停止中は前記記憶手段か
らの読み出しを禁止する状態制御手段と、前記アドレス
指示手段の格納内容を更新する更新手段と、前記アドレ
ス指示手段により指示されて読み出された前記記憶手段
の出力を保持する保持手段と、前記基本動作クロックに
同期して前記更新手段及び前記保持手段の制御を行う制
御手段と、前記データ処理手段が前記記憶手段との間の
データ転送における前記アドレス情報の前記アドレス指
示手段への送出に続いて送出する第１又は第２の指示の
うち第１の指示により前記記憶手段との間の１回のデー
タ転送を行う第１の転送手段と、前記第２の指示により
前記制御手段を動作状態に制御し前記保持手段内に前記
アドレス指示手段の内容に対応した前記記憶手段からの
読み出しデータを保持させると共に前記アドレス指示手
段に次に読み出すアドレスを先行的に格納することによ
り前記データ処理手段から次次とアドレス情報を送出す
るこ２なしに前記保持手段と前記データ処理手段との間
で連続データ転送を行う第２の転送手段とを有している
。

前記記憶手段はＲＯＭであってもよく、又、ＲＡＭであ
ってもよい。ＲＡＭである場合、前記状〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図に示す実施例は、データの入力・出力処理、演
算処理及びシステム全体の制御を行うマイクロプロセッ
サ１００と、マイクロプロセッサ１００が実行するプロ
グラムや演算に必要なデータを格納するリードオンリー
メモリ　（ＲＯＭ）２１３を内蔵したＬＳＩ２００とか
ら構成されている。

マイクロプロセッサ１００は、命令を実行する処理実行
部１０１と、マイクロプロセッサ１００の全体の動作を
制御する実行制御部１０３と、ＲＯＭ２１３から読み出
した命令やデータを読み出した順に記憶し処理実行部１
０１の要求に対応して記憶内容を出力するデータ・キュ
ー１０２と、マイクロフロセッサ１００の動作のための
クロック信号３０７を発生する発振器１０８とによって
構成されている。

処理実行部１０１から実行制御部１０３へは、命令実行
に伴い後述するＬＳ　Ｉ　２００内のＲＯＭ２１３との
データリードサイクルの起動を要求するバスリクエスト
信号１０５とＲＯＭ２１３のアクセス先のアドレス情報
をのせるアドレス線１０４とが出力される。実行制御部
１０３はバスリクエスト信号１０５によりデータリード
サイクルの起動を受けて処理実行部１０１ヘアクツリツ
ジ信号１０６を出力する。マイクロプロセッサ１００は
、アドレス情報とデータとがマルチブレクスされたＡＤ
ババス００を介して、ＬＳ　Ｉ　２００内のＲＯＭ２１
３からデータリートを行う。発振器１０８から発生され
たクロックは基本動作クロックとしてマイクロプロセッ
サ１００内に供給されると共に、命令やデータを読み出
す同期クロックとしてＬＳ　Ｉ　２００に供給される。

ＬＳＩ２００は、マイクロプロセッサ１００とインタフ
ェースする為にマイクロフロセッサ１００からの出力を
受は制御信号Ｃ１ｌ　０２．　ＣＢ、　Ｃａ。

Ｃａ、Ｃｔを発生するバスインタフェース部２０１と、
マイクロプロセッサ１［）０のプログラム及びデータを
格納するＲＯＭ２１３と、ＡＤババス００かも入力され
バスインタフェース部２０１及びＬＳＩ２００の内部バ
ス（ＡＤＲバス）２１６を介（これらは命令コードのリ
ードサイクル時に出力される信号Ｃ２により制御される
）と、もう１つのマスタースレーブ構成のポインタ（Ｄ
ＰＭ）　２０６　。

（ＤＰＳ）２２１　　（これらはデータのリードサイク
ル時に出力される信号Ｃ３により制御される）と、ＦＰ
Ｍ２０３からのアドレスとＤＰＭ２０６と、アドレス出
力モード信号２２６によＦ）ＭＰＸ２２３の圧力とＡＤ
Ｒバス２１６の入出力とを切換えることによって外部の
メモリ等にアドレス情報を出力したりデータの入出力を
行うそれぞれ８ビツトのポート２２４，２２５と、ＦＰ
Ｓ２２０の内容をインクリメントするインクリメンタ２
０４と、後述する連続命令コードリードサイクル及び連
続データリードサイクル時に出力される信号Ｃ１に制御
され冬インクリメンタ２０４の出力ヲ選択するＭＰＸ２
０２と、ＤＰＳ２２１の内容をインクリメントするイン
クリメンタ２０７と、信号Ｃ０に同期してインクリメン
タ２０７の圧力全選択するＭＰＸ２０５と、連続命令コ
ードリードサイクル時に８方される信号Ｃ６に基づいて
ＦＰＳ２２０の出力を選択しＲＯＭ２１３に供給するＭ
ＰＸ２０８と、連続命令コードリードサイクル時に出力
される信号Ｃ２に基づきＲＯＭ２１３から読み出したデ
ータを記憶する出力ラッチ２１０と、同時に連続データ
リードサイクル時に出力される信号Ｃ３に基づきＲＯＭ
２１３から読み出したデータを記憶するマスタースレー
ブ構成の圧力ラッチ２０９と、出力ラッチ２１０．出力
ラッチ２０９、ＲＯＭ２１３のそれぞれの出力を信号Ｃ
６，ＮＯＲゲート２１γ出力、信号Ｃ４に制御されＡＤ
Ｒバス２１６に読み出す読み出しバッファ２１１．２１
４，２１２と、クロック信号３０７の状態に応じて変化
する信号Ｃ７によって制御され８ＲＯＭ２１３からの読
み出しを早めるためのセンスアンプ２１８とで構成され
ている。なお、ＮＯＲゲート２１７にはＣ８と０４との
両信号が入力され、Ｃ８と０４との両信号が０”のとき
ＮＯＲゲート２１７の出力が“１”となる。

次に、マイクロフロセッサ１００及びＬＳＩ２００に入
力する制御信号について述べる。

マイクロプロセッサ１００への入力制御信号としては、
マイクロフロセッサ１００内のハードウェアの初期設定
を行うためのリセット信号３０６がある。マイクロフロ
セッサ１００からＬＳＩ２００への制御信号としては、
ＡＤババス００上のアドレス情報をＦＰＭ２０３．ＦＰ
Ｓ　２２０またはＤＰＭ２０６．ＤＰＳ２２１に記憶さ
せるためのＡＳＴＢ信号３０５と、ＲＯＭ２１３からデ
ータの読み出しを行うためのＬＯＷアクティブのＲＤ信
号３０１と、ＲＯＭ２１３からの読み出しモードを設定
するＭ＋信号３０４と、後述する連続的な命令コード及
びデータのリードを制御し、また読み出しモードを設定
するＭ２信号３０３と、後述する連続命令コード及び連
続データリードサイクルにおける同期クロックとして使
用するマイクロプロセッサ１００の基本動作クロック（
ＣＬＫ）３０７とがある。

ＡＳＴＢ信号３０５が“１”の時、Ｍ、信号３０４、Ｍ
２信号３０３の両信号のレベルによってＬＳ　Ｉ　２０
０の読み出し動作が設定される。ＡＴＳＢ信号３０５が
１”でＭ１信号３０４．Ｍ＋信号３０３のレベルがそれ
ぞれ１″　　“０″のとき、連続命令コートリードサイ
クルが設定される。

また、Ｍ１信号３０４．Ｍ２信号３０３のレベルが共に
°′Ｏ″の時は連続データリードサイクルが設定される
。同様にＭ１信号３０４．Ｍ２信号３０３のレベルがそ
れぞれ０”１″のときは１回のデータリードサイクルが
設定される。

ＭＰＸ２２３は信号Ｃ，に従い、データのリード／ライ
ト時はＤＰＭ２０６．プログラムフェッチ時はＦＰＭ２
０３からアドレスデータをポート２２４．２２５に送る
。また、ボー）２２４゜２２５はアドレス出力モード信
号２２６が“１″の時ＭＰＸ２２３からのアドレスを、
ポート２２４からアドレス００ビツト〜７ビツトを、ポ
ート２２５かもアドレスの８ビツト〜１５ビツトを外部
に出力する。また、アドレス出力モード信号２２６が“
０″の時はＡＤＲバス２１６と接続され、ポート２２４
からはデータのＯビット〜７ビツトを、ポート２２５か
らはデータの８ビツト〜１５ビツトを入出力する。

第２図はボー）２２４，２２５の各８ビツト分のうちの
１ビツト分を示すブロック図である。

第２図を参照してボー）２２４，２２５について更に説
明する。

まず、アドレス出力モード信号２２６が“１”の場合を
説明する。

アドレス出力モード信号２２６が“ｌ”のときゲート６
００が開き、また、インバータ６０１の出力が“０″と
なるのでゲート６０２が閉じる。

これによりポートへＭＰＸ２２３からのアドレスの１ビ
ツト（以下“Ａｎ２２３″と記す）を入力する。Ａｎ　
２２３からのデータばポートラッチ６０７に、データの
リード／ライト時は信号Ｃ８、プログラムフェッチ時は
信号Ｃ３の立ち下がりで書き込まれ、出力バッファ６０
８にも書き込まれる。インバータ６０１の出力が“０”
のためＡＮＤゲート６１５の出力も“０”となりインバ
ータ６１２の出力が“１″となるため、出力バッファ６
０８は常に出力状態となっているので、Ａｎ２２３のア
ドレスデータがただちに外部端子に出力される。また、
このときポートを読み込もうとした場合、ＡＮＤゲーグ
ー１５出力が“０”なのでグー）６１０は閉じており、
またインバータ６１２の出力が“１″なのでゲート６０
９が開きポートラッチ６０７の出力がバッファ６１８に
書き込まれ、ポートアクセス信号とリード信号トがでた
タイミングでＡＤＲバス２１６に出力する。

このように信号Ｃ２またはｃ３が“０”になると、アド
レスはラッチ６ｏ７．バッファ６０８を通るだけなので
内部回路の遅れなしにポートから出力される。

次に、アドレス出力モード信号２２６が“０”の場合を
説明する。

アドレス出力モード信号２２６が０”のときゲート６０
０は閉じ、インバータ６０１の出力が“１″となり、ゲ
ート６０２が開き、ＡＤＲバス２１６の１ビツトである
ＡＤＲｎが選択され、ポートとして入出力を行う。

ここで、ポートの入出力動作を説明する。

まず、ポートを入力にするか出力にするかを設定する。

このポートには、１ビツトずつ入出力が設定できるよう
に、ポートモートラッチ６１７がある。ＡＤＲハス２１
６上に入力の場合ピッ）ＡＤＲｎとして“′１″、出力
の場合ビットＡＤＲｎとして“０”を出し、ポートアク
セス信号とライト信号を出しＡＮＤゲート６１６の出力
を“１”としてビットＡＤＲｎをポートモードラッチ６
１７に書き込む。

次に、ポートを入力とした時の動作を説明する。

入力なのでポートモードラッチ６１７には１″が書き込
まれており、インバータ６０１出力も“１”なのでＡＮ
Ｄゲート６０５出力が１　＋＋となり、インバータ６１
２出力が“０”となるのでゲート６０９が閉じ、バッフ
ァ６０８の出力も行われない。そして、グー）６１０が
開きバッファ６１８に外部からのデータが書き込まれ、
ポートアクセス信号とリード信号とが出たタイミングで
ＡＤＲバス２１６に出力する。

次に、ポートを出力とした時の動作を説明する。

ＡＤＲｎ　２１６上のデータかケート６０２を通りポー
トラッチ６０７に、ライト信号とポートアクセス信号と
の出たタイミンクで書き込まれ、バッファ６０８にも書
き込まれる。出力なのでポートモートラッチ６１７出力
は′０″でＡＮＤゲート６１５出力が“Ｏ”となりイン
バータ６１２出力が°′ｌ“となるので、バッファ６０
８のデータが端子に出力される。またゲート６０９も開
く。

ポートモードが出力の状態でポートを読み込もうとした
場合、ポートラッチ６０７出力がゲート６０９、バッフ
ァ６１８を通ってＡＤＨバス２１６に読み込まれ、外部
からのデータは読み込まれない。

以上説明した様に、ボー）２２４，２２５はデータの入
出力と、ＬＳＩ２００の外部にメモリや周辺ＬＳＩを接
続した場合にアドレスを供給する事ができ、ＬＳＩ２０
０はアドレスラッチとして動作するため外部にアドレス
ラッチを接続する必要がなく、マイクロコンピュータシ
ステムとしての小型化が図れる。

次に、第３図を参照してバスインタフェース部２０１の
制御信号発生部分について説明する。

む。Ｆ／Ｆ４０８，４０９，４１０，４１１はＭ１信号
３０４．Ｍ、信号３０３をデコーダ４０７によりデコー
ドして出力したレベルをＡＳＴＢ３０５の立ち下がりタ
イミングで、書き込む。またＦ／Ｆ４０８，４１０，４
１１はＭ１信号３０４の立上がりタイミングで立ち上が
り工、ジ検出回路４１５から発生される信号により“０
″にクリアされるが、Ｆ／Ｆ４０９は同タイミングで１
″にセットされる。デコーダ４０７は１Ｍ１信号３０４
とＭ２信号３０３とのレベルが“１，０”“ｌ、１”、
“０，１″、“０，０”のときにＦ／Ｆ４０８，４０９
，４１０，４１１に“１”を書き込むために対応するＦ
／Ｆへの信号出力を“１″にする。Ｆ／Ｆ４０８，４０
９，４１０゜４１１はそれぞれ連続命令コードリードサ
イクルのアドレス設定サイクル、連続命令コードリード
サイクルの読み出しサイクル、連続データリードサイク
ル、１回のデータリードサイクルの時“ｌ”が書き込ま
れる。Ｆ／Ｆ４１２はＦ’／Ｆ’４０８の出力をＭ１信
号３０４の立ち下がりタイミンクで書き込む。Ｆ／Ｆ　
４２０にはＣＬＫ３０７の立上がりタイミングでＦ／Ｆ
４１２の出力が書き込まれる。

制御信号Ｃ３は連続的にＲＯＭ２１３の内容を読み出す
サイクルのとき“１″となる信号である。

制御信号Ｃ２は連続命令フードリードサイクルにおいて
Ｍ２信号３０３が“０”でＭ１信号３０４゜ＣＬＫ３０
７が共に“１″のとき“１”となる信号である。制御信
号Ｃ１は連続データリードサイクルにおいてＭ、信号３
０３が“０″でＣＬＫ３０７、ＡＳＴＢ信号３０５が共
に“１″の時“１”となる信号である。制御信号Ｃ４は
１回のデータリードサイクルにおいて、ＲＤ信号３０１
が“Ｏ″のとき“１″となる信号である。制御信号Ｃ８
は連続命令コードリードサイクル時にｌ”となる信号で
ある。

近年マイクロプロセッサは０ＭＯ８で構成され、一般に
処理の中断時にはクロックを“ｌ”に固定するが、制御
信号Ｃ７はマイクロプロセッサ１００の処理の一時停止
によりＣＬＫ３０７が“１″に固定されたときに“Ｏ”
となる信号である。第４図を用いて具体的に説明すると
、ＣＬＫ３０７が遅延回路５０６の入力に、同じ＜ＣＬ
Ｋ３０７の反転された信号が遅延回路５０６のＣＬＲ端
子とセットリセットフリップフロップ（Ｓ　−ＲＦ／Ｆ
）５０７のセット端子に入力されており、遅延回路５０
６の出力は５−ＲＦ／Ｆ５０７のリセット端子に入力さ
れている。遅延回路５０６は、ＣＬＲ端子のレベルが０
”のときは端子■への入力信号を一定時間遅延させて端
子Ｏに出力し、ＣＬＲ端子のレベルが“１”のときには
“０”を出力する。よって、ＣＬＫ３０７が遅延回路５
０６の設定遅延値より長い時間“ｌ”であった時のみ遅
延回路５０６の出力Ｏが１″となり、５−ＲＦ／Ｆ　５
０７の出力、すなわち制御信号Ｃ２は０”となる。また
、これより遅延時間はマイクロプロセッサ１００の基本
動作１クロツクよりも長くなければならない。この制御
信号Ｃ７は前述したセンスアンプ２１８の動作制御に用
いられる。

センスアンプ２１８はＲＯＭ２１３のデータを高速に読
み出すために設けられたが、データの変化がなくても定
常的に電力を供給しなければならない構成となっており
、ＲＯＭ２１３がＣＭＯＳ構成であっても消費電力が多
くなる原因となるので、制御信号Ｃ１が０″の間（マイ
クロプロセッサ１００が処理を一時停止している時）動
作を停止する事で消費電力の低減を図っている。また、
マイクロッ戸セッサ１００が処理を再開しＣＬＫ３０７
再発振に伴う制御信号Ｃ７の“０″から“１”への変化
でセンスアンプ２１８の動作も再開したとき、センスア
ンプ２１８が定常状態となるのには所定の時間が必要だ
が、一般にマイクロプロセッサ１００が定常状態になる
のにも時間を要し、通常後者の時間の方が長いので、マ
イクロプロセッサ１００が通常動作を再開した時点でセ
ンスアンプ２１８は動作可能状態となっている（既に定
常状態となっている）。

次に、第５図を参照して連続命令コードリードサイクル
の動作を説明する。

連続命令コードリードサイクルは、アドレス設定のため
の基本ステー）（ＢＲステート）と、連続的に命令コー
ドを読み出すＢ５．Ｂ、、Ｂ、ステート　（ＣＮＦステ
ート）とで構成されている。

実行制御部１０３はこれらのステートでＬＳＩ２００に
各種の制御信号を出力する事により命令実行に伴うＲＯ
Ｍ２１３の命令コードリードサイクルを制御している。

なお、連続命令コード読み出しを続ける時はＢ６ステー
トを続ける。

まず、マイクロプロセッサ１００はＢ、ステートでＡＳ
ＴＢ信号３０５を“１”％　Ｍｌ信号３０４を“ｌ”、
Ｍ２信号３０３を“０”にし、ＡＤババス００上にアド
レス“Ｎ″を出力する。ＬＳＩ２００のバスインタフェ
ース部２０１は制御信号Ｃ２，Ｃ３を“１″にし、アド
レス“Ｎ”をＡＤＲバス２１６．ＭＰＸ２０５を介して
ＤＰＭ２０６に書き込む。次にＢ＋ステートの中間でＡ
ＳＴＢ信号３０５が立ち下がると信号Ｃ３も“０”とな
りＤＰＭ２０６の内容“Ｎ”をＤＰＳ　２２１に書き込
む。また、Ｆ／Ｆ　４０８　（ＢＲ）は出力が“１″と
なる。ＡＳＴＢ信号３０５が立ち下がり“Ｏｎとなると
制御信号Ｃ２が“１″となり４！ＩＰＳ２２１の内容″
Ｎ”をＦＰＭ２０３にＭＰＸ２０２を介して書き込む。

次にＢ２ステートの中間でＭ、信号３０４が立ち下がっ
て制御信号Ｃ２が“０”となると、ＦＰＭ２０３のデー
タをＦＰＳ２２０へ書き込む。また、Ｆ／Ｆ４１２の出
力が“１″となる為制御信号Ｃ６が“１”となり、ＦＰ
Ｓ２２０の内容“Ｎ″がＭＰＸ２０８を介してＲＯＭ２
１３に供給され、ＲＯＭ２１３からはアドレス“Ｎ”に
対応した命令コード（Ｎ）が出力される。

次にＢ、ステートでＣＬＫ３０７が“１”となるとＦ／
Ｆ　４２０の出力が“１″となり、制御信号Ｃ１が“ｌ
”となるのでＭＰＸ２０２はインクリメンタ２０４の出
力を選択する。Ｂ３ステートの初めてのＣＬＫ３０７が
“１′となると制御信号Ｃ２が１″となり、ＲＯＭ２１
３（７）出力（Ｎ）が出力ラッチ２１０に書き込まれる
。また、インクリメンタ２０４によって１が加算された
Ｎ″の次のアドレス“Ｎ＋ビがＦＰＭ２０３に書き込ま
れる。同時に制御信号Ｃ６が“１″の為出力ラッチ２１
０の内容（Ｎ）が読み出しバッファ２１１を介してＡＤ
Ｒバス２１６に出力され、バスインタフェース部２０１
を介してＡＤババス００上に読み出される。読み出され
た内容（Ｎ）を実行制御部１０３はＢ４ステートのＣＬ
Ｋ３０７が“１″のタイミングで入力し、データキュー
１０２に（Ｎ）を転送し、実行処理部１０１は命令コＦ
’（Ｎ）に対応する処理を実行する。

次にＢ４ステートでＭ２信号３０３が“１”となる。Ｂ
４ステートの初めてＣＬＫ３０７が“１”となると制御
信号Ｃ２が“ｌ”となり、ＦＰＭ２０３には続くアドレ
ス“Ｎ＋２”が書き込まれる。Ｂ４ステートの中間でＣ
ＬＫ３０７が“０″となると制御信号Ｃ２が“０″とな
り、ＦＰＳ　２２０にＦＰＭ２０３のデータ“Ｎ＋２″
が書き込まれる。また、出力ラッチ２１０にはアドレス
“Ｎ＋１″に対応した命令コーＦ’（Ｎ＋１）が書き込
まれ、また、この時同時にＲＤ信号３０１が“１”にな
る為バスインタフェース部２０１はＡＤババス００上に
何も出力しない。

Ｂ、ステートの最初でＭ１信号３０４が立上がって“ｌ
”になるとＦ／Ｆ４０８，４１０，４１１はＯ″となり
Ｆ／Ｆ　４０９は“ｌ”となるが、制御信号Ｃ１とＣ６
は“１”のままである、また、Ｍ、信号３０３も“０”
となる。Ｂ５ステートの中間でＲＤ信号３０１が“０”
となるため、命令コード（Ｎ＋１）がＡＤババス００上
に読み出される。また、ＣＬＫ３０７がＢ５ステートの
初めで“１″となるが、Ｍ２信号３０３がＢ４ステート
で“ｌ”となっているため、ＢＳステートではインバー
タ４０１の出力が“０”となっており、制御信号Ｃ２は
“０”のままである。

次に、Ｂ、ステートの初めでインバータ４０１の出力が
“１”となっているのでＣＬＫ３０７が“１″から“０
″となると制御信号Ｃ２も“１”から“Ｏ″となり、ア
ドレス“Ｎ＋２”に対応した命令コード（Ｎ＋２）が出
力ラッチ２１０に書き込まれ、そしてＡＤババス００上
に命令コード（Ｎ＋２）が読み出される。同時に続くア
ドレス（Ｎ＋３）がＦＰ”〜０３に書き込まれる。同様
に次のＢ６ステートでもアドレス″Ｎ＋３”に対応する
命令フードＣＮ＋３）がＡＤババス００上に読み出され
る。

最後のＢ７ステートで、Ｍ２信号３０３が“１”となる
。また、Ｂ７ステートの中間でＲＤ信号３０１が“１″
となるので、命令コード（Ｎ＋３）以後バスインタフェ
ース部２０１はＡＤババス００上に何も出力しない。Ｂ
７ステートで制御信号Ｃ２が“１”から“０”となるの
でＦＰＭ２０３、ＦＰＳ２２０は共にアドレス“Ｎ＋５
”となり、出力ラッチ２１０にアドレスＮ＋４に対応す
る命令コード（Ｎ＋４）が書き込まれて連続命令コード
リードサイクルが終了する。Ｂ、ステートの次のステー
トではインバータ４０１の出力が“０″となるため、制
御信号Ｃ２は“０″のままである。

以上のように連続命令コードリードサイクルでは、ＦＰ
Ｍ２０３．ＦＰＳ２２０及び出力ラッチ２１０を用いて
、Ｃ’ＬＫ３０７の立上がりに同期してＲＯＭ２１３に
記憶されている命令コードがＡＤババス００上に連続的
に読み出され、マイクロプロセッサ１００が対応する処
理を実行する。

次に、第６図を参照して１回のデータリードサイクルの
動作について説明する。

１回のデータリードサイクルはＢ、、、Ｂ、２．ＢＢス
テートで構成されている。Ｅｌｆステートではマイクロ
プロセッサ１００はＡＳＴＢ信号３０５を“ｌ”％Ｍｌ
信号３０４を“０”％Ｍ２信号３０３を“１”にする、
また、ＡＤババス００上にアドレス“Ｋ”を出力する。

すると、制御信号Ｃ１が“１”となるのでＤＰＭ２０６
にアドレス“Ｋ”が書き込まれ、続いてＢ　１１ステー
トの中間でＡＳＴＢ信号が“０″となると、ＤＰＳ２２
１にアドレス“Ｋ′が書き込まれ、ＲＯＭ２１３のアド
レス“Ｋ″に対応するアドレスがアクセスされる。

ＡＳＴＢ信号３０５が“０″になると、Ｆ／Ｆ４１１の
出力が“１”となる。

Ｂｌ□ステートでＲＤ信号３０１が“０″となると制御
信号Ｃ４が“１″となり、出力バッファ２１２が導通す
るため、アドレス“Ｋ”に対応したＲＯＭ２１３のデー
タ（Ｋ）がＡＤＲバス２１６に出力される。同時にバス
インタフェース部２０１はデータ（Ｋ）をＡＤババス０
０上によみだす。

Ｂ１３ステートの中間でマイクロフロセッサ１００がＲ
Ｄ信号３０１を“１”にする。マイクロプロセッサ１０
０はＢ１．ステートの所定のタイミングでデータ（Ｋ）
を入力し、処理実行部１０１がデータとして演算に使用
する。１回のデータリドサイクル中制御信号Ｃ２が“０
″のままのため、ＦＰＭ２０３．ＦＰＳ　２２０の内容
はアドレス“工”のまま変化しない。

次に、第７図を参照して連続データリードサイクルにつ
いて説明する。

連続データリードサイクルはＢ２１　ｒ　Ｂ２２　＋Ｂ
２３１Ｂ２４サイクルで構成され、連続的にデータが読
み出されるときＢ２３ステートが繰り返される。

Ｂ２□ステートにおいて、マイクロプロセッサ１００は
ＡＳＴＢ信号３０５を“１″、Ｍ、信号３０４を“０″
１　Ｍ２信号３０３を”１”にする。また、ＡＤババス
００上にアドレス″Ｌ”を出力する。

すると制御信号Ｃ３が“ｌ”となり、ＤＰＭ２０６にア
ドレス“Ｌ”が書き込まれる。Ｂ２１ステートの中間で
ＡＳＴＢ信号が“０”となるとＦ／Ｆ４１１が“１”と
なる、また、ＤＰＳ　２２１にアドレス“Ｌ″が書き込
まれる。

Ｂ２２ステートでもＡＳＴＢ信号３０５が“ｌ′′とな
りＭ２信号３０３が“０″となるので、Ｂ２２ステート
の中間でＦ／Ｆ　４１０が“１″となり制御信号Ｃ１が
“１″となる。アドレス“Ｌ″はＭＰＸ２０８を介して
ＲＯＭ２１３に供給され、アドレス“Ｌ”に対応するＲ
ＯＭ２１３のデータ（Ｌ）が読み出される。

Ｂ２３ステートでＣＬＫ３０７が“１″から０”となる
と制御信号Ｃ３も“１”となり、データ（Ｌ）が圧力ラ
ッチ２０９に書き込まれる。

また、同時に制御信号Ｃ１が“１”から“０″となりイ
ンクリメンタ２０７の出力であるアドレス“Ｌ＋１”が
ＤＰＭ２０６．ＤＰＳ２２１に書き込まれる。また、制
御信号Ｃ４と０６が共に“０″のためＮＯＲゲート２１
７の出力がｌ”であり、読み出しバッファ２１４が導通
状態となりデータ（Ｌ）がＡＤＨバス２１６に出力され
る。バスインタフェース部２０１はデータ（Ｌ）をＡＤ
ババス００上に読み出す。マイクロプロセッサ１００は
次のＢＪＩステートのＣＬＫが“１″のタイミングでデ
ータ（Ｌ）を入力する。続＜Ｂ２．ステートでも同様の
動作を行う。最後のＢｔｓステートでマイクロプロセッ
サ１００はＭ２信号３０３を１″にする。するとＢ２１
ステートでインバータ４０１の出力は“０″となるため
、Ｂ２４ステートでＣＬＫ３０７が“０”となっても制
御信号Ｃ１は出力されない。Ｂ２４ステートで、マイク
ロフロセッサ１００はＲＤ信号３０１を“ｌ″ｔ、ｍ　
Ｌ　テＪ続データリードサイクルを終了する。

以上のように、連続データリードサイクルではＣＬＫ３
０７の立ち上がり立ち下かに同期してＤＰＭ２０６．Ｄ
ＰＳ２２１の内容が更新され、ＤＰＳ２２１の内容に対
応したＲＯＭ２１３のデータを出力ラッチ２０９を介し
て連続的によみだすことができる。この時制御信号Ｃ２
は“０”のまま変化しないため、ＦＰＭ２０３．　ＦＰ
Ｓ　２２０の内容は変化しない。

以上のようにマイクロプロセッサ１００がＭ２信号３０
３を制御する事により、マイクロプロセッサ１００の基
本動作クロックに同期させてＲＯＭ２１３より連続的に
命令コードやデータを読み出す事ができる。また、１回
のデータリードも行う事ができる。

以上、第１図の実施例について説明した。

第８図は本発明の第２の実施例を示すブロック図である
。

第８図に示す実施例は第１図に示す実施例のＬＳＩ２０
０をＬＳ　Ｉ　７００で置換えて構成されている。ＬＳ
Ｉ７００は、ＬＳＩ２００のバスインタフェース部２０
１及びＲＯＭ２１３をバスインタフェース部７０１及び
データの読み出し書き込みが可能なランダムアクセスメ
モリ　（ＲＡＭ）７０２で置換え、更に書き込みバッフ
ァ２１５を追加して構成されている。バスインタフェー
ス部７０１はバスインタフェース部２０１に制御信号Ｃ
５を発生する部分を追加して構成されている。

第９図はバスインタフェース部７０１の制御信号発生部
分を示すブロック図である。

マイクロプロセッサ１００は、アドレスに続いてＡＤバ
バス００上に出力するライトデータをＲＡＭ７０２に書
き込むためのＷＲ信号３０９をＬＳＩ７００に供給する
。第９図において、Ｆ’／Ｆ’４１１の出力が“１″で
ＷＲ信号３０９がＭＯ″のとき、ＡＮＤゲート５００の
出力が“１”となり、ＯＲゲート５０２の出力である制
御信号Ｃ６が“１”となる。また、Ｆ／Ｆ　５０４はイ
ンバータ４０１の出力をＣＬＫ３０７の立ち下がりタイ
ミングで書き込む。Ｆ／Ｆ４１０の出力が“１″Ｆ／Ｆ
　５０４の出力が“１”、ＣＬＫ３０７が１″のときＡ
ＮＤゲート５０７の出力が“ｌ”となりＯＲゲート５０
２の出力である制御信号Ｃ５が１”となる。制御信号Ｃ
３が“１″になると書き込みバッファ２１５が導通状態
になるので、ＡＤＨバス２１６のデータがＲＡＭ７０２
に書き込まれる。

次に、マイクロプロセッサ１００がＲＡＭ７０２に対し
連続的にデータを書き込む連続データライトサイクルを
第１０図を参照して説明する。

連続データライトサイクルはＢｓ＋ｒＢｓｚｒＢａｓ、
　Ｂｓａステートから構成されている。

ＢＳＩＩ　Ｂｍ２ステートは既に第７図で説明した連続
データリードサイクルのＢａ１ｌ　Ｅ３ｚｔステートと
同様であるので説明を省略する。

Ｂｓｓステートでマイクロプロセッサ１００はＷＲ信号
３０９を“０″にし、また、ＡＤババス００上にアドレ
ス“Ｍ”に対応するメモリ２１３０番地に書き込むため
のデータ（Ｍ）を出力する。

Ｂｊｍステートの中間でＦ／Ｆ　５　Ｄ　４の出力が“
１”となるので、次のＢ３３ステートのＣＬＫ３０７が
“１”のタイミングで制御信号Ｃ５が“１”となり、書
き込みバッファ２１５が導通状態になる。データ（Ｍ）
はバスインタフェース部７０１を介してＡＤＲバス２１
６上に入力され、書き込みバッファ２１５を介してＲＡ
Ｍ７０２に書き込まれる。続くＢ１．ステートにおいて
も同様に動作する。最後のＢ３３ステートでＭ２信号３
０３が“１″となるのでＢ３４ステートでの制御信号Ｃ
６が“１”となった後の制御信号Ｃ５は“０”のままで
ある。Ｂ３４ステートでアドレス“Ｍ＋３″に対応した
データ（Ｍ＋３）がＲＡＭ７０２に書き込まれる。マイ
クロプロセッサ１００はＢ３４ステートの中間でＷＲ信
号３０９を“１″にして、連続データライトサイクルを
終了する。連続データライトサイクル中は制御信号Ｃ２
が“０″のため、ＦＰＭ２０３．ＦＰＳ２２０の内容は
変化しない。

以上のように連続データライトサイクルでは、マイクロ
フロセッサ１００がＭ２信号３０３を制御する事により
、マイクロプロセッサ１００の基本動作クロックに同期
させてデータをＲＡＭ７０２に連続的に書き込む事がで
きる。また説明は省略したが、第８図に示す実施例にお
いても第１図に示す実施例と同様に連続命令コードリー
トサイクル、１回のデータリードサイクル、連続データ
リートサイクルの動作を実行する事ができる。

〔発明の効果〕

以上説明したように本発明は、従来のデータ転送に加え
、連続したアドレスを持つブロクラムやデータの転送に
おいてプログラムやデータの読みだしアドレスを保持す
ると共に外部に出力する機構と、これらのプログラムや
データを先読みし保持する手段と、連続したプログラム
やデータをマイクロフロセッサの基本動作クロックに同
期させて転送する手段とを新たに備えることにより、マ
イクロプロセッサの動作に対し命令コードやデータの読
み出し動作がほぼ同時に動作し遅れがほとんどないので
アクセス時間が非常に短く、高速に命令コードやデータ
を連続的に読み出しマイクロプロセッサの処理能力を向
上でき、また、ポートをアドレス出力用として使用でき
るため、小型で低消費電力かつ高速のマイクロコンピュ
ータシステムを提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図のポート２２４又は２２５の１ビット分を示
すブロック図、第３図は同じくバスインタフェース部２
０１の制御信号発生部分のブロック図、第４図は同じく
センスアンプ２１８り図、第６図は同じく１回のデータ
リードサイクルのタイミング図、第７図は同じく連続デ
ータリードサイクルのタイミング図、第８図は本発明の
第２の実施例を示すブロック図、第９図は第８図のバス
インタフェース部７０１の制御信号発生部分のブロック
図、第１Ｏ図は第８図の実施例における連続データライ
トサイクルのタイミング図、第１１図は従来のマイクロ
コンピュータシステムの一例のブロック図、第１２図は
第１１図の従来例におけるデータリードサイクルのタイ
ミンク図である。 １００・・・・・マイクロプロセッサ、１０１・・・処
理実行部、１０２・・・・・・データ・キュー、１０３
・・・実行制御部、１０８・・・・・発振器、２００゜
７００・・・・ＬＳＩ、２０１，７０１・・・・バスイ
ンタフェース部、２０２，２０５，２０８，２２３・・
・・・・卆千子口二ζ＃、２０３・・・・・・ポインタ
　（Ｆ’ＰＭ）、２０４，２０７・・・・・・インクリ
メンタ、２０６・・・・・・ポインタ（ＤＰＭ）、２０
９，２１０・・・・・・出力ラッチ、２１１，２１２，
２１４・・・・・・読み出しバッファ、２１３・・・・
・・ＲＯＭ、２１５・・・・・・書き込みバッファ、２
１６・・・・・・ＡＤＲバス、２１７・・・・・・ＮＯ
Ｒゲート、２１８・・・・・・センスアン７’、２２０
・・・・・・ポインタ（ＦＰＳ）、２２１・・・・・・
ポインタ（ＤＰＳ）、２２４，２２５・・・・・・ポー
ト、７０２・・・・・・ＲＡ代理人　弁理士　　内　原
　　　晋 Ｏ劫 １、入〃 茅 ごＬＫ３θ７ 羊 圀 菫 図 茅 回 革 ／ρ 図

Claims (1)

1. 【特許請求の範囲】 １、命令コードを含む各種処理データを記憶する記憶手
   段と命令実行によりデータ処理を行なうデータ処理手段
   とシステム全体の基本動作クロックを出力する発振器と
   を有するマイクロコンピュータシステムにおいて、デー
   タの入出力を行いデータ出力用のデータ記憶手段を有す
   るポートと、前記記憶手段のアドレス情報を格納するア
   ドレス指示手段と、このアドレス指示手段の内容を前記
   ポートの前記データ記憶手段を介して前記基本動作クロ
   ックに同期して出力するアドレス出力手段と、前記発振
   器が発振中は前記記憶手段を動作状態にし発振停止中は
   前記記憶手段からの読み出しを禁止する状態制御手段と
   、前記アドレス指示手段の格納内容を更新する更新手段
   と、前記アドレス指示手段により指示されて読み出され
   た前記記憶手段の出力を保持する保持手段と、前記基本
   動作クロックに同期して前記更新手段及び前記保持手段
   の制御を行う制御手段と、前記データ処理手段が前記記
   憶手段との間のデータ転送における前記アドレス情報の
   前記アドレス指示手段への送出に続いて送出する第１又
   は第２の指示のうち第１の指示により前記記憶手段との
   間の１回のデータ転送を行う第１の転送手段と、前記第
   ２の指示により前記制御手段を動作状態に制御し前記保
   持手段内に前記アドレス指示手段の内容に対応した前記
   記憶手段からの読み出しデータを保持させると共に前記
   アドレス指示手段に次に読み出すアドレスを先行的に格
   納することにより前記データ処理手段から次次とアドレ
   ス情報を送出することなしに前記保持手段と前記データ
   処理手段との間で連続データ転送を行う第２の転送手段
   とを有することを特徴とするマイクロコンピュータシス
   テム。 ２、前記記憶手段はＲＯＭであることを特徴とする請求
   項１記載のマイクロコンピュータシステム。 ３、前記記憶手段はＲＡＭであり、前記状態制御手段は
   前記発振器が発振停止中前記ＲＡＭへの書き込みをも禁
   止することを特徴とする請求項１記載のマイクロコンピ
   ュータシステム。