JPH0317758A - メモリマッピング記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明はマイクロプロセッサ等によるデジタル処理を
行う情報処理装置において、データを蓄積するＲＡＭ等
の記憶装置に関するもので、特に自身を選択する上位ア
ドレスを可変設定し得る機能を備えたメモリマッピング
記憶装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。

【従来の技術】

従来の記憶素子は外部から指定されたアドレスと、内部
のマトリクス状に配列されたメモリセルの集まりとが１
対１で対応し、ハードウエア上での物理アドレスが決定
されているのが一般的である。 従って、一旦マッピングされているアドレスを変更する
場合は、ハードウェアではディップスイッチやレジスタ
のバンク切換え等で対処しており、またソフトウエアで
はテーブルでアドレス管理を行い実アドレスに変換する
方法で対処している．

【発明が解決しようとする諜Ｂ】

しかしながらハードウエアでレジスタのバンク切換えを
行う方法では、切換えを行うための周辺回路を設ける必
要があり、ディップスイッチ等によるアドレスの変更で
は設定ごスによる誤動作の可能性やシステム変更時の対
応に柔軟性が失われることがある。 またソフトウエアによるアドレス管理を行えばかなり複
雑な制御も可能となるが、それに伴いプログラミングも
複雑で膨大なプログラム量となる。 そこで本発明は、上位アドレスで自身が選択され、かつ
下位アドレスによって自身内の個別のアドレス領域がア
クセスされる記憶装置であって、上位アドレスをプログ
ラム可能とするメモリマッピング記憶装置を提供するこ
とにより、前記の問題を解消することを課題とする。

【課題を解決するための手段】

前記の課題を解決するために本発明の装置は、ｒ通常モ
ードにおいて、上位アドレス信号（拡張アドレスＥＸＡ
ＤＲＳなど）により自身が選択され、かつ下位アドレス
信号（アドレスＡＤＲＳなど）によって（メモリ用デコ
ーダ回路８などを介し）自身内の（メモリセルアレイ９
などの）個別のアドレス領域がアクセスされる記憶装置
であって、 与えられたモード切換信号（プログラム信号ＰＣＭなど
）によって自身の動作モードを前記通常モードとプログ
ラムモードとに切換えるモード切換手段（プログラム信
号ラッチ回路１など）と、前記プログラムモードにおい
て自身に与えられた前記上位アドレス信号を記憶する上
位アドレス記憶手段（拡張アドレスラッチ回路６など）
と、前記通常モードにおいて自身に与えられる前記上位
アドレス信号が前記上位アドレス記憶手段に記憶された
上位アドレス信号に一致するときのみ、自身に与えられ
る当該の上位アドレス信号を自身を選択する信号とする
上位アドレス比較手段（拡張アドレスコンパレータ７な
ど）と、 を備えたｊものとする．

【作　用】

プログラムモードにおいで上位アドレス信号を記憶させ
、通常モードにおいて記憶した上位アドレス信号と現に
当該の記憶装置をアクセス中の上位アドレス信号とが一
致するときのみ、当該アクセスの上位アドレス信号の選
択を有効とすることで、プログラムされる上位アドレス
信号に応じて当該の記憶装置に割当てるメモリ空間（ブ
ロック領域）を変更可能とする．

【実施例】

次に第１図ないし第７図を用いて本発明の実施例を説明
する。第１図に本発明の一実施例としての、記憶素子の
内部の構或図を示す。同図において９はこの記憶素子と
してのＲＡＭの主体となるメモリセルアレイであり、８
はメモリ用デコーダ回路で、コンパレータ出力信号７ａ
及びチップセレクト信号ＣＳの人力によって有効化され
、バッファ３を介するアドレスＡＤＲＳをデコードして
メモリセルアレイ９の個別のアドレス領域をアクセスす
る役割を持つ。 ＷＥは通常モード（つまりこの記憶素子を通常のＲＡＭ
として使用するモード）において、この記憶素子に対す
る読み書き（つまりデータＤＡＴＡの方向）を制御する
ためのライトイネーブル信号（リードライト信号ともい
う）で、この例ではこの信号ＷＥが”Ｌ″のときコント
ロールバッファ４，データバッファ１０を介してデータ
ＤＡＴＡのメモリセルアレイ９への入力（書込み）を可
能とし、他方、この信号■が”Ｈ”のときメモリセルア
レイ９からのデータＤＡＴＡＩＯの出力（読出し）を可
能とする。 アドレスＡＤＲＳはメモリセルアレイ９の実在のメモリ
領域に対するアドレス信号、ＥＸＡＤＲＳは仮想の（こ
の例ではアドレスＡＤＲＳに続く上位の）アドレス信号
としての拡張アドレスである。 従ってこの記憶素子はチップセレクト信号τ丁と拡張ア
ドレスＥＸＡＤＲＳとによって選択されたうえ、さらに
アドレスＡＤＲＳによってこの記憶素子のメモリセルア
レイ９内の個別のアドレス領域がアクセスされる。 この例では、この記憶素子が４ｋバイトのメモリ容量を
持つものとし、この素子をｔ６ビットのアドレス空間内
で使用するものとする。そしてアドレス全１６ビットの
うち下位１２ビット分がこの素子の実在のメモリ容量に
対応するアドレスＡＤＲＳに、またこのアドレスＡＤＲ
Ｓに続く上位側３ビット分が拡張アドレスＥＸＡＤＲＳ
に、また最上位１ビット分がチップセレクト信号ＣＳに
割当てられているものとする。 ところで本発明ではこの素子を選択するための拡張アド
レスＥＸＡＤＲＳはプログラム設定可能となるように構
或されており、ＰＧＭはこの記憶素子を上記のプログラ
ムを可能とするモード（プログラムモード）とするか、
前記の通常モード（通常のＲＡＭとしてのモード）とす
るかを切換える信号である． また１はプログラム信号ＰＧＭをラッチし、プログラム
信号１ａとして出力するプログラム信号ラッチ回路、６
はプログラムモードにおいて拡張アドレスバッファ２を
介しこの記憶素子に入力された拡張アドレスＥＸＡＤＲ
Ｓが設定記憶される拡張アドレスラッチ回路である．７
は拡張アドレスコンバレータで、通常モードにおいて拡
張アドレスバッファ２を介して入力された拡張アドレス
ＥＸＡＤＲＳと拡張アドレスラッチ回路６に設定された
拡張アドレスとを比較し、両者が一致したときコンバレ
ータ出力信号７ａを出力する。 ５はカスケードコントロール回路で、プログラム信号Ｐ
ＧＭとチップセレクト信号τ丁とを入力しプログラムモ
ードの終了を示すカスケード信号ＣＡＳを出力する。 第２図はプログラムモードにおける第１図の動作のタイ
ミングを示す．プログラムモードではプログラム信号Ｐ
ＧＭを有効に（”Ｌ″）にして本記憶素子をアクセスす
るが、このときプログラム信号ラッチ回路ｌはプログラ
ム信号ＰＧＭをラッチして“Ｌ”のプログラムラッチ信
号１ａを拡張アドレスラッチ回路６に与えて、このラッ
チ回路６を有効化する。この状態でチップセレクト信号
テ丁（”Ｌ”）を入力した時点での拡張アドレスＥＸＡ
ＤＲＳが拡張アドレスラッチ回路６にラッチされて、こ
の記憶素子を選択するための拡張アドレスが設定された
ことになる。なおこのチップセレクト信号で丁が消滅す
る（″Ｈ”に戻る）時点でプログラムラッチ信号１ａも
消滅し（”Ｈ”に戻り）、カスケード信号ＣＡＳが有効
（”Ｌ”）となる。但しこのカスケード信号ＣＡＳは次
回に入力されるチップセレクト信号で丁によって（その
立上がり時点に）リセットされる。 またこのプログラムモードによる拡張アドレス設定が行
われるまでの間はデータＤＡＴＡの人出力端子はハイイ
ンピーダンスの状態を保持する。 第３図は通常モードにおける第１図の書込時の動作のタ
イミングを示す。通常モードではプログラム信号ＰＧＭ
を無効（”Ｈ”）にし、本記憶素子をアクセスするが、
この時アドレス信号中の拡張アドレスＥＸＡＤＲＳが、
拡張アドレスコンバレータを介し、前記プログラムモー
ドで拡張アドレスラッチ回路６に設定された拡張アドレ
スと比較され、両者が等しい場合にコンバレータ出力信
号７ａによって、メモリ用デコーダ回路８が有効になり
、アドレスＡＤＲＳのデコードによるメモリセルアレイ
９の個別のアドレス領域へのアクセスが行われる。そし
てライトネーブル信号ＷＥが”Ｌ”となることによって
メモリセルアレイ９の当該アドレス領域へのデータＤＡ
ＴＡＯ書込が行われる。 第４図はこの記憶素子を複数個（この例ではＡ，Ｂ，Ｃ
の３個）使用する場合の相互接続例（カスケード接続）
を示し、第５図は第４図の動作のタイミングを示す。本
発明ではこの第４図のように本記憶素子同志をカスケー
ド接続することによって拡張アドレスのプログラムを簡
単に行うことができる。この例では素子Ａのプログラム
信号ＰＧ■の入力端子にシステムリセット信号ＲＳＴを
入力し、素子Ｂ，Ｃの同端子にはそれぞれ素子Ａ，Ｂの
カスケード信号ＣＡＳを人力することにより１ｔ源立上
げ時に各素子Ａ−Ｃへのプログラムを行うようにしたも
のである． 即ち記憶素子Ａはシステムリセット信号ＲＳＴの立下が
りのエッジでプログラムモードとなり、続いて入力され
る最初のチップセレクト信号τ丁の入力時点で、この記
憶素子Ａを選択するための上位アドレスが決定し、この
ときの拡張アドレスＥＸＡＤＲＳが設定される。この間
、記憶素子ＡはＢに対してカスケード信号ＣＡＳを”Ｈ
′の状態に保持し、素子Ａのアクセスが終了すると（つ
まり最初のチップセレクト信号で丁の立上がりで）、自
身のカスケード信号ＣＡＳを”Ｌ”にすると共に自身の
内部のプログラムラッチ信号１ａをリセットする．素子
Ａのカスケード信号ＣＡＳが”Ｌ”となることによって
次の記憶素子Ｂがプログラムモードとなり、２回目のチ
ッフ゜セレクト信号τ丁の入力時点で素子Ｂを選択する
拡張アドレスＥＸＡＤＲＳが設定される．同様にして次
は記憶素子Ｃがプログラムモードとなり、３回目のチッ
プセレクト信号ＣＳの入力時点で素子Ｃの拡張アドレス
ＥＸＡＤＲＳが設定される．この一連のプログラムの終
了は記憶素子Ｃからのカスケード信号ＣＡＳをプログラ
ム完了信号ＣＯＭＰとして使用することにより確認する
ことができる．第６図はシステムのアドレス空間がブロ
ックＢＬ（ＢＬＩ〜ＢＬ７）まで存在し、各ブロックＢ
Ｌの大きさは記憶素子１個分の記憶容量に相当し、シス
テムに実在する記憶素子が第４図のようにカスケード接
続されたＡ，Ｂ，Ｃの３つの素子である場合における、
各記憶素子Ａ−ＣへのブロックＢＬの割当およびその変
更の例を斜線部で示している． 第７図は第６図（ａ）のようなアドレス割当を行う場合
において、記憶素子Ａ〜ＣをアクセスＣＰＵ（図外）の
動作例を示すフローチャートである。 なお以下３１〜Ｓ５の符号は第７図中のステップを示す
。 即ち第７図においてリセットスタート後ＣＰＵがブロッ
クＢＬ２の領域内をリードまたはライトすることにより
、記憶素子ＡがブロックＢＬ２の領域にプログラムされ
（Ｓ１）、次にブロックＢＬ４の領域内のいずれかのア
ドレスをアクセスすると記憶素子ＢがブロックＢＬ４に
プログラムされ（Ｓ２）、さらにブロックＢＬ６の領域
内をアクセスすることにより記憶素子ＣがロックＢＬ６
の領域にマッピングされる（Ｓ３）。そして記憶素子Ｃ
のプログラム完了信号ＣＯＭＰが′Ｌ゜゛であれば、プ
ログラムモードが正常に終了したものとして（Ｓ４，分
岐Ｙ）、通常モードに入り、通常のＲＡＭとしてのメモ
リアクセスをおこなう（Ｓ５）。ただし再度設定をする
場合は、記憶素子Ａへのプログラム信号ＰＧＭを”Ｌ”
にし前述のプログラムモードでの操作を繰返すことによ
り、例えば第６図（ｂ）のようにメモリ領域の割当を変
更することができる． 以上はメモリマッピング機能を内蔵した記憶素子につい
て述べたが、通常のメモリ素子を周辺回路と組合せてな
る記憶装置にも、本発明のメモリマッピング機能を付与
することができる。

【発明の効果】

本発明においては、記憶素子が、通常モードにおいて、
拡張アドレスＥＸＡＤＲＳにより自身が選択され、かつ
アドレスＡＤＲＳによってメモリ用デコーダ回路８を介
し自身内のメモリセルアレイ９の個別のアドレス領域が
アクセスされる記憶素子であって、 与えられたプログラム信号ＰＧＭによって自身の動作モ
ードを前記通常モードとプログラムモードとに切換える
プログラム信号ラッチ回路１と、前記プログラムモード
において自身に与えられた前記拡張アドレスＥＸＡＤＲ
Ｓを記憶する拡張アドレスラッチ回路６と、 前記通常モードにおいて自身に与えられる前記拡張アド
レスＥＸＡＤＲＳが前記拡張アドレスラッチ回路６に記
憶された拡張アドレスＥＸＡＤＲＳに一致するときのみ
、自身に与えられる当該の拡張アドレスＥＸＡＤＲＳを
自身を選択する信号とする拡張アドレスコンパレータ７
と、を備えるようにしたので、次のような効果を得るこ
とができる。 （１）従来のハードウエアでのスイッチによるアドレス
の変更やバンク切換え用の周辺回路を追加せずにブロッ
ク単位でのメモリの移動が簡単に行え、システム変更時
に柔軟に対応することが可能である． （２）ハードウエアによるアドレスの変更なのでソフト
ウェアによる複雑な制御を行わずに高速にメモリのアド
レス管理ができる． （３）システムリセット信号をプログラム信号端子に入
力すれば自動的に最初にメモリをアクセスしたブロック
が実際のメモリ領域となるのでハードウエアの初期設定
（アドレス）を意識せずにメモリアクセスが可能となる
。 （４）複数の記憶素子を使用し、データの人出力サイズ
（バイト，ワード，ロングワード等）をアドレス単位で
切換えることが可能となる．

【図面の簡単な説明】

第１図は本発明の一実施例としての記憶素子内部の構戒
を示すブロック図、 第２図は第１図のプログラムモード時の動作を示すタイ
ムチャート、 第３図は第１図の通常モードでのライト時の動作を示す
タイムチャート、 第４図は第１図の記憶素子をカスケード接続した時のシ
ステム構成例を示す図、 第５図は第４図におけるプログラムモード時の動作を示
すタイムチャート、 第６図は第４図のシステムにおけるメモリマッピングの
変更例を示す図、 第７図は第４図における記憶素子アクセスの動作例を示
すフローチャートである。 １：プログラム信号ラッチ回路、５：カスケードコント
ロール回路、６：拡張アドレスラッチ回路、７：拡張ア
ドレスコンパレータ、８：メモリ用デコーダ回路、９：
メモリセルアレイ、１ａ：プログラムラッチ信号、７ａ
：コンパレータ信号、ＰＧＭ：プログラム信号、ＣＳ：
チップセレクト信号、ＥＸＡＤＲＳ　：拡張アドレス、
ＡＤＲＳ　：アドレス、ＷＩ：ライトイネーブル信号（
リードライト信号）、ＤＡＴＡ：データ、ＣＡＳ　　カ
スゝ突仏冫′ オ４図 （α） オ５図 オ６図 （ｂ） 一３２９−

Claims (1)

1. 【特許請求の範囲】 １）通常モードにおいて、上位アドレス信号により自身
   が選択され、かつ下位アドレス信号によって自身内の個
   別のアドレス領域がアクセスされる記憶装置であって、 与えられたモード切換信号によって自身の動作モードを
   前記通常モードとプログラムモードとに切換えるモード
   切換手段と、 前記プログラムモードにおいて自身に与えられた前記上
   位アドレス信号を記憶する上位アドレス記憶手段と、 前記通常モードにおいて自身に与えられる前記上位アド
   レス信号が前記上位アドレス記憶手段に記憶された上位
   アドレス信号に一致するときのみ、自身に与えられる当
   該の上位アドレス信号を自身を選択する信号とする上位
   アドレス比較手段と、を備えたことを特徴とするメモリ
   マッピング記憶装置。