JPS61180279A - レ−ザプリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電算写植や軽印刷等に用いられるレーザプリ
ンタ装置に関するものである。

従来の技術 レーザプリンタ装置においては、画像メモリ内に文字群
をドツトの集合として配置し、その結果を、レーザプリ
ンタにて打ち出すことにより、文字群を出力している。

この場合、画像メモリは、ワード単位でのアクセス゛し
かできないため、文字の細かな位置を決めるため、中央
処理装置゛（以下ｒＣＰＵＪと称す）にて演算が必要と
なり、かなりの時間がかかる。

以下従来のレーザプリンタ装置のビットシフト機能につ
いて説明する。第２７図は画像メモリ上に展開された文
字を示している。ここで「大」とｒ小」という隣りあっ
た文字の間隔等は、自由に変える必要がある。つまりメ
モリのドツト単位での文字の移動が必要になってくる。

これができなければ正確な組版はできない。

発明が解決しようとする問題点 しかしながら従来は、ソフトウェアにより文字の細かな
位置決めを行なっていたので、高速処理が行なえなかっ
た。

本発明は上記問題点を解消したル−ザプリンタ装置を提
供することを目的とする。

問題を解決するための手段 上記問題を解決するため、本発明のレーザプリンタ装置
は、画像メモリ上にてビット単位での位置決めを行なう
ためのビットシフトカウンタを備え、ソフトウェアの介
在なしに自動的にビットシフトを行なう構成としたもの
である。

作用 かかる構成によれば、メモリ上に文字を生成させる場合
、メモリ上にドツト単位で文字をシフトさせるハードウ
ェアによるシフトカウンタを備え、ハードウェアによる
ビットシフト機能を有するので、ソフトウェアでのビッ
トシフト機能を使うよりも高速にビットシフトが可能と
なる。

実施例 以下、本発明の一実施例を第１図〜第２６図に基づいて
説明する。

第１図は本発明の一実施例におけるレーザプリンタ装置
のハードウェア構造を示すものである。

レーザプリンタコントローラ（１）と画像メモリ（２）
とフォントデコーダ（３）とによりシステムが構成され
ている。レーザプリンタコントローラ（１）は、画像メ
モリ（２）とフォントデコーダ（３）とを支配下におき
、フォントデコーダ（３）に対して圧縮データのデコー
ドを指示し、画像メモリ　（２）に対してはデコードさ
れた文字群をレーザプリンタへ転送するよう指示する。

画像メモリ（２）は、出力される用紙に対応したフルビ
ットマツプメモリである。

フォントデコーダ（３）は、圧縮アルゴリズムにより、
圧縮されたフォントデータをデコードするブロックであ
る。

本実施例では、文字の圧縮技術を用いているため、以下
に圧縮アルゴリズムを説明する。圧縮方式としては既知
の二次元予測分割方式を使っており、以下この圧縮技術
について簡単に説明する。

第２図に示すように、画像の２次元構造における相関を
利用して、圧縮をおこなう。具体的には、先行するいく
つかの画素を参照画素として予測し、予測不一致を有意
点とする。圧縮するには、原画素列（Ｘ４）、予測画素
列（Ｘ４）、予測誤差列（Ｙ４）とした時、予測処理で
は、既に走査が終った画素系列（Ｘ４−ｔ、Ｘ１２・・
・）を参照画素として、現時点の画素ＸＬの値を予測し
、予測値ｘ４と現画素Ｘ４とが一致すれば［ＯＪ、一致
しない時は「１」となる予測誤差列（Ｙ４）に変換する
。従ってＹ　ｈ　＝　Ｘ　４ｅ　Ｘ　Ｌ ここで、予測関数としては、第２図に示すものを使う。

予測誤差列（Ｙ４）は、当然、原画素列（ｘ二）と同じ
ビット数が必要である。これを情報源分割を行ない、局
所符号で圧縮する。二値符号で一方の符号が圧倒的に多
い確率であられれる時、局所符号を使う。第３図に符号
語列及び事象を示す。

二つのモードに情報源分割をおこない、予測関数の一致
率の高い方をストロングモード、−数字の低い方をウィ
ークモードとする。これらを組み合わせて、圧縮をする
。

これらに高効率圧縮を実現するため、文字群全体の圧縮
をバイト単位でおこなう。第４図に示すごとく、圧縮コ
ードの先頭はバイト単位であり、これにより、圧縮コー
ドの先頭をワード単位でおこなうよりも文字群全体の圧
縮率は上がることになる。

ここでは特に文字のデコード、転送等について、フォン
トデコーダ（３）を詳細に説明する。第５図にフォント
デコーダ（３）の構成を示す。バス（４）には、アドレ
ス、データ及びコマンドが入出力されている。デコード
部（５）は圧縮アルゴリズムにより圧縮された圧縮デー
タを高速デコードする。デコード結果はデコードＲＡＭ
　（６）に書き込まれる。

デコードＲＡ　Ｍ　（６）のアドレッシングは、中央演
算装置（以下ｒＣＰＵＪと称す）（７）経由でアップダ
ウンカウンタ（８）とビットシフトカウンタ（９）とを
制御することによりおこなわれる。デコードデータを出
力する場合は、デコードＲＡ　Ｍ　（６）よりデータセ
レクタ（１０）経由で１ドツト単位で読み出される。ド
ツト単位のデータは、次の直航変換器（１１）で１６ド
ツトにそろえられ、データバッファ（１２）を介してデ
ータとしてバス（４）に送り出される。このとき、直接
メモリアクセスコントローラ（以下「ＤＭＡＣ」と称す
）（１３）と、第１の全加算器（１４）と、第２の全加
算器（１５）と、アドレスレジスタ（１６）とを使い、
アドレスバッファ（１７）経由でバス（４）にアドレス
が出力され、かつ、コマンド（リードコマンド又はライ
トコマンドまたは重ね書きコマンド）が、Ｄ　Ｍ　Ａ　
Ｃ（１３）にて、コマンドバッファ（１８）経由でバス
（４）に出力される。これらのアドレスとデータとコマ
ンドとにより、画像メモリ（２）ヘデコードされた文字
が展開される。

なお（１９）はパラメータエリア、（２０）はＲＯＭ及
びＲＡＭからなるメモリである。

第６図にデコード部（５）の構成を示す。レーザプリン
タコントローラ（１）により、フォントデコーダ（３）
のパラメータエリア（１９）へ、圧縮コードの格納番地
、バイト数、転送先等のパラメータが書き込まれる。こ
れをもとにＣＰ　Ｕ　（７）は必要なパラメータをＤ　
Ｍ　Ａ　Ｃ（１３）や第２の全加算器（１５）やアップ
ダウンカウンタ（８）などにセットし、直接データアク
セス（以下ｒ　ｒ＋ＭＡ　Ｊと称す）にて画像メモリ（
２）内の圧縮コードエリアより圧縮データを圧縮データ
ＲＡ　Ｍ　（２１）へ格納する。圧縮データＲＡ　Ｍ　
（２１）のデータ格納のためのアドレッシングは、２−
１セレクタ（２２）にて第５図のアップダウンカウンタ
（８）よりおこなわれる。デコードのスタートはＣＰ’
Ｕ（７）より指令され、圧縮データＲＡ　Ｍ　（２１）
より圧縮データ用シフトレジスタ（２３）に１ワードず
つロードされる。ここで、高速転送のためにワード転送
されてきた圧縮コードは、高効率圧縮実現のためにバイ
ト単位にて組み立てられているため、２つのバイトで構
成されているワードのどちらのバイトが圧縮コードの先
頭かを判断しなければならない。第７図に示すごとく、
２つの場合が考えられる。つまりワードの中の先頭バイ
トがはじまりの場合と、後のバイトがはじまりの場合と
である。この場合第８図に示す圧縮データ取り出しブロ
ックのＲＡＭインクリメントカウンタ　（２４）をプリ
セットカウンタとし、バイト単位でのインクリメントが
可能であるとする。この場合ＲＡＭインクリメントカウ
ンタ（２４）のスタートアドレスを「０」か「１」かに
することにより可能であり、圧縮コードの格納アドレス
はバイト単位であり、六うメータエリア（１９）より格
納アドレスの一番最下位のビットを判断することにより
「０」か「１」かを判断できる。ｃ　ｐ　Ｕ　（７）に
てこの判断をおこない、ＲＡＭインクリメントカウンタ
（２４）へ「０」か「１」かをプリセットすることによ
り、自動判断が可能となる。第９図に圧縮データストリ
ームを示す。第８図の圧縮データ取り出しブロックにお
いて、まず圧縮データＲＡＭ（２５）から「１１０１１
１００」というデータが読み出されると、これが並列−
直列シフトレジスタ（２６）に晶−ドされ、８個のシフ
トクロックにより、直列−並列シフトレジスタ（２７）
ヘロードされる。

シフトクロック８個にてＲＡＭインクリメントカウンタ
（２４）はカウントアツプし、圧縮データＲＡＭ　（２
５）のアドレスをインクリメントする。さらに８個のク
ロックのおわりで、並列−直列シフトレジスタ（２６）
ヘロードされる。従って、並列−直列シフトレジスタ（
２６）にはｒｌ　ＯＯＯＯＯ１０Ｊ、直列−並列シフト
レジスタ（２７）にはｒｌｌｏｌｌｌｏｏＪというデー
タ列がはいる。直列−並列シフトレジスタ（２７）の結
果は、第６図のストロングカウンタ（２８）とウィーク
カウンタ（２９）とへ入力される。このとき、シフトレ
ジスタ群（３０）より、前ライン情報と、前値（イニシ
ャルの場合は前ライン情報はすべてｒＯＪ、前値ｒＯ」
と仮定）との結果により、第１０図に示す演算を予測関
数発生部（３１）とＭＯＤＥ判別部（３２）とでおこな
う。ＭＯＤＥ判８判 別８（３２）で演算された結果、例えば、ストロングモ
ードであったとする。この場合、圧縮データストリーム
において先頭は「１」であるため、第１１図におけるス
トロングモード表において、８ビツト長のコードである
ことがわかる。このため、先頭の「１」をはぶいた次か
らの７ビツトの反転がストロングカウンタ（２８）ヘロ
ードされる。次にこれらの８ビツトのコードは、ストロ
ングカウンタ（２８）で使われたために不要となり、８
ビツト分ストロングシフトカウンタ＜３３）にてシフト
され、新しいデータ列がストロングカウンタ（２８）と
ウィークカウンタ（２９）とへ入力される。これと同時
に、予測関数発生部（３１）よりのデータと、ストロン
グカウンタ（２８）のキャリアとの排他的論理和がイク
スクルーシブオア回路（以下ｒＥ−ＯＲＪと称す）（３
４）にてとられ、これがシフトレジスタ群（３０）と直
列−並列変換部（３５）とへ入力される。また特に第９
図において、コードｒＯＪは、ストロングモードとウィ
ークモードとの双方においてともにパターンとして「０
」の列をもつため、例えばストロングモードにおいて、
コードｒＯＪがきた場合、ストロングカウンタ（２８）
には７ビツト「０」がロードされ、２７つまり１２８個
のストロングドツトをもつことができる。２ドツト目の
再生は、同様にシフトレジスタ群（３０）の値と、１ド
ツ１−目に再生した値とで、再度、第１０図の演算をお
こない、予測関数及びＭＯＤＥ関数を演算する。例えば
ＭＯＤＥ関数がＷＥＡＫであれば、第９図よりウィーク
ＭＯＤＥとしてコードｒｌｌＯＪと判定され、ウィーク
カウンタ（２９）ヘロードされる。また、ウィークカウ
ンタ（２９）の結果と予測関数との排他的論理和がとら
れ、再度シフトレジスタ群（３０）並びに直列−並列変
換部（３５）へ入力される。このような手順で、デコー
ドがおこなわれていき、直列−並列変換部（３５）で１
６ドツト単位で、パラレルデータとしてデコードＲＡ　
Ｍ　（６）へ書き込まれる。なお第６図において、（３
６）はＲＡＭインクリメントカウンタ、（３７）はクロ
ックコントロール、（３８）はウィークシフトカウンタ
、（３９）は横ドツトカウンタ、（４０）はデコードＲ
ＡＭへの書き込みカウンタ、（４１）（４２）はＯＲ回
路、（４３）はＡＮＤ回路であり、第８図において、（
４４）はストロングシフトカウンタ、（４５）はＡＮＤ
回路である。

次にデコードデータの画像メモリ（２）への書き込みに
ついて説明する。第１２図にデコードＲＡＭの周辺につ
いてその詳細を記す。ＣＰ　Ｕ　（７）からの指令によ
り、第１のアップダウンカウンタ（４６）及び第２のア
ップダウンカウンタ（４７）が、２−１セレクタ（４８
）経由で起動される。デコードＲＡ　Ｍ　（４９）は第
１３図の構成であり、Ｘ方向、Ｙ方向にて格納エリアが
構成されている。デコードデータのデコードＲＡ　Ｍ　
（４９）への格納時は、１ワ一ド単位で格納する。この
とき、第１のアップダウンカウンタ（４６）及び第２の
アップダウンカウンタ（４７）は通常のアップモードで
ある。第１４図にスキャン方向を示す。Ｘ方向を先にア
ップモードでスキャンし、次にＹ方向をアップモードで
スキャンする。デコードデータのデコードＲＡ　Ｍ　（
４９）からの読み出しに関しては、文字の回転をおこな
うために、カウンタのスキャンを以下の具合に変化させ
ることにより得る。まず回転無しの場合、第１４図に示
すごとく、書き込みと全く同じスキャン方向をとればよ
い。第１５図に示すように、１８０°回転の場合は、Ｘ
方向ダウンカウント、Ｙ方向ダウンカウントにてスキャ
ンすることにより得られる。

−９０°回転の場合、Ｙ方向アップカウント、Ｘ方向ダ
ウンカウントにてスキャンし、＋９０°回転の場合、Ｙ
方向ダウンカウント、Ｘ方向アップカウントにてスキャ
ンすることにより得られる。

次にビットシフト動作について説明する。画像メモリ（
２）上へは１ワ一ド単位での転送であるため、転送時に
すでにビットシフトをおこなっていなければならない。

第１６図に示すごとく、文字の左端からの「０」のつめ
込み方により、ビットシフト量を調整することができる
。■ワードを１６ビツトで構成したとすると、「０」か
ら「１５」までのビットシフトが可能であればよいこと
になる。

さらにビットシフトまで含めてワード単位で転送するた
め、文字の最後に「０」をつめ込む必要がある。この「
０」パディングまで含めて、ドータ＝１２− ルでｎワードとして画像メモリ（２）上へ書き込む。

第１２図に示すビットシフト部のハードウェアは、ビッ
トシフトカウンタ（５０）、アップダウンカウンタ（４
６）、アトＬ／Ｘ一致回ＩＩ　（５１）、デコードＲＡ
Ｍ（４９）、２−１セレクタ（４８）、直列−並列シフ
トレジスタ（５２）、Ｄフリップフロップ（５３）等に
より構成されている。第１７図に１ワ一ド分を詳細にみ
たタイミングを、また第１８図に全体をみたタイミング
を示す。ＤＭＡスタート信号の反転信号の入力と同時に
ビットシフトカウンタ（５０）にＣＰ’Ｕ（６）にて設
定されたシフト量がロードされ、ビットシフトカウンタ
（５０）のＴＣ’（ターミナルカウント）が「１」にな
るまで、第１及び第２のアップダウンカウンタ（４６）
　（４７）はロードされっばなしであり、この間、直列
−並列シフトレジスタ（５２）にはｒＯＪがつめ込まれ
る。ビットシフトカウンタ（５０）がＴＣに達すると、
第１及び第２のアップダウンカウンタ（４６）　（４７
）が動作しはじめる。シフトクロックは１６発でＤＲＱ
　（ＤＭＡリクエスト）が発報されるが、このため、ビ
ットシフト量まで含めた形で、画像メモリ（２）へ送り
出される。またアドレス一致回路（５１）により、１ラ
インの文字終了位置が検出されると、０フリツプフロツ
プ（５３）がリセットされ、再度ビットシフトカウンタ
（５０）にロードがかかり、かつ、第１及び第２のアッ
プダウンカウンタ（４６）　（４７）にもロードがかか
る。これから以降、シフトクロックが１６発に達するま
でロードされており、カウンタは停止している。このた
め、直列−並列シフトレジスタ（５２）には次のＤＲＱ
がくるまでｒＯＪがはいりつづける。従って、トータル
でｎワードの前後に「０」がつめ込まれた形で画像メモ
リ（２）へ送られる。次のラインも同様にして送出され
、全体的にシフトされた形で文字が再現される。ＤＭＡ
にて画像メモリ（２）へ書き込むため、画像メモリ（２
）ヘアドレスを送出しなければならない。このためＤ　
Ｍ　Ａ　Ｃ（１３）よりアドレスを発生しなければなら
ないのであるが、単なるアドレス発生だけではだめで、
第１３図に示すようなデコードＲＡＭに対応したアドレ
スを発生しなければならない。第１９図に画像メモリ（
２）の様子を示す。紙幅に対応した画像メモリ（２）の
横ドツトのワード数を（ｕ＋ｎ＋Ｒ）ワードとし、文字
サイズをｎワードとする。ここで初期設定としてのスタ
ートアドレスを決めると、ｎワード後に（Ｒ十見）現在
のアドレスに加算することにより、スタートアドレスか
ら１ライン下のアドレスヘジャンプすることになる。こ
れを繰り返すことにより、第２０図に示すように、文字
としての構成がとれることになる。第２１図にアドレス
折り返し機構のハードウェア構成、第２２図にそのタイ
ミングを示す。

初期設定として、スタート前に（Ｒ＋１）レジスタ（５
４）に（Ｒ十〇）値を入れておき、かつｎカウンタ（５
５）にレジスタ（５６）経由で折り返し値ｎを入れてお
く。レジスタＮ　（５７）は最初ＤＭＡスタート信号の
反転信号によりクリアしておく。ＤＭＡＣ（５８）のイ
ニシャルアドレスを（Ｍ−（Ｒ−Ａ））としてスタート
させると、第２の全加算器（５９）の出力は（Ｒ十見）
、Ｄ　Ｍ　Ａ　Ｃ（５８）のアドレスは（Ｍ−（Ｒ＋見
））であり、従って、第１の全加算器（６０）の出力は
Ｍとなる。次の転送で、（Ｍ＋１）、（Ｍ＋２）・・・
となり、（Ｍ＋ｎ）転送後、ｎカウンタ（５５）よりレ
ジスタＮ　（５７）へ現在の第２の全加算器（５９）の
値が記憶される。従って、第２の全加算器（５９）の出
力は２（Ｒ＋ｕ）となり、次の転送で第１の全加算器（
６０）の出力は（Ｍ　　（Ｒ＋Ａ）＋ｎ±２（Ｒ＋ｕ）
）＝（Ｍ＋　（Ｒ十立）＋ｎ）となり、スタートアドレ
スＭの真下のアドレスとなる。以下これを繰り返すこと
により、画像メモリ（２）へ文字が再現されることにな
る。第２２図のタイミング図にｎ　＝　８としたときの
様子を示す。なお第１２図において、（６１）は１６−
１セレクタ、（６２）〜（６４）はＡＮＤ回路、（６５
）はインバータであり、第２１図において、（６６）は
バッファ、（６７）　（６８）はＡＮＤ回路である。

次に画像メモリ（２）上における重ね書きについて説明
する。画像メモリ（２）は、ワード単位でのアクセスし
かできないため、文字の細かな位置を決める際に、とな
りの文字との境界部において、となりの境界部が新しい
文字により書き直される場合がある。従って新しい文字
を画像メモリ（２）へ書き込む場合は、以前の文字とで
重ね書きが必要になってくる。第２３図に画像メモリ（
２）上の様子を示す。ワードの境界は、次のワードの先
頭に含まれており、通常の書き込み方だけであれば、以
前に書かれた部分が書き直されてしまう。従って、書き
込みをおこなう場合は、重ね書きが必要となる。このた
めに画像メモリ（２）に重ね書き機能をもたせることに
より解決する。第２４図にハードウェア構成、第２５図
にそのタイミングを示す。

まず重ね書きをおこなうには、フォントデコーダ（３）
より出力されるアドレスとデータと書き込み信号（ＷＴ
）と重ね書き信号とにより、ビットマツプメモリ（６９
）よりデータが双方向バッファ（７０）経由にてレジス
タ部（７１）へ取り込まれる。ここで、取り込まれた後
、データバッファ（７２）経由にて取り込まれていた入
力データが、オアゲート（７３）にて、レジスタ部（７
１）よりの読み出しデータと重ねられ、双方向バッファ
（７０）経由にて再度ビットマツプメモリ（６９）へと
書き込まれる。これを繰り返すことにより、ワードの境
界を意識することにより重ね書きができ、文字を任意の
位置（ビット単位）に書くことができる。また通常の書
き込み、読み出しについては、第２６図のタイミング図
に示す通りＶＯＲ信号を制御することにより可能であり
、レジスタ部（７１）の出力を「Ｏ」にすることにより
゛、入力データとレジスタ部（７１）の出力「０」とが
重ねられ、結局、入力データが双方向バッファ（７０）
経由でビットマツプメモリ（６９）へ書き込まれること
になる。なお第２４図において、（７４）はタイミング
作成回路である。

以上のように本実施例によれば、ビットシフトカウンタ
を設け、画像メモリへ送出する際に自動的にビットシフ
ト機能を付加したため、高速の文字再現が実現できる。

発明の効果 以上述べたごとく本発明によれば、ハードウェアによる
ビットシフトカウンタを設けたので、従来行なわれてい
た。ソフトウェアによるビットシフト動作を、ソフトウ
ェアに負担をかけずにしかも高速に行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるレーザプリンタ装置
の要部の構成図、第２図は予測関数及びモード関数の説
明図、第３図は圧縮コード及びデコード列の説明図、第
４図は圧縮データ列の説明図、第５図はフォントデコー
ダの回路ブロック図、第６図はフォントデコーダのデコ
ード部の回路ブロック図、第７図は圧縮コードのワード
及びバイト判別タイミングの説明図、第８図は圧縮コー
ド取り出し部の回路ブロック図、第９図は圧縮コード列
の説明図、第１０図はデコード結果と予測関数とモード
関数との説明図、第１１図はストロングモード及びウィ
ークモードにおけるコードならびにパターンの説明図、
第１２図はデコードＲＡＭ周辺部の回路ブロック図、第
１３図はデコードＲＡＭ構造の説明図、第１４図は回転
無しの場合のデコードＲＡＭスキャン方向の説明図、第
１５図は回転有りの場合のデコードＲＡＭスキャン方向
の説明図、第１６図はビットシフト構造の説明図、第１
７図はビットシフトにおける１ワ一ド分のタイミングの
説明図、第１８図はビットシフトにおける全体のタイミ
ングの説明図、第１９図は画像メモリ上におけるアドレ
ス折り返し機構の説明図、第２０図は画像メモリ上にお
けるアドレス折り返し機構の説明図、第２１図はアドレ
ス折り返し機構におけるハードウェアの回路ブロック図
、第２２図はアドレス折り返し機構のタイミングの説明
図、第２３図は画像メモリ上における文字の展開の説明
図、第２４図は画像メモリ上における重ね書き機構のハ
ードウェアの回路ブロック図、第２５図は重ね書きの場
合のタイミングの説明図、第２６図は重ね書きでない通
常の場合のタイミングの説明図、・第２７図は画像メモ
リ上における文字の展開の説明図である。 （１）・・・レーザプリンタコントローラ、（２）・・
・画像メモリ、（３）・・・フォントデコーダ、（４６
）・・・第１のアップダウンカウンタ、（４７）・・・
第２のアップダウンカウンタ、（４８）・・・２−１セ
レクタ、（４９）・・・デコードＲＡＭ、（５０）・・
・ビットシフトカウンタ、（５１）・・・アドレス−数
回路、（５２）・・・直列−並列シフトレジスタ、（５
３）・・・Ｄフリップフロップ、（６１）・・・１６−
１セレクタ　　　　　　　　　　　・ 第２図 父＝ＡＢ＋　（Ａ＋Ｂ）（ｃｔ＋”ｊＬ）Ｌ＝　Ａｓｃ
Ｄｅ＋＾Ｂｃ−Ｄｊ （モード　Ｍｄ＝ＡＢ（）ｔ　、；１Ｂｆ５）第３図 ２”・Ｈ 第ｅ図 第７図 ＷビＡＫヒ￥１１膳乍 第１θ図 第１１図 （７）　　ス）ロシフ゛°モード （７）ウィーク七−ド 第１５図 １イ１スφ　　了）″トスＬ　　　　　　　　　　　−
，２丁上に７６）＝フト 第１４図 稍伺：ｕＰカウ叫、　　イも伺；ｕＰカウ斗１ニア　Ｘ
ガ間より９７１−スキーｖ＞１ ″　　　　ンやＳｅ 第１６図 ５（ＬＫ ＤＲＱ ′ｏ’（−ｏＣＫ 第１７図 ■■ 」」 第１デ図 占イ瑠にメｔす 第２θ図

Claims (1)

【特許請求の範囲】
1. １、画像メモリ上にてビット単位での位置決めを行なう
   ためのビットシフトカウンタを備え、ソフトウェアの介
   在なしに自動的にビットシフトを行なう構成としたレー
   ザプリンタ装置。