JPS61180278A - レ−ザプリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電算写植や軽印刷等に用いられるレーザプリ
ンタ装置に関するものである。

従来の技術 レーザプリンタ装置においては、画像メモリ内に文字群
をドツトの集合として配置し、その結果を、レーザプリ
ンタにて打ち出すことにより、文字群を出力している。

この場合、文字を構成するドツトの集合を、そのままの
形でもつことはメモリ容量の増加をまねき、不経済であ
る。そのため、ドツトの集合、をデータ圧縮することに
より、メモリ容量の増加を最小限とすることが試みられ
ている。この場合、デコードするための圧縮コードの転
送が必要になる。高速転送を必要とするため、ワード転
送をすることになる。

発明が解決しようとする問題点 第２７図はワード単位での転送シーケンスを示している
。圧縮コードは高効率を実現するため、ビット単位での
意味づけがされており、圧縮コードの最終ワードでは、
あまりのビットが発生することになるという問題があっ
た。

本発明は上記問題点を解消したレーザプリンタ装置を提
供することを目的とする。

問題を解決するための手段 上記問題を解決するため、本発明のレーザプリンタ装置
は、ワード単位での圧縮コードの高速転送後の読み出し
時に圧縮コードをバイト単位で読み出す圧縮コード読み
出しカウンタを備え、圧縮コードの先頭を判断する構成
としたものである。

作用 かかる構成によれば、ドツトの集合としての文字を圧縮
復元させる場合、圧縮コードのワード転送における先頭
バイトの自動判断機構として、バイト単位での圧縮コー
ド読み出しカウンタを設けたので、先頭バイトの自動判
断を行なうことができる。

実施例 以下、本発明の一実施例を第１図〜第２６図に基づいて
説明する。

第１図は本発明の一実施例におけるレーザプリンタ装置
のハードウェア構造を示すものである。

レーザプリンタコントローラ（１）と画像メモリ（２）
とフォントデコーダ（３）とによりシステムが構成され
ている。レーザプリンタコントローラ（１）は、画像メ
モリ（２）とフォントデコーダ（３）とを支配下におき
、フォントデコーダ（３）に対して圧縮データのデコー
ドを指示し、画像メモリ　（２）に対してはデコードさ
れた文字群をレーザプリンタへ転送するよう支持する。

画像メモリ（２）は、出力される用紙に対応したフルビ
ットマツプメモリである・フォントデコーダ（３）は、
圧縮アルゴリズムにより、圧縮されたフォントデータを
デコードするブロックである。

本実施例では、文字の圧縮技術を用いているため、以下
に圧縮アルゴリズムを説明する。圧縮方式としては既知
の二次元予測分割方式を使っており、以下この圧縮技術
について簡単に説明する。

第２図に示すように、画像の２次元構造における相関を
利用して、圧縮をおこなう。具体的には、先行するいく
つかの画素を参照画素として予測し、予測不一致を有意
点とする。圧縮するには、原画素列（Ｘｔ）、予測画素
列（Ｘｉ）、予測誤差列（Ｙ４）とした時、予測処理で
は、既に走査が終った画素系列（Ｘ４−ｔ、Ｘｔ−ｚ・
・・）を参照画素として、現時点の画素Ｘ４の値を予測
し、予測値Ｘ４と現画素ｘ４とが一致すれば「Ｏ」、一
致しない時は「１」となる予測誤差列（Ｙ４）に変換す
る。従ってＹｔ＝Ｘｔ＄Ｘｔ ここで、予測関数としては、第２図に示すものを使う。

予測誤差列（Ｙ４）は、当然、原画素列（Ｘ４）と同じ
ビット数が必要である。これを情報源分割を行ない、局
所符号で圧縮する。二値符号で一方の符号が圧倒的に多
い確立であられれる時、局所符号を使う。第３図に符号
語列及び事象を余す。

二つのモードに情報源分割をおこない、予測関数の一致
率の高い方をストロングモード、一致率の低い方をウィ
ークモードとする。これらを組み合わせて、圧縮をする
。

これらに高効率圧縮を実現するため、文字群全体の圧縮
をバイト単位でおこなう。第４図に示すごとく、圧縮コ
ードの先頭はバイト単位であり、これにより、圧縮コー
ドの先頭をワード単位でおこなうよりも文字群全体の圧
縮率は上がることになる。

ここでは特に文字のデコード、転送等について、フォン
トデコーダ（３）を詳細に説明する。第５図にフォント
デコーダ（３）の構成を示す。バー（４）には、アドレ
ス、データ及びコマンドが入出力されている。デコード
部（５）は圧縮アルゴリズムにより圧縮された圧縮デー
タを高速デコードする。デ＝４− コード結果はデコードＲＡ　Ｍ　（６）に書き込まれる
。

デコードＲＡ　Ｍ　（６）のアドヒッシングは、中央演
算装置（以下ｒＣＰＵＪと称す）（７）経由でアップダ
ウンカウンタ（８）とビットシフトカウンタ　（９）と
を制御することによりおこなわれる。デコードデータを
出力する場合は、デコードＲＡ　Ｍ　（６）よりデータ
セレクタ（１０）経由で１ドツト単位で読み出される。

ドツト単位のデータは、次の直航変換器（１１）で１６
ドツトにそろえられ、データバッファ（１２）を介して
データとしてバス（４）に送り出される。このとき、直
接メモリアクセスコントローラ、（以下ｒＤＭＡｃＪと
称す）　（１３）と、第１の全加算器（１４）と、第２
の全加算器（１５）と、アドレスレジスタ（１６）とを
使い、アドレスバッファ（１７）経由でバス（４）にア
ドレスが出力され、かつ、コマンド（リードコマンド又
はライトコマンドまたは重ね書きコマンド）が、Ｄ　Ｍ
　Ａ　Ｃ（１３）にて、コマンドバッフ、ア（１８）経
由でバス（４）に出力される。これらのアドレスとデー
タとコマンドとにより、画像メモリ（２）ヘデコードさ
れた文字が展開される。

なお（１９）はパラメータエリア、（２０）はＲＯＭ及
びＲＡＭからなるメモリである。

第６図にデコード部（５）の構成を示す。レーザプリン
タコントローラ（１）により、フォントデコーダ（３）
のパラメータエリア（１９）へ、圧縮コードの格納番地
、バイト数、転送先等のパラメータが書き込まれる。こ
れをもとにＣＰ　Ｕ　（７）は必要なパラメータをＤ　
Ｍ　Ａ　Ｃ（１３）や第２の全加算器（１５）やアップ
ダウンカウンタ（８）などにセラｌ−Ｌ、直接データア
クセス（以下「ＤＭＡ」と称す）にて画像メモリ（２）
内の圧縮コードエリアより圧縮データを圧縮データＲＡ
　Ｍ　（２１）へ格納する。圧縮データＲＡ　Ｍ　（２
１，）のデータ格納のためのアドレッシングは、２−１
セレクタ（２２）にて第５図のアップダウンカウンタ（
８）よりおこなわれる。デコードのスタートはｃ　Ｐ　
Ｕ　（７）より指令され、圧縮データＲＡ　Ｍ　（２１
）より圧縮データ用シフトレジスタ（２３）に１ワード
ずつロードされる。ここで、高速転送のためにワード転
送されてきた圧縮コードは、高効率圧縮実現のためにバ
イト単位にて組み立てられているため、２つのバイトで
構成されているワードのどちらのバイトが圧縮コードの
先頭かを判断しなければならない。第７図に示すごとく
、２つの場合が考えられる。つまりワードの中の先頭バ
イトがはじまりの場合と、後のバイトがはじまりの場合
とである。この場合第８図に示す圧縮データ取り出しブ
ロックのＲＡＭインクリメントカウンタ　（２４）をプ
リセットカウンタとし、バイト単位でのインクリメント
が可能であるとする。この場合ＲＡＭインクリメントカ
ウンタ（２４）のスタートアドレスを「０」か「１」か
にすることにより可能であり、圧縮コードの格納アドレ
スはバイト単位であり、パラメータエリア（１９）より
格納アドレスの一番最下位のビットを判断することによ
りｒＯＪか「１」かを判断できる。ＣＰ　Ｕ　（７）に
てこの判断をおこない、ＲＡＭインクリメントカウンタ
（２４）へｒＯＪか「１」かをプリセットすることによ
り、自動判断が可能となる。第９図に圧縮データストリ
ームを示す。第８図の圧縮データ取り出しブロックにお
いて、まず圧縮データＲＡＭ（２５）からｒｌｏｏｏｏ
ｏｌｏＪ　、直列−並列シフトレジスタ（２７）にはｒ
ｌｌｏｌ、１１００Ｊ　というデータが読み出されると
、これが並列−直列シフトレジスタ（２６）にロードさ
れ、８個のシフトクロックにより、直列−並列シフトレ
ジスタ（２７）ヘロードされる。シフトクロック８個に
てＲＡＭインクリメントカウンタ（２４）はカウントア
ツプし、圧縮データＲＡ　Ｍ　（２５）のアドレスをイ
ンクリメントする。さらに８個のクロックのおわりで、
並列−直列シフトレジスタ（２６）ヘロードされる。従
って、並列−直列シフトレジスタ（２６）にはｒｌｏｏ
ｏｏｏｌｏ」、直列−並列シフトレジスタ（２７）には
「１１０１．１１００Ｊというデータ列がはいる。直列
−並列シフトレジスタ（２７）の結果は、第６図のスト
ロングカウンタ（２８）とウィークカウンタ（２９）と
へ入力される。このとき、シフトレジスタ群（３０）よ
り、前ライン情報と、前値（イニシャルの場合は前ライ
ン情報はすべて「０」、前値「０」と仮定）との結果に
より、第１０図に示す演算を予測関数発生部（３１）と
ＭＯＤＥ判別部（３２）とでおこなう。

−８＝ ＭＯＤＥ判別部（３２）で演算された結果、例えば、ス
トロングモードであったとする。この場合、圧縮データ
ストリームにおいて先頭は「１」であるため、第１１図
におけるストロングモード表において、８ビツト長のコ
ードであることがわかる。このため、先頭の「１」をは
ふいた次からの７ビツトの反転がストロングカウンタ（
２８）ヘロードされる。次にこれらの８ビツトのコード
は、ストロングカウンタ（２８）で使われたために不要
となり、８ビツト分ストロングシフトカウンタ　（３３
）にてシフトされ、新しいデータ列がストロングカウン
タ（２８）とウィークカウンタ（２９）とへ入力される
。これと同時に、予測関数発生部（３１）よりのデータ
と、ストロングカウンタ（２８）のキャリアとの排他的
論理和がイクスクルーシブオア回路（以下「Ｅ・ＯＲ」
と称す）　　（３４）にてとられ、これがシフトレジス
タ群（３０）と直列−並列変換部（３５）とへ入力され
る。また特に第９図において、コード「０」は、ストロ
ングモードとウィークモードとの双方においてともにパ
ターンとして「０」の列をもつため、例えばストロング
モードにおいて、コードｒＯＪがきた場合、ストロング
カウンタ（２８）には７ビツト「Ｏ」がロードされ、２
７つまり１２８個のストロングドツトを”もつことがで
きる。２ドツト目の再生は、同様にシフトレジスタ群（
３０）の値と、１ドツト目に再生した値とで、再度、第
１０図の演算をおこない、予測関数及びＭＯＤＥ関数を
演算する。

例えばＭＯＤＥ関数がＷＥＡＫであれば、第９図よりウ
ィークＭＯＤＥとしてコードｒｌ　１０Ｊ　と判定され
、ウィークカウンタ（２９）ヘロードされる。

また、ウィークカウンタ（２９）の結果と予測関数との
排他的論理和がとられ、再度シフトレジスタ群（３０）
並びに直列−並列変換部（３５）へ入力される。

このような手順で、デコードがおこなわれていき、直列
−並列変換部（３５）で１６ドツト単位で、パラレルデ
ータとしてデコードＲＡ　Ｍ　（６）へ書き込まれる。

なお第６図において、（３６）はＲ’ＡＭインクリメン
トカウンタ、（３７）はクロックコントロール、（３８
）はウィークシフトカウンタ、（３９）は横ドツトカウ
ンタ、（４０）はデコードＲＡＭへの書き込みカウンタ
、（４１）（４２）はＯＲ回路、（４３）はＡＮＤ回路
であり、第８図において、（４４）はストロングシフト
カウンタ、（４５）はＡＮＤ回路である。

次にデコードデータの画像メモリ（２）への書き込みに
ついて説明する。第１２図にデコードＲＡＭの周辺につ
いてその詳細を記す。ＣＰ　Ｕ　（７）からの指令によ
り、第１のアップダウンカウンタ（４６）及び第２のア
ップダウンカウンタ（４７）が、２−１セレクタ（４８
）経由で起動される。デコードＲＡ　Ｍ　（４９）は第
１３図の構成であり、Ｘ方向、Ｙ方向にて格納エリアが
構成されている。デコードデータのデコードＲＡ　Ｍ　
（４９）への格納時は、１ワ一ド単位で格納する。この
とき、第１のアップダウンカウンタ（４６）及び第２の
アップダウンカウンタ（４７）は通常のアップモードで
ある。第１４図にスキャン方向を示す。Ｘ方向を先にア
ップモードでスキャンし、次にＹ方向をアップモードで
スキャンする。デコードデータのデコードＲＡ　Ｍ　（
４９）からの読み出しに関しては、文字の回転をおこな
うために、カウンタのスキャンを以下の具合に変化させ
ることにより得る。まず回転無しの場合、第１４図に示
すごとく、書き込みと全く同じスキャン方向をとればよ
い。第１５図に示すように、１８０°回転の場合は、Ｘ
方向ダウンカウント、Ｙ方向ダウンカウントにてスキャ
ンすることにより得られる。

−９０°回転の場合、Ｙ方向アップカウント、Ｘ方向ダ
ウンカウントにてスキャンし、＋９０°回転の場合、Ｙ
方向ダウンカウント、Ｘ方向アップカウントにてスキャ
ンすることにより得られる。

次にビットシフト動作について説明する。画像メモリ（
２）上へは１ワ一ド単位での転送であるため、転送時に
すでにビットシフトをおこなっていなければならない。

第１６図に示すごとく、文字の左端からの「０」のつめ
込み方により、ビットシフト量を調整することができる
。ｎワードを１６ビツトで構成したとすると、「０」か
ら「１５」までのビットシフトが可能であればよいこと
になる。

さらにビットシフトまで含めてワード単位で転送するた
め、文字の最後に「０」をつめ込む必要がある。この「
０」パディングまで含めて、ドータルでｎワードとして
画像メモリ（２）上へ書き込む。

第１２図に示すビットシフト部のハードウェアは、ビッ
トシフトカウンタ（５０）、アップダウンカウンタ（４
６）、アドレス−数回路（５１）、デコードＲＡＭ（４
９）、２−１セレクタ（４８）、直列−並列シフトレジ
スタ（５２）、Ｄフリップフロップ（５３）等により構
成されている。第１７図に１ワ一ド分を詳細にみたタイ
ミングを、また第１８図に全体をみたタイミングを示す
。ＤＭＡスタート信号の反転信号の入力と同時にビット
シフトカウンタ（５０）にＣＰ　Ｕ　（６）にて設定さ
れたシフト量がロードされ、ビットシフトカウンタ（５
０）のＴＣ（ターミナルカウント）が「１」になるまで
、第１及び第２のアップダウンカウンタ（４６）　（４
７）はロードされっばなしであり、この間、直列−並列
シフトレジスタ（５２）には「０」がつめ込まれる。ビ
ットシフトカウンタ（５０）がＴＣに達すると、第１及
び第２のアップダウンカウンタ（４６）　（４７）が動
作しはじめる。シフトクロックは１６発でＤＲＱ　（Ｄ
ＭＡリクエスト）が発報されるが、このため、ビットシ
フト量まで含めた形で、画像メモリ（２）へ送り出され
る。またアドレス一致回路（５１）により、１ラインの
文字終了位置が検出されると、０フリツプフロツプ（５
３）がリセットされ、再度ビットシフトカウンタ（５０
）にロードがかかり、かつ、第１及び第２のアップダウ
ンカウンタ（４６）　（４７）にもロードがかかる。こ
れから以降、シフトクロックが１６発に達するまでロー
ドされており、カウンタは停止している。このため、直
列−並列シフトレジスタ（５２）には次のＤＲＱがくる
まで「０」がはいりつづける。従って、トータルでｎワ
ードの前後にｒＯＪがつめ込まれた形で画像メモリ（２
）へ送られる。次のラインも同様にして送出され、全体
的にシフトされた形で文字が再現される。ＤＭＡにて画
像メモリ（２）へ書き込むため、画像メモリ（２）ヘア
ドレスを送出しなければならない。このためＤ　Ｍ　Ａ
　Ｃ（１，３）よりアドレスを発生しなければならない
のであるが、単なるアドレス発生だけではだめで、第１
３図に示すようなデコードＲＡＭに対応したアドレスを
発生しなければならない。第１９図に画像メモリ（２）
の様子を示す。紙幅に対応した画像メモリ（２）の横ド
ツトのワード数を（ｕ＋ｎ＋Ｒ）ワードとし、文字サイ
ズをｎワードとする。ここで初期設定としてのスタート
アドレスを決めると、ｎワード後に（Ｒ＋見）現在のア
ドレスに加算することにより、スタートアドレスから１
ライン下のアドレスヘジャンプすることになる。これを
繰り返すことにより、第２０図に示すように、文字とし
ての構成がとれることになる。第２１図にアドレス折り
返し機のハードウェア構成、第２２図にそのタイミング
を示す。

初期設定として、スタート前に（Ｒ＋ｕ）レジスタ（５
４）に（Ｒ＋ｕ）値を入れておき、かつｎカウンタ（５
５）にレジスタ（５６）経由で折り返し値ｎを入れてお
く。レジスタＮ　（５７）は最初ＤＭＡスタート信号の
反転信号によりクリアしておく。ＤＭＡｃ（５８）のイ
ニシャルアドレスを（Ｍ−（ＲＩＬ））としてスタート
させると、第２の全加算器（５９）の出力は（Ｒ十見）
、Ｄ　Ｍ　Ａ　Ｃ（５８）のアドレスは（Ｍ　−（Ｒ＋
見））であり、従って、第１の全加算器（６０）の出力
はＭとなる。次の転送で、（Ｍ＋１）、（Ｍ＋２）・・
・となり、（Ｍ＋ｎ）転送後、ｎカウンタ（５５）より
レジスタＮ　（５７）へ現在の第２の全加算器（５９）
の値が記憶される。従って、第２の全加算器（５９）の
出力は２（Ｒ十〇）となり、次の転送で第１の全加算器
（６０）の出力は（Ｍ−（Ｒ十Ｍ）＋ｎ＋２（Ｒ＋ｕ）
）”（Ｍ＋（Ｒ十Ｍ）　＋ｎ）となり、スタートアドレ
スＭの真下のアドレスとなる。以下これを繰り返すこと
により、画像メモリ（２）へ文字が再現されることにな
る。第２２図のタイミング図にｎ＝８としたときの様子
を示す。なお第１２図において、（６１）は１６−１セ
レクタ、（６２）〜（６４）はＡＮＤ回路、（６５）は
インバータであり、第２１図において、（６６）はバッ
ファ、（６７）　（６８）はＡＮＤ回路である。

次に画像メモリ（２）上における重ね書きについて説明
する。画像メモリ（２）は、ワード単位でのアクセスし
かできないため、文字の細かな位置を決める際に、とな
りの文字との境界部において、となりの境界部が新しい
文字により書き直される場合がある。従って新しい文字
を画像メモリ　（２）へ書き込む場合は、以前の文字と
で重ね書きが必−１６＝ 要になってくる。第２３図に画像メモリ（２）上の様子
を示す。ワードの境界は、次のワードの先頭に含まれて
おり、通常の書き込み方だけであれば、以前に書かれた
部分が書き直されてしまう。従って、書き込みをおこな
う場合は、重ね書きが必要となる。このために画像メモ
リ（２）に重ね書き機能をもたせることにより解決する
。第２４図にハードウェア構成、第２５図にそのタイミ
ングを示す。

まず重ね書きをおこなうには、フォントデコーダ（３）
より出力されるアドレスとデータと書き込み信号（ＷＴ
）と重ね書き信号とにより、ビットマツプメモリ（６９
）よりデータが双方向バッファ（７０）経由にてレジス
タ部（７１）へ取り込まれる。ここで、取り込まれた後
、データバッファ（７２）経由にて取り込まれていた入
力データが、オアゲート（７３）にて、レジスタ部（７
１）よりの読み出しデータと重ねられ、双方向バッファ
（７０）経由にて再度ビットマツプメモリ（６９）へと
書き込まれる。これを繰り返すことにより、ワードの境
界を意識することにより重ね書きができ、文字を任意の
位置（ビット単位）に書くことができる。また通常の書
き込み、読み出しについては、第２６図のタイミング図
に示す通りＷＯＲ信号を制御することにより可能であり
、レジスタ部（７１）の出力を「Ｏ」にすることにより
、入力データとレジスタ部（７１）の出力「Ｏ」とが重
ねられ、結局、入力データが双方向バッファ（７０）経
由でビ、ットマップメモリ（６９）へ書き込まれること
になる。なお第２４図において、（７４）はタイミング
作成回路である。

塁上のように本実施例によれば、ハードウェアによる圧
縮コードのワード転送においての、読み出し時における
バイト単位での読み出しのためのカウントを設けたため
に、圧縮コードの先頭位置の自動判断ができる。　　　
。

発明の効果 以上述べたごとく本発明によれば、ワード単位での圧縮
コードの高速転送後の読み出し時に、圧縮コードをバイ
ト単位で読み出す圧縮コード読み出しカウンタを設けた
ので、文字群全体の圧縮率が向上し、かつ高速転送及び
デコードが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるレーザプリンタ装置
の要部の構成図、第２図は予測関数及びモード関数の説
明図、第３図は圧縮コード及びデコード列の説明図、第
４図は圧縮データ列の説明図、第５図はフォントデコー
ダの回路ブロック図、第６図はフォントデコーダのデコ
ード部の回路ブロック図、第７図は圧縮コードのワード
及びバイト判別タイミングの説明図、第８図は圧縮コー
ド取り出し部の回路ブロック図、第９図は圧縮コード列
の説明図、第１０図はデコード結果と予測関数とモード
関数との説明図、第１１図はストロングモード及びウィ
ークモードにおけるコードならびにパターンの説明図、
第１２図はデコードＲＡＭ周辺部の回路ブロック図、第
１３図はデコードＲＡＭ構造の説明図、第１４図は回転
無しの場合のデコードＲＡＭスキャン方向の説明図、第
１５図は回転有りの場合のデコードＲＡＭスキャン方向
の説明図、第１６図はビットシフト構造の説明図、第１
７図はビットシフトにおける１ワ一ド分のタイミングの
説明図、第１８図はビットシフトにおける全体のタイミ
ングの説明図、第１９図は画像メモリ上におけるアドレ
ス折り返し機構の説明図、第２０図は画像メモリ上にお
けるアドレス折り返し機構の説明図、第２１図はアドレ
ス折り返し機構におけるハードウェアの回路ブロック図
、第２２図はアドレス折り返し機構のタイミングの説明
図、第２３図は画像メモリ上における文字の展開の説明
図、第２４図は画像メモリ上における重ね書き機構のハ
ードウェアの回路ブロック図、第２５図は重ね書きの場
合のタイミングの説明３図、第２６図は重ね書きでない
通常のタイミングの説明図、第２７図は圧縮コード構造
の説明図である。 （１）・・・レーザプリンタコントローラ、（２）・・
・画像メモリ、（３）・・・フォントデコーダ、（２８
）・・・ストロングカウンタ、（２９）・・・ウィーク
カウンタ、（３３）・・・ストロングシフトカウンタ、
（３６）・・・ＲＡＭインクリメントカウンタ、（３８
）・・・ウイークシフトカウン第２図 Ｘ＝　　ＡＢ　十（ＡｔＢ）（ＣＬ＋こ［）Ｌ＝　ＡＢ
ＣＤＥ　＋ＡＢＣｆ）ε （１已−ｙ　　Ｍｄ＝ＡＢ（）ｔ　　ｘ＝ｏ　）第３図 ２−１．＝閃 第メ図 第７図 Ｗμ＜１判町 第１図 第１／図 （１）　　入トυン２“王ニーＹパ の　シイ−７ｔ−）” 第１３図 ７ド艙入φ　　ｙｐｔ、入ｌ　　　　　　　　　　　　
　　　　　　　７ドしスψＥ第７４図 Ｘ方Ｍ　ｐ　ＩＪ　Ｐ力”り７）、　　　Ｙ、ｆイ司”
ＡＡｐカウ４＋＝ｒ　　ｘｋｆｓ＞９丈、１２ス歓／す
う 色　　　　とや匣○ 第り図 ＳＣＬに ”’　ＬＯＣ／に 第７７図 ■■（ ＬＪＩＪ 第１ｆ図 面イ嵌メり 第２θ図

Claims (1)

【特許請求の範囲】
1. １、ワード単位での圧縮コードの高速転送後の読み出し
   時に圧縮コードをバイト単位で読み出す圧縮コード読み
   出しカウンタを備え、圧縮コードの先頭を判断する構成
   としたレーザプリンタ装置。