JPH0246490A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0246490A JPH0246490A JP63196860A JP19686088A JPH0246490A JP H0246490 A JPH0246490 A JP H0246490A JP 63196860 A JP63196860 A JP 63196860A JP 19686088 A JP19686088 A JP 19686088A JP H0246490 A JPH0246490 A JP H0246490A
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
-
- G—PHYSICS
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- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
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- G06K2215/002—Generic data access
- G06K2215/0022—Generic data access characterised by the storage means used
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、リードオンリメモリに記憶されたフォント
情報を読み出して、印字装置に転送するメモリ回路に関
するものである。
情報を読み出して、印字装置に転送するメモリ回路に関
するものである。
第４図はこの種のメモリ回路を備えた印刷装置の構成を
説明するブロック図であり、２１はｃＰＵで、ＲＯＭ２
２に記憶された制御プログラムに基づいて印字処理に必
要なフォント読み出しおよび印字部等の駆動を制御する
。２３はＲＡＭで、印字するデータおよびＣＰＵ２１の
ワーク情報を記憶する。２４はアドレスバス、２５はデ
ータバス、２６はフォントメモリとなるリードオンリメ
モリ（フォントＲＯＭ）で、文字コードに対応するフォ
ントパターンを記ｆ意している。２７はプリンタ出力回
路で、フォントＲＯＭ２６から読み出されたフォントデ
ータをＣＰＵ２ ＋の管理下で受信し、プリンタヘッド
２８を駆動し、所定の出力紙に文字情報を印字する。
説明するブロック図であり、２１はｃＰＵで、ＲＯＭ２
２に記憶された制御プログラムに基づいて印字処理に必
要なフォント読み出しおよび印字部等の駆動を制御する
。２３はＲＡＭで、印字するデータおよびＣＰＵ２１の
ワーク情報を記憶する。２４はアドレスバス、２５はデ
ータバス、２６はフォントメモリとなるリードオンリメ
モリ（フォントＲＯＭ）で、文字コードに対応するフォ
ントパターンを記ｆ意している。２７はプリンタ出力回
路で、フォントＲＯＭ２６から読み出されたフォントデ
ータをＣＰＵ２ ＋の管理下で受信し、プリンタヘッド
２８を駆動し、所定の出力紙に文字情報を印字する。
第５図は、第４図に示したフォントＲＯＭ２６の読出し
回路の一例を示すブロック図であり、３１は例えは１ｏ
２４×６４列の計６５５３６語×８ビットで構成される
ＲＯＭアレイて、文字コドに対応して文字となるフォン
トパターンを記憶している。
回路の一例を示すブロック図であり、３１は例えは１ｏ
２４×６４列の計６５５３６語×８ビットで構成される
ＲＯＭアレイて、文字コドに対応して文字となるフォン
トパターンを記憶している。
３２は行デコーダで、アドレスバス２４のアドレスライ
ンＡＩ５〜八〇に対応する行アドレス情報をデコードす
る。３３は列デコーダで、アドレスバス２４のアドレス
ラインＡ５〜Ａｏをデコードし、デコードした列アドレ
ス情報を列ゲート回路３４に出力する。
ンＡＩ５〜八〇に対応する行アドレス情報をデコードす
る。３３は列デコーダで、アドレスバス２４のアドレス
ラインＡ５〜Ａｏをデコードし、デコードした列アドレ
ス情報を列ゲート回路３４に出力する。
３５はタイミングジェネレータで、ＣＰＵ２１からのチ
ップイネーブル信号ＣＥにより列ゲート回路３４を介し
て出力ハッファ３６にセンスアップし、アウトプットイ
ネーブル信号ＯＥによりブタバス２５上に、例えは８ビ
ツトのデータバスラインＤ７〜Ｄｏに印字フォントデー
タを出力する。
ップイネーブル信号ＣＥにより列ゲート回路３４を介し
て出力ハッファ３６にセンスアップし、アウトプットイ
ネーブル信号ＯＥによりブタバス２５上に、例えは８ビ
ツトのデータバスラインＤ７〜Ｄｏに印字フォントデー
タを出力する。
次に第４図および第５図の動作について説明する。
ＣＰＵ２１はＲＯＭ２２に格納された制御プログラムに
準じてＲＡＭ２３に印字情報を蓄えて、印字開始指令が
人力されると、アドレスバス２４にＲＯＭアレイ３１に
格納されたフォントデータな取り出すための行アドレス
情報および列アドレス情報をアドレスラインＡＩ５〜八
〇、アドレスラインＡ５〜Ａｏを介して行デコーダ３２
１列デコダ３３に出力する。
準じてＲＡＭ２３に印字情報を蓄えて、印字開始指令が
人力されると、アドレスバス２４にＲＯＭアレイ３１に
格納されたフォントデータな取り出すための行アドレス
情報および列アドレス情報をアドレスラインＡＩ５〜八
〇、アドレスラインＡ５〜Ａｏを介して行デコーダ３２
１列デコダ３３に出力する。
これにより、ＲＯＭアレイ３１のアクセスアドレスが確
定し、列ゲート回路３４にフォントブタが８売み出され
、タイミングジェネレータ３５がらのチップイネーブル
信号ＣＥに基づいて出力ハッファ３６に取り込まれる（
第６図に示すタイミングチャート参照）。次いで、アウ
トプットイネプル信号ＯＥに基づいて８ビツトのデータ
バスラインＤ７〜Ｄｏから印字フォントデータをパラレ
ル情報として出力し、データバス２５を介してＣＰＵ２
＋に一旦送信する。次いで、プリンタ出力回路２７と
の同期が取られた後、ＣＰＵ２１がデータバス２５を介
して印字フォントデータをプリンタ出力回路２７に出力
してプリンタヘット２８を駆動していた。
定し、列ゲート回路３４にフォントブタが８売み出され
、タイミングジェネレータ３５がらのチップイネーブル
信号ＣＥに基づいて出力ハッファ３６に取り込まれる（
第６図に示すタイミングチャート参照）。次いで、アウ
トプットイネプル信号ＯＥに基づいて８ビツトのデータ
バスラインＤ７〜Ｄｏから印字フォントデータをパラレ
ル情報として出力し、データバス２５を介してＣＰＵ２
＋に一旦送信する。次いで、プリンタ出力回路２７と
の同期が取られた後、ＣＰＵ２１がデータバス２５を介
して印字フォントデータをプリンタ出力回路２７に出力
してプリンタヘット２８を駆動していた。
従来のメモリ回路、特にフォントＲＯＭとしてＲＯＭア
レイを利用する場合には、所望とする文字フォント情報
を出力するまでに上記のようなＣＰＵ２１によるメモリ
アクセスを数回行う必要があり、読出し効率が著しく低
下してしまう。このため、出力バッファ３６の数を増加
して対処しようとすると、回路構成が複雑化してしまう
といったメモリ回路特有の問題点があフた。
レイを利用する場合には、所望とする文字フォント情報
を出力するまでに上記のようなＣＰＵ２１によるメモリ
アクセスを数回行う必要があり、読出し効率が著しく低
下してしまう。このため、出力バッファ３６の数を増加
して対処しようとすると、回路構成が複雑化してしまう
といったメモリ回路特有の問題点があフた。
このように、ＲＯＭアレイはプログラムメモリとしては
最適であるか、フォントＲＯＭとして使用する場合には
、読み出し処理が煩雑となっていた。
最適であるか、フォントＲＯＭとして使用する場合には
、読み出し処理が煩雑となっていた。
この発明は、上記の問題点を解決するためになされたも
のて、ＲＯＭアレイをフォントＲＯＭとして使用する場
合に、読み出されたパラレルフォントデータをシリアル
データに変換して印字部に出力することにより、ＣＰＵ
の処理とは独立して読み出されたシリアルフォントデー
タを効率よく印字部に出力できるメモリ回路を得ること
を目的とする。
のて、ＲＯＭアレイをフォントＲＯＭとして使用する場
合に、読み出されたパラレルフォントデータをシリアル
データに変換して印字部に出力することにより、ＣＰＵ
の処理とは独立して読み出されたシリアルフォントデー
タを効率よく印字部に出力できるメモリ回路を得ること
を目的とする。
この発明に係るメモリ回路は、列ゲート回路に出力され
る所定ビットのパラレルデータを蓄えるデータ保持手段
と、このデータ保持手段に蓄えられたパラレルデータを
シリアルデータとして出力するためのタイミング信号を
発生するタイミング信号発生手段とを設けたものである
。
る所定ビットのパラレルデータを蓄えるデータ保持手段
と、このデータ保持手段に蓄えられたパラレルデータを
シリアルデータとして出力するためのタイミング信号を
発生するタイミング信号発生手段とを設けたものである
。
〔作用）
この発明においては、行デコーダまたは列デコダにより
解読された所定アドレスから読み出されたパラレルデー
タが列ゲート回路に出力されると、データ保持手段に一
旦取り込まれ、タイミング信号発生手段から発生された
タイミング信号に基づいて取り込まれたパラレルデータ
をシリアルデートとして変換出力する。
解読された所定アドレスから読み出されたパラレルデー
タが列ゲート回路に出力されると、データ保持手段に一
旦取り込まれ、タイミング信号発生手段から発生された
タイミング信号に基づいて取り込まれたパラレルデータ
をシリアルデートとして変換出力する。
第１図はこの発明の一実施例を示すメモリ回路の構成を
説明するブロック図であり、１はこの発明のデータ保持
手段となるデータレジスタで、列ケート回路３４からの
、例えば１行×８ビットのパラレルデータを取り込み保
持する。２はこの発明のタイミング回路となるタイミン
グシェネレタで、チップイネーブル信号ＣＥ、シリアル
イネプル信号ＳＥ、シリアルクロックｓｃを、第３図に
示すタイミングで発生させ、シリアルイネーブル信号Ｓ
Ｅに同期してデータレジスタ１に１行×８ビットのパラ
レルデータを取り込み保持させる。Ｓｏはシリアルデー
タで、シリアルクロックＳＣに同期してデータレジスタ
１から出力される。
説明するブロック図であり、１はこの発明のデータ保持
手段となるデータレジスタで、列ケート回路３４からの
、例えば１行×８ビットのパラレルデータを取り込み保
持する。２はこの発明のタイミング回路となるタイミン
グシェネレタで、チップイネーブル信号ＣＥ、シリアル
イネプル信号ＳＥ、シリアルクロックｓｃを、第３図に
示すタイミングで発生させ、シリアルイネーブル信号Ｓ
Ｅに同期してデータレジスタ１に１行×８ビットのパラ
レルデータを取り込み保持させる。Ｓｏはシリアルデー
タで、シリアルクロックＳＣに同期してデータレジスタ
１から出力される。
第２図は、第１図に示したメモリ回路を適用する印刷装
置の構成を説明する回路ブロック図であり、第４図と同
一のものには同じ符号を付しである。
置の構成を説明する回路ブロック図であり、第４図と同
一のものには同じ符号を付しである。
以下、第１図〜第３図を参照しながらこの発明によるパ
ラレルデーターシリアル読出し処理について説明する。
ラレルデーターシリアル読出し処理について説明する。
ＣＰＵ２＋はＲＯＭ２２に格納された制御プログラムに
準してＲＡＭ２３に印字情報を蓄えて、印字開始指令が
人力されると、アドレスバス２４にＲＯＭアレイ３１に
矛各納されたフォントデータを取り出すための行アドレ
ス情報および列アドレス情報をアドレスラインＡ１５〜
八６．アドレスラインＡ５〜Ａ、を介して行デコーダ３
２１列デコーダ３３に出力する。
準してＲＡＭ２３に印字情報を蓄えて、印字開始指令が
人力されると、アドレスバス２４にＲＯＭアレイ３１に
矛各納されたフォントデータを取り出すための行アドレ
ス情報および列アドレス情報をアドレスラインＡ１５〜
八６．アドレスラインＡ５〜Ａ、を介して行デコーダ３
２１列デコーダ３３に出力する。
これにより、ＲＯＭアレイ３１のアクセスアドレスか確
定し、列ゲート回路３４にフォントブタが読み出される
と、第３図に示すタイミングでチップイネーブル信号Ｃ
Ｅ、シリアルイネーブル信号ＳＥがタイミングジェネレ
ータ２より発生される。
定し、列ゲート回路３４にフォントブタが読み出される
と、第３図に示すタイミングでチップイネーブル信号Ｃ
Ｅ、シリアルイネーブル信号ＳＥがタイミングジェネレ
ータ２より発生される。
そして、このチップイネーブル信号ＣＥによりデータレ
ジスタ１に８ビツトのフォントデータが一旦蓄えられる
。次いで、シリアルイネーブル信号ＳＥがＬレベル（イ
ネーブル）となると、シリアルクロックＳｃに同期して
８ビツトのパラレルフォントデータかシリアルフォント
データとしてプリンタ出力回路２７に出力される。
ジスタ１に８ビツトのフォントデータが一旦蓄えられる
。次いで、シリアルイネーブル信号ＳＥがＬレベル（イ
ネーブル）となると、シリアルクロックＳｃに同期して
８ビツトのパラレルフォントデータかシリアルフォント
データとしてプリンタ出力回路２７に出力される。
コレニヨリ、ＣＰＵ２１を介在させずにフォントＲＯＭ
２６からのフォントデータをシリアルデータとしてプリ
ント出力回路２７に出力可能となり、ＣＰＵ２１の処理
負担を大幅に軽減しながらフォントＲＯＭ２６をアクセ
ス可能となる。
２６からのフォントデータをシリアルデータとしてプリ
ント出力回路２７に出力可能となり、ＣＰＵ２１の処理
負担を大幅に軽減しながらフォントＲＯＭ２６をアクセ
ス可能となる。
なお、上記実施例においては、データレジスタ１のビッ
ト数を列ビット数と同数とするシリアルデータＳ。を１
ラインで出力する場合について説明したが、このライン
出力数か複数であってもこの発明を適用できる。
ト数を列ビット数と同数とするシリアルデータＳ。を１
ラインで出力する場合について説明したが、このライン
出力数か複数であってもこの発明を適用できる。
また、フォントＲＯＭ２６は、マスクＲＯＭであれば、
ＥＰＲＯＭおよびＥＥＰＲＯＭ等のメモリ素子であって
も同様にこの発明を適用できる。
ＥＰＲＯＭおよびＥＥＰＲＯＭ等のメモリ素子であって
も同様にこの発明を適用できる。
以上説明したように、この発明は列ゲート回路に出力さ
れる所定ビットのパラレルデータを蓄えるデータ保持手
段と、このデータ保持手段に蓄えられたパラレルデータ
なシリアルデータとして出力するためのタイミング信号
を発生するタイミング信号発生手段とを設けたので、Ｃ
ＰＵの管理から独立して所定ビットのＲＯＭアレイに格
納された情報を簡単な回路構成で、かつ少ないライン数
て送出可能となる。従って、所望とする情報を安価名コ
ストで高速に読み出すことができる優れた効果を奏する
。
れる所定ビットのパラレルデータを蓄えるデータ保持手
段と、このデータ保持手段に蓄えられたパラレルデータ
なシリアルデータとして出力するためのタイミング信号
を発生するタイミング信号発生手段とを設けたので、Ｃ
ＰＵの管理から独立して所定ビットのＲＯＭアレイに格
納された情報を簡単な回路構成で、かつ少ないライン数
て送出可能となる。従って、所望とする情報を安価名コ
ストで高速に読み出すことができる優れた効果を奏する
。
第１図はこの発明の〜実施例を示すメモリ回路の構成を
説明するブロック図、第２図は、第１図に示したメモリ
回路を適用する印刷装置の構成を説明する回路ブロック
図、第３図は、第１図の動作を説明するタイミングチャ
ート、第４図はこの種のメモリ回路を備えた印刷装置の
構成を説明するブロック図、第５図は、第４図に示した
フォントＲＯＭの読出し回路の一例を示すブロック図、
第６図は従来の動作を説明するタイミング回路ドである
。 図中、１はデータレジスタ、２はタイミングジェネレー
タ、３１はＲＯＭアレイ、３２は行デコダ、３３は列デ
コーダ、３４は列ケート回路である。 なお、各図中の同一符号は同一または相当部分を示す。 （自発）
説明するブロック図、第２図は、第１図に示したメモリ
回路を適用する印刷装置の構成を説明する回路ブロック
図、第３図は、第１図の動作を説明するタイミングチャ
ート、第４図はこの種のメモリ回路を備えた印刷装置の
構成を説明するブロック図、第５図は、第４図に示した
フォントＲＯＭの読出し回路の一例を示すブロック図、
第６図は従来の動作を説明するタイミング回路ドである
。 図中、１はデータレジスタ、２はタイミングジェネレー
タ、３１はＲＯＭアレイ、３２は行デコダ、３３は列デ
コーダ、３４は列ケート回路である。 なお、各図中の同一符号は同一または相当部分を示す。 （自発）
Claims (1)
- 所定ビットのＲＯＭアレイに出力された行および列アド
レス情報を解読する行デコーダまたは列デコーダを有し
、これらの行デコーダまたは列デコーダにより解読され
た所定アドレスから読み出されたパラレルデータを列ゲ
ート回路を介して出力するメモリ回路において、前記列
ゲート回路に出力される所定ビットのパラレルデータを
蓄えるデータ保持手段と、このデータ保持手段に蓄えら
れたパラレルデータをシリアルデータとして出力するた
めのタイミング信号を発生するタイミング信号発生手段
とを具備したことを特徴とするメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196860A JPH0246490A (ja) | 1988-08-06 | 1988-08-06 | メモリ回路 |
| US07/389,142 US5151876A (en) | 1988-08-06 | 1989-08-03 | Read-only memory having data register for holding output data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196860A JPH0246490A (ja) | 1988-08-06 | 1988-08-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246490A true JPH0246490A (ja) | 1990-02-15 |
Family
ID=16364860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196860A Pending JPH0246490A (ja) | 1988-08-06 | 1988-08-06 | メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5151876A (ja) |
| JP (1) | JPH0246490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177920B1 (en) | 1994-10-03 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3670041B2 (ja) * | 1993-12-10 | 2005-07-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリチップイネーブル符号化方法、コンピュータシステム、およびメモリコントローラ |
| US6687815B1 (en) | 2000-02-01 | 2004-02-03 | Sun Microsystems, Inc. | Method and apparatus for storing non-volatile configuration information |
| US6195749B1 (en) | 2000-02-10 | 2001-02-27 | Advanced Micro Devices, Inc. | Computer system including a memory access controller for using non-system memory storage resources during system boot time |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
| US9919517B2 (en) | 2014-01-17 | 2018-03-20 | Hewlett-Packard Development Company, L.P. | Addressing an EPROM on a printhead |
| US9776397B2 (en) * | 2014-04-17 | 2017-10-03 | Hewlett-Packard Development Company, L.P. | Addressing an EPROM on a printhead |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109327A (en) * | 1977-12-19 | 1979-08-27 | Ricoh Co Ltd | Display recorder |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3964591A (en) * | 1975-06-10 | 1976-06-22 | International Business Machines Corporation | Font selection system |
| US4402067A (en) * | 1978-02-21 | 1983-08-30 | Moss William E | Bidirectional dual port serially controlled programmable read-only memory |
| US4289411A (en) * | 1979-11-08 | 1981-09-15 | International Business Machines Corporation | Multilingual ink jet printer |
| US4646259A (en) * | 1983-11-14 | 1987-02-24 | Minolta Camera Kabushiki Kaisha | Strip map memory controller |
| JPS63247997A (ja) * | 1987-04-01 | 1988-10-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-08-06 JP JP63196860A patent/JPH0246490A/ja active Pending
-
1989
- 1989-08-03 US US07/389,142 patent/US5151876A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109327A (en) * | 1977-12-19 | 1979-08-27 | Ricoh Co Ltd | Display recorder |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177920B1 (en) | 1994-10-03 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines |
Also Published As
| Publication number | Publication date |
|---|---|
| US5151876A (en) | 1992-09-29 |
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