JPS6371766A - バツフア転送方式 - Google Patents
バツフア転送方式Info
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- JPS6371766A JPS6371766A JP21616986A JP21616986A JPS6371766A JP S6371766 A JPS6371766 A JP S6371766A JP 21616986 A JP21616986 A JP 21616986A JP 21616986 A JP21616986 A JP 21616986A JP S6371766 A JPS6371766 A JP S6371766A
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- JP
- Japan
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- processor
- register
- memory
- transfer
- data
- Prior art date
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Software Systems (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
一つのプロセッサ系のバスと他のプロセッサ系のバスの
間に、データブロックを交互に格納する二つの共有メモ
リ６Ｘ及び６Ｙ、共有メモリ６Ｘ及び６Ｙに対するデー
タブロックの入出力を制御するレジスタ７及びレジスタ
８を設けて系間のデータ転送を能率化する。
間に、データブロックを交互に格納する二つの共有メモ
リ６Ｘ及び６Ｙ、共有メモリ６Ｘ及び６Ｙに対するデー
タブロックの入出力を制御するレジスタ７及びレジスタ
８を設けて系間のデータ転送を能率化する。
本発明は二個以上のマイクロプロセッサにより一個の装
置の機能を制御する場合、マイクロプロセッサ間のデー
タ転送による遅延時間の短縮化に関するものである。
置の機能を制御する場合、マイクロプロセッサ間のデー
タ転送による遅延時間の短縮化に関するものである。
第３図は従来のバッファ転送方式の一例を示す図である
。
。
図中、１Ａ、１Ｂは夫々プロセッサ、２Ａ１２Ｂは夫々
メモリ、３Ａ、３Ｂは夫々バス、４は入出力レジスタ、
５は印刷機である。尚以下全図を通じ同一記号は同一対
象物を表す。
メモリ、３Ａ、３Ｂは夫々バス、４は入出力レジスタ、
５は印刷機である。尚以下全図を通じ同一記号は同一対
象物を表す。
最近二個以上のマイクロプロセッサにより構成される装
置が数多（使用される様になって来た。
置が数多（使用される様になって来た。
例えばラベルプリンタ装置は、装置全体の制御を司るメ
インプロセッサとラベルプリンタの機械部分の直接制御
するサブプロセッサから構成され、全体としてラベルプ
リンタの機能を果たすように作られる。
インプロセッサとラベルプリンタの機械部分の直接制御
するサブプロセッサから構成され、全体としてラベルプ
リンタの機能を果たすように作られる。
第３図は其の一例を示すもので、例えばプロセッサ１Ａ
系はメイン系として動作し、プロセッサ１Ｂ系はサブ系
として動作し、両系間の情報伝達用として入出力レジス
タ４が使用されている。
系はメイン系として動作し、プロセッサ１Ｂ系はサブ系
として動作し、両系間の情報伝達用として入出力レジス
タ４が使用されている。
印字すべきデータはプロセッサ１Ａ系のメモリ２Ａから
入出力レジスタ４経由でプロセッサ１Ｂ系のメモリ２Ｂ
へ送られる。
入出力レジスタ４経由でプロセッサ１Ｂ系のメモリ２Ｂ
へ送られる。
プロセッサ１Ｂは印刷機５を駆動してラベルプリントを
行うプロセッサで、プロセッサ１Ａ系から送られて来た
印字データを一旦メモリ２Ｂに格納し、此の印字データ
をイメージデータに変換してメモリ２Ｂに格納し、此の
イメージデータを再びメモリ２Ｂから読出し、印刷機５
（ドツトプリンタ）によりラベルプリントを行う。
行うプロセッサで、プロセッサ１Ａ系から送られて来た
印字データを一旦メモリ２Ｂに格納し、此の印字データ
をイメージデータに変換してメモリ２Ｂに格納し、此の
イメージデータを再びメモリ２Ｂから読出し、印刷機５
（ドツトプリンタ）によりラベルプリントを行う。
此の場合、プロセッサ１Ａ系のメモリ２Ａからプロセッ
サ１Ｂ系のメモリ２Ｂへ印字データ等を伝達する方式は
普通プログラム制御によりバイト単位のデータをメモリ
２Ａから入出力レジスタ４へ移し、入出力レジスタ４か
らメモリ２Ｂへ移す方式を採るか、ＤＭＡ転送方式によ
りメモリ２Ａから入出力レジスタ４へ移し、其の後入出
力レジスタ４からメモリ２Ｂへ移す方式を採っていた。
サ１Ｂ系のメモリ２Ｂへ印字データ等を伝達する方式は
普通プログラム制御によりバイト単位のデータをメモリ
２Ａから入出力レジスタ４へ移し、入出力レジスタ４か
らメモリ２Ｂへ移す方式を採るか、ＤＭＡ転送方式によ
りメモリ２Ａから入出力レジスタ４へ移し、其の後入出
力レジスタ４からメモリ２Ｂへ移す方式を採っていた。
然しなから上記従来の方式ではデータ転送に時間がかか
ると云う欠点があった。
ると云う欠点があった。
上記問題点は第１図の原理図に示す様にプロセッサ１Ａ
系のバス３Ａとプロセッサ１Ｂ系のバス３Ｂの間に、デ
ータブロックを交互に格納する二つの共有メモリ６Ｘ及
び６Ｙ、二つの共有メモリ６Ｘ及び６Ｙに対するデータ
ブロックの入出力を制御するレジスタ７及びレジスタ８
を設けることにより解決される。
系のバス３Ａとプロセッサ１Ｂ系のバス３Ｂの間に、デ
ータブロックを交互に格納する二つの共有メモリ６Ｘ及
び６Ｙ、二つの共有メモリ６Ｘ及び６Ｙに対するデータ
ブロックの入出力を制御するレジスタ７及びレジスタ８
を設けることにより解決される。
本発明に依ると例えばプロセッサ１Ａが自系のメモリ２
Ａからデータブロックを読出し、バス３Ａを介し共有メ
モリ６Ｘへデータブロックの転送を終了し、且つレジス
タ８から第２割込信号を受信した場合、レジスタ７に対
し共有メモリ６Ｘへのデータ転送の終了信号を出し、メ
モリ２Ａから次のデータブロックを読出し、バス３Ａを
介し共有メモリ６Ｙへ次のデータブロックの転送を開始
する。
Ａからデータブロックを読出し、バス３Ａを介し共有メ
モリ６Ｘへデータブロックの転送を終了し、且つレジス
タ８から第２割込信号を受信した場合、レジスタ７に対
し共有メモリ６Ｘへのデータ転送の終了信号を出し、メ
モリ２Ａから次のデータブロックを読出し、バス３Ａを
介し共有メモリ６Ｙへ次のデータブロックの転送を開始
する。
終了信号を受信したレジスタ７はプロセッサ１Ｂに対し
第１割込信号を出し、第１割込信号を受信したプロセッ
サ１Ｂは共有メモリ６Ｘからバス３Ａを介しデータブロ
ックを自系のメモリ２Ｂへ転送し、転送終了後、プロセ
ッサ１Ｂはレジスタ８に対し受信終了信号を出し、受信
終了信号を受信したレジスタ８がプロセッサ１Ａに対し
第２割込信号を出してデータブロックの受信終了を通知
する。
第１割込信号を出し、第１割込信号を受信したプロセッ
サ１Ｂは共有メモリ６Ｘからバス３Ａを介しデータブロ
ックを自系のメモリ２Ｂへ転送し、転送終了後、プロセ
ッサ１Ｂはレジスタ８に対し受信終了信号を出し、受信
終了信号を受信したレジスタ８がプロセッサ１Ａに対し
第２割込信号を出してデータブロックの受信終了を通知
する。
以下同様の動作を繰り返してデータブロックのデータ転
送を行う。
送を行う。
第２図は本発明に依るバッファ転送方式の一実施例を示
す図である。
す図である。
図中、６Ｘ、６Ｙは夫々共有メモリ、７．８は夫々レジ
スタである。
スタである。
本発明に依ると両プロセッサ間の入出カバソファ領域と
して２個の共有メモリ６Ｘ、６Ｙを設ける。此の共有メ
モリ６Ｘ、６Ｙは夫々成るデータブロックを格納出来る
容量を持っている。
して２個の共有メモリ６Ｘ、６Ｙを設ける。此の共有メ
モリ６Ｘ、６Ｙは夫々成るデータブロックを格納出来る
容量を持っている。
例えばラベルプリンタの場合には、ラベルプリンタの１
行分のデータは４にバイト程度であるので、共有メモリ
６Ｘ、６Ｙの容量を４にバイト程度に設定する。尚共有
メモリ６Ｘ、６Ｙの容量は必ずしも４にバイトに限定さ
れるものではなく使用目的に合致したデータブロックを
格納出来る容量があれば良い。
行分のデータは４にバイト程度であるので、共有メモリ
６Ｘ、６Ｙの容量を４にバイト程度に設定する。尚共有
メモリ６Ｘ、６Ｙの容量は必ずしも４にバイトに限定さ
れるものではなく使用目的に合致したデータブロックを
格納出来る容量があれば良い。
今仮にプロセッサ１Ａ系からプロセッサ１Ｂ系へデータ
転送する場合に就いて説明する。
転送する場合に就いて説明する。
本発明に依る共有メモリ６Ｘ、６Ｙは自動的に交互にデ
ータブロックを受信、格納する。例えばプロセッサ１Ａ
系からプロセッサ１Ｂ系へデータ転送する場合、最初の
データブロックは共有メモリ６Ｘへ、次のデータブロッ
クは共有メモリ６Ｙへ、次のデータブロックは共有メモ
リ６Ｘへ送られる。
ータブロックを受信、格納する。例えばプロセッサ１Ａ
系からプロセッサ１Ｂ系へデータ転送する場合、最初の
データブロックは共有メモリ６Ｘへ、次のデータブロッ
クは共有メモリ６Ｙへ、次のデータブロックは共有メモ
リ６Ｘへ送られる。
■プロセッサ１Ａは自系のメモリ２Ａからデータブロッ
クを読出し、バス３Ａを介し共有メモリ６Ｘへ転送する
。
クを読出し、バス３Ａを介し共有メモリ６Ｘへ転送する
。
■転送が終わるとプロセッサ１Ａはレジスタ８から割込
信号を受信したか否かを調べる。
信号を受信したか否かを調べる。
若しレジスタ８から割込信号を受信している時は、直ち
にレジスタ７へ書込み終了信号を送出する。
にレジスタ７へ書込み終了信号を送出する。
若しレジスタ８から割込信号を受信していない時は、割
込信号を受信する迄待った上でレジスタ７へ書込み終了
信号を送出する。
込信号を受信する迄待った上でレジスタ７へ書込み終了
信号を送出する。
何れの場合もレジスタ７へ書込み終了信号を送出すると
同時にプロセッサ１Ａは次のデータブロックを自系のメ
モリ２人から読出し、共有メモリ６Ｙへ転送し始める。
同時にプロセッサ１Ａは次のデータブロックを自系のメ
モリ２人から読出し、共有メモリ６Ｙへ転送し始める。
■レジスタ７は書込み終了信号を受信すると、プロセッ
サ１Ｂに対し第１割送信号を出す。
サ１Ｂに対し第１割送信号を出す。
■プロセッサ１Ｂはレジスタ７からの第１割送信号を受
信すると、共有メモリ６Ｘに格納されているデータブロ
ックを読出し、バス３Ｂを介し自系のメモリ２Ｂに格納
する。
信すると、共有メモリ６Ｘに格納されているデータブロ
ックを読出し、バス３Ｂを介し自系のメモリ２Ｂに格納
する。
■メモリ２Ｂにデータブロックを格納し終わるとプロセ
ッサ１Ｂはレジスタ８に対し受信終了信号を出す。
ッサ１Ｂはレジスタ８に対し受信終了信号を出す。
■受信終了信号を受信したレジスタ８はプロセッサ１Ａ
に対し第２割迷信号を出す。
に対し第２割迷信号を出す。
■プロセッサ１Ａはレジスタ８からの第２割迷信号を受
信することにより共有メモリ６Ｘに書込まれたデータブ
ロックがプロセッサ１Ｂ系に転送されたことを確認する
。
信することにより共有メモリ６Ｘに書込まれたデータブ
ロックがプロセッサ１Ｂ系に転送されたことを確認する
。
尚前述した様にプロセッサ１Ａがレジスタ８からの第２
割迷信号を受信する以前に、共有メモリ６Ｙに対するデ
ータ転送を終了することがある。
割迷信号を受信する以前に、共有メモリ６Ｙに対するデ
ータ転送を終了することがある。
此の場合、プロセッサ１Ａはレジスタ７へ書込み終了信
号を送出せず、レジスタ８からの第２割迷信号を受信し
た後に初めてレジスタ７へ書込み終了信号を送出する。
号を送出せず、レジスタ８からの第２割迷信号を受信し
た後に初めてレジスタ７へ書込み終了信号を送出する。
此の様にしてプロセッサ１Ａ系のメモリ２Ａ内のデータ
ブロックを交互に共有メモリ６Ｘ、６Ｙへ転送し、更に
プロセンサ１Ｂ系のメモリ２Ｂへ高速転送が出来る。
ブロックを交互に共有メモリ６Ｘ、６Ｙへ転送し、更に
プロセンサ１Ｂ系のメモリ２Ｂへ高速転送が出来る。
而もプロセッサ１Ｂがレジスタ８に対し受信終了信号を
出した時点で、プロセッサ１Ｂはメモリ２Ｂから転送さ
れて来たデータブロックを読出してイメージデータへ変
換して再びメモリ２Ｂへ戻す動作、更にメモリ２Ｂに格
納されたイメージデータを読出して印刷機５により印刷
する動作を平行して行うことも可能である。
出した時点で、プロセッサ１Ｂはメモリ２Ｂから転送さ
れて来たデータブロックを読出してイメージデータへ変
換して再びメモリ２Ｂへ戻す動作、更にメモリ２Ｂに格
納されたイメージデータを読出して印刷機５により印刷
する動作を平行して行うことも可能である。
尚プロセッサ１Ｂからプロセッサ１Ａに対しデータ転送
を行う場合も全く同様である。但し此の場合、レジスタ
８がプロセッサ１Ａに対し第１割送信号を出し、レジス
タ７がプロセッサ１Ｂに対し第２割迷信号を出す点が異
なる。
を行う場合も全く同様である。但し此の場合、レジスタ
８がプロセッサ１Ａに対し第１割送信号を出し、レジス
タ７がプロセッサ１Ｂに対し第２割迷信号を出す点が異
なる。
以上詳細に説明した様に本発明によれば、数にバイトに
及ぶデータブロックのデータ転送を一回のレジスタ書込
み動作により相手プロセッサに通知することが出来るた
め、−回の割込処理による遅延時間だけがデータ転送に
要した遅延時間になるに過ぎないと云う大きい効果があ
る。
及ぶデータブロックのデータ転送を一回のレジスタ書込
み動作により相手プロセッサに通知することが出来るた
め、−回の割込処理による遅延時間だけがデータ転送に
要した遅延時間になるに過ぎないと云う大きい効果があ
る。
第１図は本発明の原理図である。
第２図は本発明に依るバッファ転送方式の一実施例を示
す図である。 第３図は従来のバッファ転送方式の一例を示す図である
。 図中、１Ａ、１Ｂは夫々プロセッサ、２Ａ１２Ｂは夫々
メモリ、３Ａ、３Ｂは夫々バス、４は入出力レジスタ、
５は印刷機、６Ｘ、６Ｙは夫々共有メモリ、７．８は夫
々レジスタである。 ボ企５月の源理巳 ＄−１ロ 幕ＭトＢ月（二よるバッファ！耐、’の姿夕」率 ２
の
す図である。 第３図は従来のバッファ転送方式の一例を示す図である
。 図中、１Ａ、１Ｂは夫々プロセッサ、２Ａ１２Ｂは夫々
メモリ、３Ａ、３Ｂは夫々バス、４は入出力レジスタ、
５は印刷機、６Ｘ、６Ｙは夫々共有メモリ、７．８は夫
々レジスタである。 ボ企５月の源理巳 ＄−１ロ 幕ＭトＢ月（二よるバッファ！耐、’の姿夕」率 ２
の
Claims (1)
- 【特許請求の範囲】 プロセッサ（１Ａ）系のバス（３Ａ）とプロセッサ（１
Ｂ）系のバス（３Ｂ）の間に、 データブロックを交互に格納する二つの共有メモリ（６
Ｘ）及び（６Ｙ）、 該二つの共有メモリ（６Ｘ）及び（６Ｙ）に対する該デ
ータブロックの入出力を制御するレジスタ（７）及びレ
ジスタ（８）を設け、 該プロセッサ（１Ａ）が自系のメモリ（２Ａ）からデー
タブロックを読出し、該バス（３Ａ）を介し該共有メモ
リ（６Ｘ）へ該データブロックの転送を終了し、且つ該
レジスタ（８）から第２割込信号を受信した場合、 該レジスタ（７）に対し該共有メモリ（６Ｘ）へのデー
タ転送の終了信号を出し、 該メモリ（２Ａ）から次の該データブロックを読出し、
該バス（３Ａ）を介し該共有メモリ（６Ｙ）へ次の該デ
ータブロックの転送を開始し、 該終了信号を受信した該レジスタ（７）は該プロセッサ
（１Ｂ）に対し第１割込信号を出し、 該第１割込信号を受信した該プロセッサ（１Ｂ）は該共
有メモリ（６Ｘ）から該バス（３Ａ）を介し該データブ
ロックを自系のメモリ（２Ｂ）へ転送し、転送終了後、
プロセッサ（１Ｂ）は該レジスタ（８）に対し受信終了
信号を出し、 該受信終了信号を受信した該レジスタ（８）が該プロセ
ッサ（１Ａ）に対し該第２割込信号を出して該データブ
ロックの受信終了を通知することを特徴とするバッファ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21616986A JPS6371766A (ja) | 1986-09-12 | 1986-09-12 | バツフア転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21616986A JPS6371766A (ja) | 1986-09-12 | 1986-09-12 | バツフア転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371766A true JPS6371766A (ja) | 1988-04-01 |
Family
ID=16684365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21616986A Pending JPS6371766A (ja) | 1986-09-12 | 1986-09-12 | バツフア転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108693A (en) * | 1997-10-17 | 2000-08-22 | Nec Corporation | System and method of data communication in multiprocessor system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
| JPS6017533A (ja) * | 1983-07-09 | 1985-01-29 | Ricoh Co Ltd | ダブルバツフア切換制御装置 |
-
1986
- 1986-09-12 JP JP21616986A patent/JPS6371766A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
| JPS6017533A (ja) * | 1983-07-09 | 1985-01-29 | Ricoh Co Ltd | ダブルバツフア切換制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108693A (en) * | 1997-10-17 | 2000-08-22 | Nec Corporation | System and method of data communication in multiprocessor system |
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