JP3473772B2 - キャッシュ・メモリを利用したデータ処理システム - Google Patents
キャッシュ・メモリを利用したデータ処理システムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュ・メモリを
利用したデータ処理システムに関するものであり、とり
わけ、クロック・サイクル毎に複数の命令を実行可能
な、マルチプロセッサをベースにしたシステムに関する
ものである。こうしたシステムに関するキャッシュ編成
が提案される。
利用したデータ処理システムに関するものであり、とり
わけ、クロック・サイクル毎に複数の命令を実行可能
な、マルチプロセッサをベースにしたシステムに関する
ものである。こうしたシステムに関するキャッシュ編成
が提案される。
【０００２】
【従来の技術】コンピュータ・システムの動作全体を高
速化するため、コンピュータ・システムにはキャッシュ
が利用される。キャッシュの理論は、より大容量の低速
の主メモリと共に、小容量の超高速メモリをキャッシュ
として利用して高速化するということである。キャッシ
ュ・メモリは、通常、単一または複数のデータ処理装置
と主メモリの間で動作可能に配置される。プログラムが
必要とする際に、データ及び命令が主メモリから呼び出
されて、キャッシュ・メモリに置かれると、そのシステ
ムは、まずキャッシュ・メモリを調べて、必要な情報が
キャッシュにおいて得られるか否かを確かめる。この結
果、通常は、コンピュータ・システムがキャッシュ・メ
モリに所望の情報を見つけ、メモリがほとんど高速のキ
ャッシュ・メモリから構成されているかのような速度で
動作する。これは、統計的一時的配置、すなわちプロセ
スの特定の部分の利用したばかりの情報は引き続き利用
される可能性があるということの結果である。
速化するため、コンピュータ・システムにはキャッシュ
が利用される。キャッシュの理論は、より大容量の低速
の主メモリと共に、小容量の超高速メモリをキャッシュ
として利用して高速化するということである。キャッシ
ュ・メモリは、通常、単一または複数のデータ処理装置
と主メモリの間で動作可能に配置される。プログラムが
必要とする際に、データ及び命令が主メモリから呼び出
されて、キャッシュ・メモリに置かれると、そのシステ
ムは、まずキャッシュ・メモリを調べて、必要な情報が
キャッシュにおいて得られるか否かを確かめる。この結
果、通常は、コンピュータ・システムがキャッシュ・メ
モリに所望の情報を見つけ、メモリがほとんど高速のキ
ャッシュ・メモリから構成されているかのような速度で
動作する。これは、統計的一時的配置、すなわちプロセ
スの特定の部分の利用したばかりの情報は引き続き利用
される可能性があるということの結果である。
【０００３】キャッシュ・メモリの利用効率を高めるた
め、数多くのキャッシング装置が開発された。１つのア
プローチは、各データ処理装置毎に、２つのキャッシ
ュ、すなわち、最近利用された命令を記憶するためのキ
ャッシュ及び最近アクセスされたデータを記憶するため
のキャッシュを利用することである。キャッシュに記憶
されたデータに関連したタグ情報を記憶するため、さら
に小さいメモリ・アレイをキャッシュ・メモリと連係さ
せることが可能である。タグ・アレイに記憶されるアド
レスは、タグ・アレイに連係してキャッシュに保持され
たデータまたは命令に対応するデータを備える主メモリ
からのアドレスである。特定のアドレスの情報に対する
検索が要求されると、そのアドレスとタグ・アレイのア
ドレスの比較が行われる。そのアドレスが、タグ・アレ
イのアドレスと一致すると、キャッシュ・メモリからそ
の情報にアクセスし、一致しなければ、情報を求めて主
メモリにアクセスする。その情報はデータ処理装置によ
る利用のためにキャッシュ・メモリに送り込まれる。こ
うした装置については、コンピュータ・システムにおい
てページのタグ付けを行うための装置を開示した、本発
明の譲受人に譲渡された米国特許第４、９６９、１２２
号に開示がある。
め、数多くのキャッシング装置が開発された。１つのア
プローチは、各データ処理装置毎に、２つのキャッシ
ュ、すなわち、最近利用された命令を記憶するためのキ
ャッシュ及び最近アクセスされたデータを記憶するため
のキャッシュを利用することである。キャッシュに記憶
されたデータに関連したタグ情報を記憶するため、さら
に小さいメモリ・アレイをキャッシュ・メモリと連係さ
せることが可能である。タグ・アレイに記憶されるアド
レスは、タグ・アレイに連係してキャッシュに保持され
たデータまたは命令に対応するデータを備える主メモリ
からのアドレスである。特定のアドレスの情報に対する
検索が要求されると、そのアドレスとタグ・アレイのア
ドレスの比較が行われる。そのアドレスが、タグ・アレ
イのアドレスと一致すると、キャッシュ・メモリからそ
の情報にアクセスし、一致しなければ、情報を求めて主
メモリにアクセスする。その情報はデータ処理装置によ
る利用のためにキャッシュ・メモリに送り込まれる。こ
うした装置については、コンピュータ・システムにおい
てページのタグ付けを行うための装置を開示した、本発
明の譲受人に譲渡された米国特許第４、９６９、１２２
号に開示がある。
【０００４】現在、多くのプロセッサはプロセスを実行
するために仮想アドレス指定を利用しているので、キャ
ッシュ装置の設計において、仮想アドレス・キャッシュ
を維持すべきか、物理的アドレス・キャッシュを維持す
べきかを決定しなければならない。仮想アドレス・キャ
ッシュを利用することによって、与えられた仮想アドレ
スを物理的アドレスに変換する必要がなくなる。これ
は、プロセスの仮想アドレスが、タグ・アレイに記憶さ
れたアドレスに対応するためである。しかし、新しい各
プロセスが、キャッシュを利用すると、同じデータ及び
命令が用いられている場合でさえ、仮想アドレス指定が
異なることになるので、キャッシュ・メモリは、フラッ
シングしなければならない。
するために仮想アドレス指定を利用しているので、キャ
ッシュ装置の設計において、仮想アドレス・キャッシュ
を維持すべきか、物理的アドレス・キャッシュを維持す
べきかを決定しなければならない。仮想アドレス・キャ
ッシュを利用することによって、与えられた仮想アドレ
スを物理的アドレスに変換する必要がなくなる。これ
は、プロセスの仮想アドレスが、タグ・アレイに記憶さ
れたアドレスに対応するためである。しかし、新しい各
プロセスが、キャッシュを利用すると、同じデータ及び
命令が用いられている場合でさえ、仮想アドレス指定が
異なることになるので、キャッシュ・メモリは、フラッ
シングしなければならない。
【０００５】物理的アドレス指定には、タグ・アレイに
所望のデータまたは命令の主メモリにおける物理的アド
レスに対応するアドレスを記憶する必要がある。新しい
プロセスが開始し、新しい仮想アドレスが生成される
と、キャッシュ・タグ・アレイには物理的アドレスが記
憶されているので、データ及び命令は、やはり、主メモ
リの同じ位置に常駐することになり、キャッシュのフラ
ッシングが不要になる。キャッシュ・データに関する物
理的アドレス指定の欠点は、プロセスにおいて利用され
る仮想アドレスを物理的アドレスに変換しなければなら
ないということである。この変換は、アドレス変換バッ
ファ（ＴＬＢ）を維持する、ある形態のメモリ管理装置
によって実施される。ＴＬＢは、所定のプロセスの仮想
アドレスと主メモリにおける関連の物理的アドレスとの
相互参照を維持することになる。従来、この変換に要す
る時間は、キャッシュに対する各参照毎に、１クロック
・サイクルであった。一般に、第１のクロック・サイク
ルにおいて、仮想アドレスが、物理的アドレスに変換さ
れ、次のクロック・サイクルにおいて、物理的アドレス
とキャッシュに記憶されたアドレスの比較を行って、所
望の命令またはデータが、キャッシュに存在するか否か
が判定される。変換に関するこの追加サイクルは、この
システムに極度な低速化の影響を及ぼす可能性がある。
所望のデータまたは命令の主メモリにおける物理的アド
レスに対応するアドレスを記憶する必要がある。新しい
プロセスが開始し、新しい仮想アドレスが生成される
と、キャッシュ・タグ・アレイには物理的アドレスが記
憶されているので、データ及び命令は、やはり、主メモ
リの同じ位置に常駐することになり、キャッシュのフラ
ッシングが不要になる。キャッシュ・データに関する物
理的アドレス指定の欠点は、プロセスにおいて利用され
る仮想アドレスを物理的アドレスに変換しなければなら
ないということである。この変換は、アドレス変換バッ
ファ（ＴＬＢ）を維持する、ある形態のメモリ管理装置
によって実施される。ＴＬＢは、所定のプロセスの仮想
アドレスと主メモリにおける関連の物理的アドレスとの
相互参照を維持することになる。従来、この変換に要す
る時間は、キャッシュに対する各参照毎に、１クロック
・サイクルであった。一般に、第１のクロック・サイク
ルにおいて、仮想アドレスが、物理的アドレスに変換さ
れ、次のクロック・サイクルにおいて、物理的アドレス
とキャッシュに記憶されたアドレスの比較を行って、所
望の命令またはデータが、キャッシュに存在するか否か
が判定される。変換に関するこの追加サイクルは、この
システムに極度な低速化の影響を及ぼす可能性がある。
【０００６】最近のコンピュータ・システムには、デー
タ処理の速度を高める有効な手段として、複数のプロセ
ッサが利用されるようになってきた。多重処理システム
の各プロセッサは、上述のように、関連する命令及びデ
ータ・キャッシュ装置を備えることが可能である。独立
したキャッシングに複数のプロセッサを利用することに
よって生じる関心事は、主メモリの同じブロックからの
データを２つ以上のキャッシュに記憶することができる
という点である。これらのキャッシュに記憶されている
データの整合性は、維持されなければならない。整合性
の問題は、プロセッサが、排他的アクセスによって、オ
ブジェクトを書き込むこと、及び、オブジェクトの読み
取り時に、最も新しいコピーを有していることを確認す
ることである。物理的メモリのブロックからのデータに
関するコピーを有するキャッシュは、全て、それに関す
る情報のコピーも備えている。これらのキャッシュは、
通常、共用メモリ・バスに結合されており、各キャッシ
ュは、バスについてモニターまたはスヌープを行って、
キャッシュが共用ブロックのコピーを有しているか否か
を判定しなければならない。読み取りミスが生じると、
全てのキャッシュがチェックして、要求されたブロック
のコピーがキャッシュ内にあるか否かを確かめ、ミスを
生じたキャッシュにデータを供給するといった、適切な
アクションをとることができる。より重要なことは、書
き込みの際、各キャッシュは、コピーがキャッシュ内に
存在するか否かを確かめて、次に、コピーを無効にする
か、または、そのコピーを新しい値に変更するかを決定
する。
タ処理の速度を高める有効な手段として、複数のプロセ
ッサが利用されるようになってきた。多重処理システム
の各プロセッサは、上述のように、関連する命令及びデ
ータ・キャッシュ装置を備えることが可能である。独立
したキャッシングに複数のプロセッサを利用することに
よって生じる関心事は、主メモリの同じブロックからの
データを２つ以上のキャッシュに記憶することができる
という点である。これらのキャッシュに記憶されている
データの整合性は、維持されなければならない。整合性
の問題は、プロセッサが、排他的アクセスによって、オ
ブジェクトを書き込むこと、及び、オブジェクトの読み
取り時に、最も新しいコピーを有していることを確認す
ることである。物理的メモリのブロックからのデータに
関するコピーを有するキャッシュは、全て、それに関す
る情報のコピーも備えている。これらのキャッシュは、
通常、共用メモリ・バスに結合されており、各キャッシ
ュは、バスについてモニターまたはスヌープを行って、
キャッシュが共用ブロックのコピーを有しているか否か
を判定しなければならない。読み取りミスが生じると、
全てのキャッシュがチェックして、要求されたブロック
のコピーがキャッシュ内にあるか否かを確かめ、ミスを
生じたキャッシュにデータを供給するといった、適切な
アクションをとることができる。より重要なことは、書
き込みの際、各キャッシュは、コピーがキャッシュ内に
存在するか否かを確かめて、次に、コピーを無効にする
か、または、そのコピーを新しい値に変更するかを決定
する。
【０００７】キャッシュの整合を有効に維持するため、
各クロック・サイクル毎に、スヌープの検出することが
望ましい。従来、２つのアプローチによって、検出され
るスヌープが処理されてきた。その１つは、データ・キ
ャッシュの各部分毎に、２つのタグ・アレイ、すなわ
ち、スヌープに従って更新されるタグ・アレイと、デー
タにアドレス指定するためのタグ・アレイを維持するこ
とである。もう１つのアプローチは、スヌープを検出し
て、キャッシュが更新される間、プロセッサを機能停止
させることであった。これらのアプローチには、両方と
も、システムの過剰なオーバヘッドまたは好ましくない
速度低下を必要とするという欠点がある。
各クロック・サイクル毎に、スヌープの検出することが
望ましい。従来、２つのアプローチによって、検出され
るスヌープが処理されてきた。その１つは、データ・キ
ャッシュの各部分毎に、２つのタグ・アレイ、すなわ
ち、スヌープに従って更新されるタグ・アレイと、デー
タにアドレス指定するためのタグ・アレイを維持するこ
とである。もう１つのアプローチは、スヌープを検出し
て、キャッシュが更新される間、プロセッサを機能停止
させることであった。これらのアプローチには、両方と
も、システムの過剰なオーバヘッドまたは好ましくない
速度低下を必要とするという欠点がある。
【０００８】これらの欠点は、複数命令を送ることが可
能なスーパースケーラ・タイプ・システムにおいて倍加
されることになる。クロック・サイクル毎に２つ以上の
命令を実行するシステムにおいて、スヌープを検出する
と、機能停止によって、このシステムが伝搬し得るクロ
ック・サイクル毎の命令数に応じて、そのサイクルに関
して、１つの命令ではなく、２つまたは３つ、あるい
は、潜在的可能性としては、それ以上の命令が損なわれ
ることになる。
能なスーパースケーラ・タイプ・システムにおいて倍加
されることになる。クロック・サイクル毎に２つ以上の
命令を実行するシステムにおいて、スヌープを検出する
と、機能停止によって、このシステムが伝搬し得るクロ
ック・サイクル毎の命令数に応じて、そのサイクルに関
して、１つの命令ではなく、２つまたは３つ、あるい
は、潜在的可能性としては、それ以上の命令が損なわれ
ることになる。
【０００９】キャッシュに関するこれ以上の説明につい
ては、１９９０年にＭｏｒｇａｎＫａｕｆｍａｎｎ Ｐ
ｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．から刊行されたＪ．Ｌ．
Ｈｅｎｎｅｓｓｙ及び Ｄ．Ａ．Ｐａｔｔｅｒｓｏｎに
よるＣｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａ
Ｑｕａｎｔｉｔａｔｖｅ Ａｐｐｒｏａｃｈ参照のこ
と。
ては、１９９０年にＭｏｒｇａｎＫａｕｆｍａｎｎ Ｐ
ｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．から刊行されたＪ．Ｌ．
Ｈｅｎｎｅｓｓｙ及び Ｄ．Ａ．Ｐａｔｔｅｒｓｏｎに
よるＣｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ａ
Ｑｕａｎｔｉｔａｔｖｅ Ａｐｐｒｏａｃｈ参照のこ
と。
【００１０】
【発明が解決しようとする課題】本発明の目的は、キャ
ッシュ・メモリを利用したコンピュータ・システムの動
作を改良し、高速化することにある。
ッシュ・メモリを利用したコンピュータ・システムの動
作を改良し、高速化することにある。
【００１１】本発明の目的は、互換性があり、毎サイク
ル複数命令システムの利用が可能なキャッシュ装置を提
供することにある。
ル複数命令システムの利用が可能なキャッシュ装置を提
供することにある。
【００１２】本発明の目的は、仮想メモリ・システムに
キャッシング装置を設けて、データ及び命令のキャッシ
ュ検索について、物理的アドレス指定及び単一クロック
・サイクルによる実施が行われるようにすることにあ
る。
キャッシング装置を設けて、データ及び命令のキャッシ
ュ検索について、物理的アドレス指定及び単一クロック
・サイクルによる実施が行われるようにすることにあ
る。
【００１３】本発明のもう１つの目的は、各クロック・
サイクル毎に、スヌープ及び更新を行って、機能停止を
生じることなく、あるいは、第２のタグ・アレイを必要
とせずに、整合性を維持することができるシステムを提
供することにある。
サイクル毎に、スヌープ及び更新を行って、機能停止を
生じることなく、あるいは、第２のタグ・アレイを必要
とせずに、整合性を維持することができるシステムを提
供することにある。
【００１４】
【課題を解決するための手段】本発明の以上の及びその
他の目的は、複数のプロセッサのそれぞれについて、関
連する命令キャッシュ及びデータ・キャッシュを備える
コンピュータ・システムに用いられるキャッシュ装置に
よって実現される。キャッシュ装置の各コンポーネント
は、各クロック・サイクル毎に、スヌープだけでなく、
変換、比較、データ検索も完了するように、二重ポンピ
ングされる。このシステムは、キャッシュ装置内におけ
る各種コンポーネントの相対速度によって、変換のほう
が速く行われ、ヒットが生じた場合に、データにアドレ
ス指定されるのと同時に、選択が可能になるので、変換
とデータ検索を同時に行うことができる。こうした装置
の場合、各サイクル毎に実行可能な操作数が増し、プロ
セッサを機能停止させなければならない回数が減ること
になる。
他の目的は、複数のプロセッサのそれぞれについて、関
連する命令キャッシュ及びデータ・キャッシュを備える
コンピュータ・システムに用いられるキャッシュ装置に
よって実現される。キャッシュ装置の各コンポーネント
は、各クロック・サイクル毎に、スヌープだけでなく、
変換、比較、データ検索も完了するように、二重ポンピ
ングされる。このシステムは、キャッシュ装置内におけ
る各種コンポーネントの相対速度によって、変換のほう
が速く行われ、ヒットが生じた場合に、データにアドレ
ス指定されるのと同時に、選択が可能になるので、変換
とデータ検索を同時に行うことができる。こうした装置
の場合、各サイクル毎に実行可能な操作数が増し、プロ
セッサを機能停止させなければならない回数が減ること
になる。
【００１５】本発明のキャッシュ装置は、データキャッ
シュと命令キャッシュの両方に共用されることになるア
ドレス変換バッファ（ＴＬＢ）を用意している。各キャ
ッシュには、タグ・アレイ及びデータ・アレイが含まれ
ている。クロック・サイクルの１つの位相において、ペ
ージ識別子とオフセットからなる仮想アドレスが、ＴＬ
Ｂと、キャッシュ・タグ・アレイの１つ及びその関連す
るデータ・アレイに供給される。クロック・サイクルの
後続位相において、ＴＬＢと、他のキャッシュ・タグア
レイ及びその関連するデータ・アレイに、別の仮想アド
レスが供給されるので、クロック・サイクルの２つの位
相において、両方のキャッシュから検索を行うことがで
きる。交番位相において、一方のキャッシュにアドレス
指定されている場合には、もう一方のキャッシュは、検
出されたスヌープを自由に処理することができる。
シュと命令キャッシュの両方に共用されることになるア
ドレス変換バッファ（ＴＬＢ）を用意している。各キャ
ッシュには、タグ・アレイ及びデータ・アレイが含まれ
ている。クロック・サイクルの１つの位相において、ペ
ージ識別子とオフセットからなる仮想アドレスが、ＴＬ
Ｂと、キャッシュ・タグ・アレイの１つ及びその関連す
るデータ・アレイに供給される。クロック・サイクルの
後続位相において、ＴＬＢと、他のキャッシュ・タグア
レイ及びその関連するデータ・アレイに、別の仮想アド
レスが供給されるので、クロック・サイクルの２つの位
相において、両方のキャッシュから検索を行うことがで
きる。交番位相において、一方のキャッシュにアドレス
指定されている場合には、もう一方のキャッシュは、検
出されたスヌープを自由に処理することができる。
【００１６】
【実施例】表記及び用語法
以下の詳細な説明の一部は、コンピュータ・メモリ内に
おけるデータ・ビットに関する操作のアルゴリズム及び
記号表現によって行われている。これらのアルゴリズム
記述及び表現は、データ処理技術における技術者が、当
この技術の他の技術者にその仕事の内容を最も有効に伝
達するために用いる手段である。本書で示されるアルゴ
リズムは、特定のコンピュータまたは他の装置に固有の
関連性を備えるものではない。
おけるデータ・ビットに関する操作のアルゴリズム及び
記号表現によって行われている。これらのアルゴリズム
記述及び表現は、データ処理技術における技術者が、当
この技術の他の技術者にその仕事の内容を最も有効に伝
達するために用いる手段である。本書で示されるアルゴ
リズムは、特定のコンピュータまたは他の装置に固有の
関連性を備えるものではない。
【００１７】アルゴリズムは、本書では、一般に、所望
の結果に導くことになる、筋の通ったシーケンスをなす
ステップとみなされる。これらのステップは、物理的量
の物理的操作を必要とするものである。必ずしもそうと
は限らないが、これらの量は、記憶し、転送し、組み合
わせ、比較し、さらに、別様の操作を加えることの可能
な電気的または磁気的信号の形をとるのが普通である。
主として、共通した慣習により、これらの信号をビッ
ト、値、要素、記号、文字、項、数等と呼ぶほうが便利
な場合もあることが分かっている。ただし、留意してお
くべきは、これらの及び同様の用語は、全て、適合する
物理的量に関連していなければならず、これらの量に適
用される便利なラベルにすぎないということである。
の結果に導くことになる、筋の通ったシーケンスをなす
ステップとみなされる。これらのステップは、物理的量
の物理的操作を必要とするものである。必ずしもそうと
は限らないが、これらの量は、記憶し、転送し、組み合
わせ、比較し、さらに、別様の操作を加えることの可能
な電気的または磁気的信号の形をとるのが普通である。
主として、共通した慣習により、これらの信号をビッ
ト、値、要素、記号、文字、項、数等と呼ぶほうが便利
な場合もあることが分かっている。ただし、留意してお
くべきは、これらの及び同様の用語は、全て、適合する
物理的量に関連していなければならず、これらの量に適
用される便利なラベルにすぎないということである。
【００１８】さらに、実施される操作は、一般に、人間
のオペレータが実施する精神的な操作に関連した、加算
または比較といった用語で表現されることが多い。本発
明の一部をなす本書に解説の操作のどれにおいても、人
間のオペレータのこうした能力は、ほとんどの場合、不
要であり、あるいは、望ましいものではない。これらの
操作は機械の操作である。本発明の操作を実施するのに
有効な機械には、汎用デジタル・コンピュータまたは他
の同様の装置がある。全ての場合において、コンピュー
タの操作に関する操作方法と計算自体の方法との区別に
留意しなければならない。本発明は、電気的または他の
（例えば、機械的、化学的、物理的）信号の処理におい
てコンピュータに操作を施し、他の所望の物理的信号を
発生するための装置及び方法のステップを明らかにする
ものである。
のオペレータが実施する精神的な操作に関連した、加算
または比較といった用語で表現されることが多い。本発
明の一部をなす本書に解説の操作のどれにおいても、人
間のオペレータのこうした能力は、ほとんどの場合、不
要であり、あるいは、望ましいものではない。これらの
操作は機械の操作である。本発明の操作を実施するのに
有効な機械には、汎用デジタル・コンピュータまたは他
の同様の装置がある。全ての場合において、コンピュー
タの操作に関する操作方法と計算自体の方法との区別に
留意しなければならない。本発明は、電気的または他の
（例えば、機械的、化学的、物理的）信号の処理におい
てコンピュータに操作を施し、他の所望の物理的信号を
発生するための装置及び方法のステップを明らかにする
ものである。
【００１９】図１を参照すると、本発明の望ましい実施
例に基づくキャッシュ装置のブロック図が示されてい
る。この実施例の場合、命令キャッシュ１０及びデータ
・キャッシュ２０が別個に維持されている。命令キャッ
シュ１０は、各ページが４キロバイト（ＫＢ）の５ペー
ジのメモリからなる５ウェイの連想キャッシュである。
各ページは主メモリからの６４ブロックの６４バイト命
令情報を維持している。命令タグ・アレイ１５は、命令
キャッシュ・アレイ１０に連係している。命令タグ・ア
レイ１５の各ページは、６４行のアドレスを維持してい
る。命令タグ・アレイ１５及び命令キャッシュ・アレイ
１０は、例えば、命令タグ・アレイ１５の最初のページ
の１０番目の行に、命令キャッシュ・アレイに保持され
た最初のページの１０番目のブロックに対応する、主メ
モリにおける物理的アドレスが含まれるように関連づけ
られている。命令キャッシュ・アレイのデータの各ブロ
ック毎に、命令タグ・アレイ１５の対応する行には、そ
のデータ・ブロックに対応する主メモリの位置の物理的
アドレスが含まれている。
例に基づくキャッシュ装置のブロック図が示されてい
る。この実施例の場合、命令キャッシュ１０及びデータ
・キャッシュ２０が別個に維持されている。命令キャッ
シュ１０は、各ページが４キロバイト（ＫＢ）の５ペー
ジのメモリからなる５ウェイの連想キャッシュである。
各ページは主メモリからの６４ブロックの６４バイト命
令情報を維持している。命令タグ・アレイ１５は、命令
キャッシュ・アレイ１０に連係している。命令タグ・ア
レイ１５の各ページは、６４行のアドレスを維持してい
る。命令タグ・アレイ１５及び命令キャッシュ・アレイ
１０は、例えば、命令タグ・アレイ１５の最初のページ
の１０番目の行に、命令キャッシュ・アレイに保持され
た最初のページの１０番目のブロックに対応する、主メ
モリにおける物理的アドレスが含まれるように関連づけ
られている。命令キャッシュ・アレイのデータの各ブロ
ック毎に、命令タグ・アレイ１５の対応する行には、そ
のデータ・ブロックに対応する主メモリの位置の物理的
アドレスが含まれている。
【００２０】データ・キャッシュ・アレイ２０は、ま
た、ページ毎に１２８の３２バイト・ブロックをなすよ
うに構成された４ＫＢページも備えている。望ましい実
施例の場合、データ・キャッシュは４ウェイの連想キャ
ッシュである。データ・タグ・アレイ２５はデータ・キ
ャッシュ・アレイに関連している。命令タグ・アレイ１
５の場合のように、データ・タグ・アレイは、データ・
キャッシュ・アレイ２０に保持されたデータ・ブロック
の主メモリでの位置に相当する物理的アドレスを維持し
ている。図１には、キャッシュ・アレイから独立したコ
ンポーネントとしてタグ・アレイが示されているが、双
方同じ記憶デバイスに属することが可能である。
た、ページ毎に１２８の３２バイト・ブロックをなすよ
うに構成された４ＫＢページも備えている。望ましい実
施例の場合、データ・キャッシュは４ウェイの連想キャ
ッシュである。データ・タグ・アレイ２５はデータ・キ
ャッシュ・アレイに関連している。命令タグ・アレイ１
５の場合のように、データ・タグ・アレイは、データ・
キャッシュ・アレイ２０に保持されたデータ・ブロック
の主メモリでの位置に相当する物理的アドレスを維持し
ている。図１には、キャッシュ・アレイから独立したコ
ンポーネントとしてタグ・アレイが示されているが、双
方同じ記憶デバイスに属することが可能である。
【００２１】タグ・アレイに記憶されたアドレスは、デ
ータ・ブロックの主メモリにおける物理的アドレスを表
しているので、また、各プロセスは、実行時、仮想アド
レスを利用するので、キャッシュからデータを検索する
には、プロセッサが供給する仮想アドレスを変換する必
要がある。従って、望ましい実施例の構成では、６４エ
ントリのフルアソシェティブ・アドレス変換バッファ
（ＴＬＢ）３０が供給される。プロセスの実行に関し
て、ＴＬＢ３０は、アクティブ仮想アドレスと実際の物
理的アドレスとの相互参照を維持する。望ましい実施例
のＴＬＢ３０は、４ＫＢのページとして維持される。新
しいプロセスが開始すると、ＴＬＢの相互参照アドレス
が、用いられる新しい仮想アドレスに対応するように更
新される。キャッシュ・タグ・アレイに記憶されている
物理的アドレスは、変化しないので、キャッシュ・デー
タをフラッシングする必要はない。
ータ・ブロックの主メモリにおける物理的アドレスを表
しているので、また、各プロセスは、実行時、仮想アド
レスを利用するので、キャッシュからデータを検索する
には、プロセッサが供給する仮想アドレスを変換する必
要がある。従って、望ましい実施例の構成では、６４エ
ントリのフルアソシェティブ・アドレス変換バッファ
（ＴＬＢ）３０が供給される。プロセスの実行に関し
て、ＴＬＢ３０は、アクティブ仮想アドレスと実際の物
理的アドレスとの相互参照を維持する。望ましい実施例
のＴＬＢ３０は、４ＫＢのページとして維持される。新
しいプロセスが開始すると、ＴＬＢの相互参照アドレス
が、用いられる新しい仮想アドレスに対応するように更
新される。キャッシュ・タグ・アレイに記憶されている
物理的アドレスは、変化しないので、キャッシュ・デー
タをフラッシングする必要はない。
【００２２】所定のキャッシュに関連したプロセッサ
が、命令またはデータ・ブロックを検索しようとする場
合、キャッシング装置に３２ビット・アドレスを供給し
て、まず、キャッシュのチェックが行われる。プロセッ
サによって送られる３２ビット・アドレスは、主メモリ
内の物理的アドレスに対応する、実行プロセスによって
生成される仮想アドレスである。キャッシュは、物理的
にアドレス指定を受けるので、キャッシュからメモリの
所望のブロックを検索するには、供給された仮想アドレ
スの変換が必要になる。従来は、検索操作の開始前に、
まず仮想アドレスの変換を行うことが必要とされた。し
かし、本発明では、キャッシュ・アレイ、タグ・アレ
イ、及び、ＴＬＢの相対的サイズの物理的効果を利用す
る。この利用について説明する前に、まず、プロセッサ
が供給する仮想アドレスを編成する方法について解説す
る必要がある。
が、命令またはデータ・ブロックを検索しようとする場
合、キャッシング装置に３２ビット・アドレスを供給し
て、まず、キャッシュのチェックが行われる。プロセッ
サによって送られる３２ビット・アドレスは、主メモリ
内の物理的アドレスに対応する、実行プロセスによって
生成される仮想アドレスである。キャッシュは、物理的
にアドレス指定を受けるので、キャッシュからメモリの
所望のブロックを検索するには、供給された仮想アドレ
スの変換が必要になる。従来は、検索操作の開始前に、
まず仮想アドレスの変換を行うことが必要とされた。し
かし、本発明では、キャッシュ・アレイ、タグ・アレ
イ、及び、ＴＬＢの相対的サイズの物理的効果を利用す
る。この利用について説明する前に、まず、プロセッサ
が供給する仮想アドレスを編成する方法について解説す
る必要がある。
【００２３】図２には、プロセッサからそのキャッシュ
に検索のために伝送されるタイプの３２ビット仮想アド
レスに関するブロック図である。このアドレスは、２つ
の部分から構成されていることが分かる。最初の２０ビ
ットは、主メモリのページを選択するための仮想アドレ
スを表している。下位の１２ビットは、所望のデータ・
ブロックを見つけるための、選択されたページに対する
索引を表している。この下位の１２ビットは、仮想アド
レスから物理的アドレスへの変換時に、変換されない。
すなわち、このページの仮想アドレスは、主メモリのペ
ージに関する物理的アドレスに変換されるが、この１２
ビットは、調べるべきページにおいて、同じままの部分
を示している。従って、所望のブロックの物理的アドレ
スを表したアドレスの上位の２４ビットを判定するため
に、ＴＬＢ３０によって変換しなければならないのは、
上位の２０ビットだけである。必要なページに関係な
く、下位の１２ビットは、そのページのどこに所望のデ
ータが記憶されているかを指示する。
に検索のために伝送されるタイプの３２ビット仮想アド
レスに関するブロック図である。このアドレスは、２つ
の部分から構成されていることが分かる。最初の２０ビ
ットは、主メモリのページを選択するための仮想アドレ
スを表している。下位の１２ビットは、所望のデータ・
ブロックを見つけるための、選択されたページに対する
索引を表している。この下位の１２ビットは、仮想アド
レスから物理的アドレスへの変換時に、変換されない。
すなわち、このページの仮想アドレスは、主メモリのペ
ージに関する物理的アドレスに変換されるが、この１２
ビットは、調べるべきページにおいて、同じままの部分
を示している。従って、所望のブロックの物理的アドレ
スを表したアドレスの上位の２４ビットを判定するため
に、ＴＬＢ３０によって変換しなければならないのは、
上位の２０ビットだけである。必要なページに関係な
く、下位の１２ビットは、そのページのどこに所望のデ
ータが記憶されているかを指示する。
【００２４】従って、アドレスは、どの検索が行われる
かに基づいて、ＴＬＢ３０、データまたは命令キャッシ
ュ・アレイ、及び、対応するタグ・アレイと並列に供給
される。例えば、プロセッサが、命令情報のブロックを
検索するため、３２ビットの仮想アドレスを送る場合、
キャッシュからの検索方法は、それがキャッシュに存在
する場合には次のようになる。すなわち、ページに対す
る仮想アドレスを表した上位の２０ビットが、変換のた
めにＴＬＢ３０に送られ、所定のページに対する索引を
表した下位の１２ビットが、命令キャッシュ・アレイ１
０及び命令タグ・アレイ１５に供給される。望ましい実
施例の場合、所望のデータ・ブロックが命令キャッシュ
・アレイ１０に存在するか否かが分からなくてもかまわ
ない。ページの検索及びページ・アドレスの変換を同時
に行おうとするように見えるが、実際には、ＴＬＢ３
０、命令タグ・アレイ１５、及び、命令キャッシュ・ア
レイ１０の相対サイズから生じる物理的効果が存在す
る。
かに基づいて、ＴＬＢ３０、データまたは命令キャッシ
ュ・アレイ、及び、対応するタグ・アレイと並列に供給
される。例えば、プロセッサが、命令情報のブロックを
検索するため、３２ビットの仮想アドレスを送る場合、
キャッシュからの検索方法は、それがキャッシュに存在
する場合には次のようになる。すなわち、ページに対す
る仮想アドレスを表した上位の２０ビットが、変換のた
めにＴＬＢ３０に送られ、所定のページに対する索引を
表した下位の１２ビットが、命令キャッシュ・アレイ１
０及び命令タグ・アレイ１５に供給される。望ましい実
施例の場合、所望のデータ・ブロックが命令キャッシュ
・アレイ１０に存在するか否かが分からなくてもかまわ
ない。ページの検索及びページ・アドレスの変換を同時
に行おうとするように見えるが、実際には、ＴＬＢ３
０、命令タグ・アレイ１５、及び、命令キャッシュ・ア
レイ１０の相対サイズから生じる物理的効果が存在す
る。
【００２５】ＴＬＢ３０は、３つのアレイのうちで最小
のため、約９ナノ秒間で、２０ビットの仮想ページ・ア
ドレスを２４ビットの物理的ページ・アドレスに変換す
ることができる。命令タグ・アレイ１５に供給される下
位の１２ビットは、キャッシュ・アレイに保持されたデ
ータの物理的アドレスを保持するタグ・アレイ内の位置
に対応する。タグ・アレイのサイズのため、１２ビット
の索引によって判定される位置に記憶された物理的アド
レスを求めるのに、約１１ナノ秒かかる。その変換に要
する時間は、タグ・アレイのほうがＴＬＢ３０よりも長
いので、２０ビットの仮想ページ・アドレスに対応する
２４ビットの物理的アドレスは、既に、タグ・アレイに
供給され、タグ・アレイに記憶された物理的ページ・ア
ドレスと比較されていることになる。
のため、約９ナノ秒間で、２０ビットの仮想ページ・ア
ドレスを２４ビットの物理的ページ・アドレスに変換す
ることができる。命令タグ・アレイ１５に供給される下
位の１２ビットは、キャッシュ・アレイに保持されたデ
ータの物理的アドレスを保持するタグ・アレイ内の位置
に対応する。タグ・アレイのサイズのため、１２ビット
の索引によって判定される位置に記憶された物理的アド
レスを求めるのに、約１１ナノ秒かかる。その変換に要
する時間は、タグ・アレイのほうがＴＬＢ３０よりも長
いので、２０ビットの仮想ページ・アドレスに対応する
２４ビットの物理的アドレスは、既に、タグ・アレイに
供給され、タグ・アレイに記憶された物理的ページ・ア
ドレスと比較されていることになる。
【００２６】変換された物理的ページ・アドレスが、命
令タグ・アレイの各ページ毎に１２ビットの索引によっ
て指示される位置の物理的ページ・アドレスと比較され
る。その１つが等しい場合、キャッシュ・アレイの対応
するページに記憶された命令データが、供給された仮想
アドレスによって検索しようとした主メモリのデータと
同じであることを示す、ヒットが生じる。
令タグ・アレイの各ページ毎に１２ビットの索引によっ
て指示される位置の物理的ページ・アドレスと比較され
る。その１つが等しい場合、キャッシュ・アレイの対応
するページに記憶された命令データが、供給された仮想
アドレスによって検索しようとした主メモリのデータと
同じであることを示す、ヒットが生じる。
【００２７】命令キャッシュ・アレイ１０のサイズのた
め、１２ビットの索引アドレスによってキャッシュ・ア
レイのページの所望の位置を選択するには、約１４ナノ
秒を要することになる。これには、アドレスの比較また
は変換よりも時間がかかるので、ヒットが生じるか否か
が判定されるまでに、所望のブロックを適正な位置から
即座に検索することができる。ＭＵＸ論理回路１７は、
１２ビットの索引によって、プロセッサに供給するため
の所望のデータ・ブロックを備えた命令キャッシュ・ア
レイ１０のページを選択する、命令タグ・アレイ１５に
よって駆動される。データ・キャッシュ・アレイ２０か
ら所望のデータを検索する場合には、同じ手順が実施可
能であり、実施される。後述の理由から、命令キャッシ
ュ・アレイ１０及びデータ・キャッシュ・アレイ２０
は、単一ＴＬＢ３０を共用することが可能である。
め、１２ビットの索引アドレスによってキャッシュ・ア
レイのページの所望の位置を選択するには、約１４ナノ
秒を要することになる。これには、アドレスの比較また
は変換よりも時間がかかるので、ヒットが生じるか否か
が判定されるまでに、所望のブロックを適正な位置から
即座に検索することができる。ＭＵＸ論理回路１７は、
１２ビットの索引によって、プロセッサに供給するため
の所望のデータ・ブロックを備えた命令キャッシュ・ア
レイ１０のページを選択する、命令タグ・アレイ１５に
よって駆動される。データ・キャッシュ・アレイ２０か
ら所望のデータを検索する場合には、同じ手順が実施可
能であり、実施される。後述の理由から、命令キャッシ
ュ・アレイ１０及びデータ・キャッシュ・アレイ２０
は、単一ＴＬＢ３０を共用することが可能である。
【００２８】仮想アドレスの下位の１２ビットは、デー
タ・キャッシュ・アレイの所望の位置に索引を付けるた
めに変換する必要がないので、データ・キャッシュ・ア
レイの各ページは、２12の位置、すなわち、４ＫＢしか
備えていない。従って、４ＫＢ・ブロックのデータのペ
ージを維持するため、命令及びデータ・キャッシュ・ア
レイは、それぞれ、５ウェイの連想キャッシュ・アレイ
及び４ウェイの連想キャッシュ・アレイである。
タ・キャッシュ・アレイの所望の位置に索引を付けるた
めに変換する必要がないので、データ・キャッシュ・ア
レイの各ページは、２12の位置、すなわち、４ＫＢしか
備えていない。従って、４ＫＢ・ブロックのデータのペ
ージを維持するため、命令及びデータ・キャッシュ・ア
レイは、それぞれ、５ウェイの連想キャッシュ・アレイ
及び４ウェイの連想キャッシュ・アレイである。
【００２９】本発明の望ましい実施例による実施は、ス
ーパースケーラ・プロセッサ、すなわち、クロック・サ
イクル毎に、２つ以上の命令を伝搬することが可能なプ
ロセッサによって行うことを意図したものである。命令
検索に関連した以上の複数の操作がクロック・サイクル
の１つの位相で実施されることになる。同様に、データ
・キャッシュからの検索が、クロック・サイクルのもう
１つの位相で実施されることになる。従って、クロック
の各サイクル毎に、命令検索とデータ検索の両方が、実
施されることになる。これは、クロック・サイクルの立
ち上がり区間と立ち下がり区間で実施される操作と呼ば
れる場合もある。望ましい実施例の場合、データ検索
は、各サイクルの立ち上がり区間で実施され、命令検索
は、立ち下がり区間で実施される。命令及びデータ・キ
ャッシュ操作が、クロック・サイクルの異なる位相で実
施されるので、望ましい実施例の実施は、両方の検索と
も、単一のＴＬＢを利用することが可能である。サイク
ルの立ち上がり区間において、データに対応するデータ
のブロックに関する２４ビットの物理的ページ・アドレ
スをデータ・タグ・アレイ２５に対して出力するＴＬＢ
３０によって変換されるのは、仮想データ・アドレスで
ある。キャッシュ装置の論理回路２６は、変換されたア
ドレスが、データ・タグ・アレイ２５において比較すべ
きであることを判定する。クロック・サイクルの立ち上
がり区間において、受信するのは、命令情報に関する３
２ビットの仮想アドレスであり、そのうちの２０ビット
は、ＴＬＢ３０によって解読される。次に、論理回路２
６は、比較のために、変換されたアドレスを命令タグ・
アレイ１５に送る。
ーパースケーラ・プロセッサ、すなわち、クロック・サ
イクル毎に、２つ以上の命令を伝搬することが可能なプ
ロセッサによって行うことを意図したものである。命令
検索に関連した以上の複数の操作がクロック・サイクル
の１つの位相で実施されることになる。同様に、データ
・キャッシュからの検索が、クロック・サイクルのもう
１つの位相で実施されることになる。従って、クロック
の各サイクル毎に、命令検索とデータ検索の両方が、実
施されることになる。これは、クロック・サイクルの立
ち上がり区間と立ち下がり区間で実施される操作と呼ば
れる場合もある。望ましい実施例の場合、データ検索
は、各サイクルの立ち上がり区間で実施され、命令検索
は、立ち下がり区間で実施される。命令及びデータ・キ
ャッシュ操作が、クロック・サイクルの異なる位相で実
施されるので、望ましい実施例の実施は、両方の検索と
も、単一のＴＬＢを利用することが可能である。サイク
ルの立ち上がり区間において、データに対応するデータ
のブロックに関する２４ビットの物理的ページ・アドレ
スをデータ・タグ・アレイ２５に対して出力するＴＬＢ
３０によって変換されるのは、仮想データ・アドレスで
ある。キャッシュ装置の論理回路２６は、変換されたア
ドレスが、データ・タグ・アレイ２５において比較すべ
きであることを判定する。クロック・サイクルの立ち上
がり区間において、受信するのは、命令情報に関する３
２ビットの仮想アドレスであり、そのうちの２０ビット
は、ＴＬＢ３０によって解読される。次に、論理回路２
６は、比較のために、変換されたアドレスを命令タグ・
アレイ１５に送る。
【００３０】図３には、数クロック・サイクルに関連さ
せた各種の操作を示すタイミング図が示されている。図
３のライン４０は、数期間にわたるタイミング信号を示
している。ライン４１には、クロック・サイクルに関連
して、サイクルの立ち上がり区間において、データ・キ
ャッシュ・アドレスがＴＬＢ３０によって処理される方
法、及び、立ち下がり区間において、命令アドレスがＴ
ＬＢ３０によって変換されることが示されている。図３
のライン４２で示すように、各クロック・サイクルの立
ち上がり区間毎に、データ・キャッシュ・タグ・アレイ
２５が、１２ビットのデータを受信し、変換されたアド
レスが比較される。同様に、図３のライン４４で示すよ
うに、各サイクルの立ち上がり区間毎に、ヒットが生じ
かどうかの検索のため、データ・アドレスがデータ・キ
ャッシュ・アレイ２０に供給される。図３のライン４３
及び４５で示すように、クロック・サイクルの立ち下が
り区間に関して周期的に、ヒットが生じかどうか検索の
ためアドレス指定されるのは、命令キャッシュ・タグ・
アレイ１５及び命令データ・キャッシュ・アレイ１０で
ある。クロック・サイクル毎に、２つ以上の命令を出す
方法がいくつか存在する。本発明の望ましい実施例によ
る方法は、本出願と同時に提出され、本発明の譲受人に
譲渡された、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒＧｒｏｕｐｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
ｓ Ｓｉｍｕｌｔａｎｅｏｕｓｌｙ，ａｎｄ Ｅｘｅｃ
ｕｔｉｎｇ Ｇｒｏｕｐｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
ｓｉｎ ａ Ｐｉｐｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｏ
ｒ」と題する同時係属の出願に開示されている。
せた各種の操作を示すタイミング図が示されている。図
３のライン４０は、数期間にわたるタイミング信号を示
している。ライン４１には、クロック・サイクルに関連
して、サイクルの立ち上がり区間において、データ・キ
ャッシュ・アドレスがＴＬＢ３０によって処理される方
法、及び、立ち下がり区間において、命令アドレスがＴ
ＬＢ３０によって変換されることが示されている。図３
のライン４２で示すように、各クロック・サイクルの立
ち上がり区間毎に、データ・キャッシュ・タグ・アレイ
２５が、１２ビットのデータを受信し、変換されたアド
レスが比較される。同様に、図３のライン４４で示すよ
うに、各サイクルの立ち上がり区間毎に、ヒットが生じ
かどうかの検索のため、データ・アドレスがデータ・キ
ャッシュ・アレイ２０に供給される。図３のライン４３
及び４５で示すように、クロック・サイクルの立ち下が
り区間に関して周期的に、ヒットが生じかどうか検索の
ためアドレス指定されるのは、命令キャッシュ・タグ・
アレイ１５及び命令データ・キャッシュ・アレイ１０で
ある。クロック・サイクル毎に、２つ以上の命令を出す
方法がいくつか存在する。本発明の望ましい実施例によ
る方法は、本出願と同時に提出され、本発明の譲受人に
譲渡された、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒＧｒｏｕｐｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
ｓ Ｓｉｍｕｌｔａｎｅｏｕｓｌｙ，ａｎｄ Ｅｘｅｃ
ｕｔｉｎｇ Ｇｒｏｕｐｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
ｓｉｎ ａ Ｐｉｐｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｏ
ｒ」と題する同時係属の出願に開示されている。
【００３１】本発明は、その望ましい実施例の場合、多
重処理システムにおいて用いられることを意図したもの
であるため、取り組まなければならない重要な問題点が
もう１つある。多重処理システムでは、２つ以上のプロ
セッサが、実行中の場合、２つ以上のキャッシュが、主
メモリの同じ物理的位置からのデータを有している可能
性があるか、あるいは、有していそうでさえある。これ
らのキャッシュは、整合性がとれたままであることが必
須である。キャッシュの１つにおいてデータが変わる
と、そのデータを含む別のキャッシュは、古くなり、古
いデータに対するアドレス指定は行うべきではない。設
計の考慮事項では、他のキャッシュが新しいデータを実
際にコピーするか、あるいは、キャッシュ内のそのブロ
ックを無効にするだけで、必要とする場合に限って新し
いデータを検索するかの決定が行われる。プロセッサの
性能を劣化させることなく、こうした可能性のある不整
合を検出し、処理する互換性のある方法が必要である。
重処理システムにおいて用いられることを意図したもの
であるため、取り組まなければならない重要な問題点が
もう１つある。多重処理システムでは、２つ以上のプロ
セッサが、実行中の場合、２つ以上のキャッシュが、主
メモリの同じ物理的位置からのデータを有している可能
性があるか、あるいは、有していそうでさえある。これ
らのキャッシュは、整合性がとれたままであることが必
須である。キャッシュの１つにおいてデータが変わる
と、そのデータを含む別のキャッシュは、古くなり、古
いデータに対するアドレス指定は行うべきではない。設
計の考慮事項では、他のキャッシュが新しいデータを実
際にコピーするか、あるいは、キャッシュ内のそのブロ
ックを無効にするだけで、必要とする場合に限って新し
いデータを検索するかの決定が行われる。プロセッサの
性能を劣化させることなく、こうした可能性のある不整
合を検出し、処理する互換性のある方法が必要である。
【００３２】先行技術の場合、各データ・キャッシュ・
アレイ毎に、複数のタグ・アレイを用いるものもある。
各キャッシュは、図４に示すＭバス４０として識別され
るバスによって互いにリンクしている。データ・ブロッ
クが、マイクロプロセッサの１つに関連したキャッシュ
によって変更されると、信号がＭバス４０によって同報
通信される。この信号は、どのデータ・ブロックが影響
されたかを識別する。同じデータ・ブロックを含んでい
る全てのキャッシュが、そのブロックを無効にするか、
あるいは、新しい値に書き直さなければならない。第２
のタグ・アレイの場合、このタグ・アレイは、他のタグ
・アレイ及びキャッシュ・データが、中断されずにいる
間に、Ｍバスによって送られてくるアドレスとタグ・ア
レイのアドレスを比較する。
アレイ毎に、複数のタグ・アレイを用いるものもある。
各キャッシュは、図４に示すＭバス４０として識別され
るバスによって互いにリンクしている。データ・ブロッ
クが、マイクロプロセッサの１つに関連したキャッシュ
によって変更されると、信号がＭバス４０によって同報
通信される。この信号は、どのデータ・ブロックが影響
されたかを識別する。同じデータ・ブロックを含んでい
る全てのキャッシュが、そのブロックを無効にするか、
あるいは、新しい値に書き直さなければならない。第２
のタグ・アレイの場合、このタグ・アレイは、他のタグ
・アレイ及びキャッシュ・データが、中断されずにいる
間に、Ｍバスによって送られてくるアドレスとタグ・ア
レイのアドレスを比較する。
【００３３】代替方法は、１つのタグ・アレイを維持す
ることであった。キャッシュ内の影響を受けたメモリ・
ブロックを見張ることをスヌープと呼ぶ。単一タグ・ア
レイ構成の場合、そのキャッシュ内のブロックが別のキ
ャッシュにおいて変更されたことを示すスヌープが検出
されると、Ｍバス４０からのデータに基づいて、キャッ
シュが更新されるか、あるいは、無効になるまで、プロ
セッサの機能が停止される。
ることであった。キャッシュ内の影響を受けたメモリ・
ブロックを見張ることをスヌープと呼ぶ。単一タグ・ア
レイ構成の場合、そのキャッシュ内のブロックが別のキ
ャッシュにおいて変更されたことを示すスヌープが検出
されると、Ｍバス４０からのデータに基づいて、キャッ
シュが更新されるか、あるいは、無効になるまで、プロ
セッサの機能が停止される。
【００３４】本発明の望ましい実施例は、スーパースケ
ーラ多重処理システムにおいて用いられるので、新規の
解決法が開発された。交番位相のクロック・サイクルに
おいて、クロック・サイクル毎に１回、命令キャッシュ
及びデータ・キャッシュにアクセスされるので、それぞ
れ、交番サイクルにおいては自由のままである。すなわ
ち、データ・キャッシュは、クロック・サイクルの立ち
上がり区間において、プロセッサに検索を行うだけであ
り、クロック・サイクルの立ち下がり区間においては用
いられない。従って、クロック・サイクルの立ち下がり
区間において、データ・キャッシュ・タグ・アレイ２５
及びデータ・キャッシュ・アレイ２０は、検出されたス
ヌープの処理を行うことができる。同様に、クロック・
サイクルの立ち上がり区間において、命令キャッシュ
は、スヌープの処理を行うことができる。従って、不整
合の処理において、サイクルが損なわれることはなく、
タグ・アレイを追加する必要がない。従って、図３のプ
ロセッサのアドレス指定による交番サイクルおけるライ
ン４２及び４３においてスヌープが指示されている。ク
ロック・パルスによって駆動される論理回路２６は、キ
ャッシュに対する入力ストリーム間の、すなわち、プロ
セッサに駆動されるアドレスとＭバス・スヌープ・アド
レスの間のスイッチを制御する。クロックは論理回路２
６のＭＵＸに送り込まれる。位相の１つで、プロセッサ
からアドレスへ向け、もう１つの位相ではスヌープ・ア
ドレスに向けられる。
ーラ多重処理システムにおいて用いられるので、新規の
解決法が開発された。交番位相のクロック・サイクルに
おいて、クロック・サイクル毎に１回、命令キャッシュ
及びデータ・キャッシュにアクセスされるので、それぞ
れ、交番サイクルにおいては自由のままである。すなわ
ち、データ・キャッシュは、クロック・サイクルの立ち
上がり区間において、プロセッサに検索を行うだけであ
り、クロック・サイクルの立ち下がり区間においては用
いられない。従って、クロック・サイクルの立ち下がり
区間において、データ・キャッシュ・タグ・アレイ２５
及びデータ・キャッシュ・アレイ２０は、検出されたス
ヌープの処理を行うことができる。同様に、クロック・
サイクルの立ち上がり区間において、命令キャッシュ
は、スヌープの処理を行うことができる。従って、不整
合の処理において、サイクルが損なわれることはなく、
タグ・アレイを追加する必要がない。従って、図３のプ
ロセッサのアドレス指定による交番サイクルおけるライ
ン４２及び４３においてスヌープが指示されている。ク
ロック・パルスによって駆動される論理回路２６は、キ
ャッシュに対する入力ストリーム間の、すなわち、プロ
セッサに駆動されるアドレスとＭバス・スヌープ・アド
レスの間のスイッチを制御する。クロックは論理回路２
６のＭＵＸに送り込まれる。位相の１つで、プロセッサ
からアドレスへ向け、もう１つの位相ではスヌープ・ア
ドレスに向けられる。
【００３５】ＴＬＢ３０、タグ・アレイ１５及び２５、
及び、データ・キャッシュ・アレイ１０及び２０は、二
重ポンピングすると言われている。すなわち、それぞ
れ、高いスループットを得るため、サイクル毎に２回ず
つアクセスされる。クロック・サイクル毎に１つの命令
だけしか処理できない先行技術によるシステムでは、性
能を高めるためには、クロック速度を高くする必要があ
った。この二重ポンピングは、多重処理システムだけで
しか実施する必要がない。これは、サイクル毎に２つ以
上の命令を実施することの可能な、任意の単一プロセッ
サ・システムでも有効である。
及び、データ・キャッシュ・アレイ１０及び２０は、二
重ポンピングすると言われている。すなわち、それぞ
れ、高いスループットを得るため、サイクル毎に２回ず
つアクセスされる。クロック・サイクル毎に１つの命令
だけしか処理できない先行技術によるシステムでは、性
能を高めるためには、クロック速度を高くする必要があ
った。この二重ポンピングは、多重処理システムだけで
しか実施する必要がない。これは、サイクル毎に２つ以
上の命令を実施することの可能な、任意の単一プロセッ
サ・システムでも有効である。
【００３６】さらに、データ・キャッシュ及び命令キャ
ッシュは、交番位相において、サイクル毎に１回だけし
か利用されないので、サイクルの１つの位相において、
Ｍバス４０からの行充填を行い、一方、次の位相におい
て、読み取りを行うことによって、機能停止することな
く、行充填とキャッシュ・アクセスが同時に行えるよう
にすることが可能である。これが、図３のタイミング・
ライン４４及び４５において示されている。この結果、
ミス時のキャッシングが、従来のキャッシング・システ
ムで通常可能な速度より速くなる。
ッシュは、交番位相において、サイクル毎に１回だけし
か利用されないので、サイクルの１つの位相において、
Ｍバス４０からの行充填を行い、一方、次の位相におい
て、読み取りを行うことによって、機能停止することな
く、行充填とキャッシュ・アクセスが同時に行えるよう
にすることが可能である。これが、図３のタイミング・
ライン４４及び４５において示されている。この結果、
ミス時のキャッシングが、従来のキャッシング・システ
ムで通常可能な速度より速くなる。
【００３７】望ましい実施例に関連して、本発明の解説
を行ってきたが、当この技術の熟練者であれば、もちろ
ん、本発明の精神及び範囲を逸脱することなく、各種修
正及び変更を施すことが可能である。従って、本発明
は、付属の請求項によって判断するのが望ましい。
を行ってきたが、当この技術の熟練者であれば、もちろ
ん、本発明の精神及び範囲を逸脱することなく、各種修
正及び変更を施すことが可能である。従って、本発明
は、付属の請求項によって判断するのが望ましい。
【図１】本発明の望ましい実施例に基づいて構成された
キャッシング・ハードウェアのブロック図である。
キャッシング・ハードウェアのブロック図である。
【図２】実行プロセスの仮想アドレスを形成するデータ
・ビットの配列を表した図である。
・ビットの配列を表した図である。
【図３】クロック・サイクルの交番位相において行われ
る各種操作を表したタイミング図である。
る各種操作を表したタイミング図である。
【図４】共用メモリ・バスによって、キャッシュをリン
クさせる、マルチ・プロセッサ・システムにおける２つ
のプロセッサを示すように構成された、ブロック図であ
る。
クさせる、マルチ・プロセッサ・システムにおける２つ
のプロセッサを示すように構成された、ブロック図であ
る。
１０ 命令キャッシュ・アレイ
１５ 命令タグ・アレイ
２０ データ・キャッシュ・アレイ
２５ データ・タグ・アレイ
２６ 論理回路
３０ ＴＬＢ
３２ キャッシング装置
４０ Ｍバス
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アダム・アラミイ
アメリカ合衆国 01890 マサチューセ
ッツ州・ウィンチェスター・ワイルドウ
ッド ストリート・39
(72)発明者 ラジヴ・エヌ・パテル
アメリカ合衆国 95148 カリフォルニ
ア州・サン ホゼ・ホワイトサンド ド
ライブ・3116
(56)参考文献 特開 平４−44142（ＪＰ，Ａ)
特開 昭54−118739（ＪＰ，Ａ)
特開 昭57−169990（ＪＰ，Ａ)
特開 昭62−3354（ＪＰ，Ａ)
特開 昭64−26253（ＪＰ，Ａ)
特開 昭63−240651（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/10
Claims (3)
- 【請求項１】 少なくとも一つのＣＰＵ、少なくとも第
１位相と第２位相を備えるサイクルを有するクロック、
キャッシュ・データ・アレイとキャッシュ・タグ・アレ
イを備えるキャッシュメモリ、前記キャッシュメモリを
アクセスするため仮想アドレスを伝送する第１バス及び
そのキャッシュメモリに他の情報を伝送する第２バスと
を備えたコンピュータシステムにおいて、 前記クロックサイクルの第１位相において前記第１バス
からのアクセスを受け、前記第２位相において前記第２
バスからのスヌープ・アドレスを受け入れ可能にするよ
う前記第１及び第２バスに接続した第１キャッシュ・タ
グ・アレイと、クロックサイクルの前記第１位相において第２バスから
のスヌープ・アドレスを受け入れ可能にするとともにク
ロックサイクルの前記第２位相において前記第１バスに
よるアクセスを受けるよう前記第１及び第２バスに接続
した第２キャッシュ・タグ・アレイとを有し、 これにより、検出されるスヌープ・アドレスが第２キャ
ッシュ・タグ・アレイまたは第１キャッシュ・タグ・ア
レイにより処理されている間、情報を取り出すためのア
ドレスが前記第１キャッシュ・タグ・アレイまたは第２
キャッシュ・タグ・アレイによって処理されるよう構成
された ことを特徴とするコンピュータシステム。 - 【請求項２】 処理中に物理アドレスに対応する仮想ア
ドレスを生成する少なくとも一つのＣＰＵ、少なくとも
第１位相と第２位相を備えたサイクルを有するクロッ
ク、それぞれが物理アドレスによりあらわされる複数の
メモリ場所を有するメインメモリ、キャッシュメモリ装
置、このキャッシュメモリ装置をアクセスするため前記
仮想アドレスを伝送する第１バス及び前記キャッシュメ
モリ装置に命令及びデータを含む他の情報を伝送する第
２バスとを備えたコンピュータシステムに使用するキャ
ッシュメモリ装置において、このキャッシュメモリ装置
がそれぞれクロックサイクルの第１、第２位相における
第１、第２の仮想アドレスを受けるよう前記第１バスに
接続し、該第１、第２の仮想アドレスを物理アドレスに
変換するＴＬＢ（アドレス変換バッファ）と、 前記ＴＬＢが前記第１の仮想アドレスを受けると同時に
前記第１の仮想アドレスの下位ビットを受け、かつクロ
ックサイクルの前記第１位相において索引付けされた場
所に格納済みの物理アドレスを判定するため前記ＴＬＢ
により変換された物理アドレスを受けて前記ＴＬＢから
の物理アドレスと前記索引づけされた場所にある前記格
納済み物理アドレスとを前記下位ビットに基づき比較し
てキャッシュヒットを判定するため前記第１バスと前記
ＴＬＢに接続され、さらに第１バスからアクセスされて
いないときスヌープ・アドレスをモニターするよう前記
第２バスに接続された第１キャッシュ・タグ・アレイ
と、 前記ＴＬＢ及び前記第１キャッシュ・タグ・アレイが前
記仮想アドレスを受け取ると同時に前記第１仮想アドレ
スの下位ビットを受け取り、クロックサイクルの前記第
１位相において前記第１キャッシュ・タグ・アレイによ
り前記第１の仮想アドレスについてのキャッシュヒット
が示されたとき前記索引付けされた場所からデータを前
記ＣＰＵに出力するため前記第１バスに接続され、かつ
前記第１バスからアクセスされていないときに情報を受
け取るため前記第２バスに接続される第１キャッシュ・
データ・アレイと、 前記ＴＬＢが前記第２の仮想アドレスを受けると同時に
前記第２の仮想アドレスの下位ビットを受け、かつクロ
ックサイクルの前記第２位相において索引付けされた場
所に格納済みの物理アドレスを判定するため前記ＴＬＢ
により変換された物理アドレスを受けて前記ＴＬＢから
の物理アドレスと前記索引づけされた場所にある前記格
納済み物理アドレスとを前記下位ビットに基づき比較し
てキャッシュヒットを判定するため前記第１バスと前記
ＴＬＢに接続され、さらに第１バスからアクセスされて
いないときスヌープ・アドレスをモニターするよう前記
第２バスに接続された第２キャッシュ・タグ・アレイ
と、 前記ＴＬＢ及び前記第２キャッシュ・タグ・アレイが前
記仮想アドレスを受け取ると同時に前記第２仮想アドレ
スの下位ビットを受け取り、クロックサイクルの前記第
２位相において前記第２キャッシュ・タグ・アレイによ
り前記第２の仮想アドレスについてのキャッシュヒット
が示されたとき前記索引付けされた場所からデータを前
記ＣＰＵに出力するため前記第１バスに接続され、かつ
前記第１バスからアクセスされていないときに情報を受
け取るため前記第２バスに接続される第２キャッシュ・
データ・アレイと、 を備え、前記第１仮想アドレスがクロックサイクルの第
１位相において前記ＴＬＢ、前記第１のキャッシュ・タ
グ・アレイ及び前記第１のキャッシュ・データ・アレイ
に変換及びヒット判定のために供給され、前記第２仮想
アドレスがクロックサイクルの第２位相において前記Ｔ
ＬＢ、前記第２のキャッシュ・タグ・アレイ及び前記第
２のキャッシュ・データ・アレイに供給されておのおの
のクロックサイクルにて第１、第２のキャッシュ・デー
タ・アレイからのキャッシングが行われることを特徴と
するキャッシュメモリ装置。 - 【請求項３】 おのおのが少なくとも第１位相と第２位
相とを有するクロックサイクルに応答し物理アドレスに
対応する仮想アドレスを使用するマイクロプロセッサ、
ＴＬＢ（アドレス変換バッファ）と、下位ビットを保持
する少なくとも一つの行を含む少なくとも一つのブロッ
クをともに有する第１、第２のキャッシュ・タグ・アレ
イ及び第１、第２のキャッシュ・データ・アレイとを備
えるキャッシングシステムを有したスーパースケーラー
マイクロプロセッサシステムにおける高速キャッシング
方法において、この方法は、 クロックサイクルの第１位相中、前記ＴＬＢ、前記第１
キャッシュ・タグ・アレイ及び前記第１キャッシュ・デ
ータ・アレイに同時に仮想アドレスを伝送するステップ
と、 前記ＴＬＢにおいて前記仮想アドレスの上位ビットを対
応する物理ページアドレスに変換し、前記第１キャッシ
ュ・タグ・アレイに当該物理ページアドレスを供給する
ステップと、 前記変換供給ステップに並列に、前記仮想アドレスの下
位ビットにより示され、かつ前記第１キャッシュ・デー
タ・アレイ内の対応する場所に保持されたデータの物理
アドレスを保持する前記第１キャッシュ・タグ・アレイ
の前記行に索引付けするステップと、 前記変換供給ステップに並列に、前記仮想アドレスの下
位ビットにより示された前記第１キャッシュ・データ・
アレイのブロックに索引付けするステップと、 前記変換された物理アドレスと前記第１キャッシュ・タ
グ・アレイの索引行に格納された物理アドレスとを比較
してキャッシュヒットであるか判定するステップと、 キャッシュヒットであるとき、前記マイクロプロセッサ
が、前記第１キャッシュ・データ・アレイから前記索引
付けされたデータ・ブロックに対するアクセスが行える
ようにするステップと、 クロックサイクルの第２位相中、前記ＴＬＢ、前記第２
キャッシュ・タグ・アレイ及び前記第２キャッシュ・デ
ータ・アレイに仮想アドレスを伝送するステップと、 前記ＴＬＢにおいて前記仮想アドレスの上位ビットを対
応する物理ページアドレスに変換し、前記第２キャッシ
ュ・タグ・アレイに当該物理ページアドレスを供給する
ステップと、 前記変換供給ステップに並列に、前記仮想アドレスの下
位ビットにより示され、かつ前記第２キャッシュ・デー
タ・アレイ内の対応する場所に保持されたデータの物理
アドレスを保持する前記第２キャッシュ・タグ・アレイ
の前記行に索引付けするステップと、 前記変換供給ステップに並列に、前記仮想アドレスの下
位ビットにより示された前記第２キャッシュ・データ・
アレイのブロックに索引付けするステップと、 前記変換された物理アドレスと前記第２キャッシュ・タ
グ・アレイの索引行に格納された物理アドレスとを比較
してキャッシュヒットであるか判定するステップと、 キャッシュヒットであるとき、前記マイクロプロセッサ
が、前記第２キャッシュ・データ・アレイから前記索引
付けされたデータ・ブロックに対するアクセスが行える
ようにするステップと、前記クロックサイクルの第１位相中前記第２キャッシュ
・タグ・アレイのスヌープ・アドレスをモニターするス
テップと、 クロックサイクルの前記第２位相中前記第１キャッシュ
・タグ・アレイのスヌープ・アドレスをモニターするス
テップと からなる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US875,692 | 1992-04-29 | ||
| US07/875,692 US5440707A (en) | 1992-04-29 | 1992-04-29 | Instruction and data cache with a shared TLB for split accesses and snooping in the same clock cycle |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644138A JPH0644138A (ja) | 1994-02-18 |
| JP3473772B2 true JP3473772B2 (ja) | 2003-12-08 |
Family
ID=25366209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12041593A Expired - Fee Related JP3473772B2 (ja) | 1992-04-29 | 1993-04-26 | キャッシュ・メモリを利用したデータ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440707A (ja) |
| JP (1) | JP3473772B2 (ja) |
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1992
- 1992-04-29 US US07/875,692 patent/US5440707A/en not_active Expired - Lifetime
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1993
- 1993-04-26 JP JP12041593A patent/JP3473772B2/ja not_active Expired - Fee Related
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |