JPH03156534A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH03156534A JPH03156534A JP2226135A JP22613590A JPH03156534A JP H03156534 A JPH03156534 A JP H03156534A JP 2226135 A JP2226135 A JP 2226135A JP 22613590 A JP22613590 A JP 22613590A JP H03156534 A JPH03156534 A JP H03156534A
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- JP
- Japan
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- instruction
- branch
- unit
- information
- bus
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- 230000004044 response Effects 0.000 claims description 7
- 238000012790 confirmation Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 101100226370 Drosophila pseudoobscura pseudoobscura exu1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特にパイプライン
方式のマイクロプロセッサにおける条件分岐命令の処理
に関する。
方式のマイクロプロセッサにおける条件分岐命令の処理
に関する。
命令の先取りおよびパイプライン処理はマイクロプロセ
ッサの処理効率の向上手段として多用されている。しか
しながら、マイクロプロセッサが条件分岐命令に出くわ
すと、その処理効率は格段に低下する。条件分岐命令は
、同命令の前に実行される命令によって変更され得るプ
ロセッサ実行状態が条件分岐命令が指定する分岐条件と
一致するかどうかでプログラムの流れを変えるかどうか
を制御するものである。したがって、プロセッサ実行状
態が確定するまでは分岐するかしないかの情報は確定さ
れない。
ッサの処理効率の向上手段として多用されている。しか
しながら、マイクロプロセッサが条件分岐命令に出くわ
すと、その処理効率は格段に低下する。条件分岐命令は
、同命令の前に実行される命令によって変更され得るプ
ロセッサ実行状態が条件分岐命令が指定する分岐条件と
一致するかどうかでプログラムの流れを変えるかどうか
を制御するものである。したがって、プロセッサ実行状
態が確定するまでは分岐するかしないかの情報は確定さ
れない。
分岐するかしないかの情報が確定する間も条件分岐命令
の次にある一つ又は複数の命令は先取りされる。これら
命令は、分岐しないことが確定した場合は、有効な命令
として処理されるか、分岐することが確定すると全く無
効なのもとなり、新ためて分岐先の命令からフェッチし
直さなければならない。この間、パイプラインの流れは
完全に停止してしまうことになる。
の次にある一つ又は複数の命令は先取りされる。これら
命令は、分岐しないことが確定した場合は、有効な命令
として処理されるか、分岐することが確定すると全く無
効なのもとなり、新ためて分岐先の命令からフェッチし
直さなければならない。この間、パイプラインの流れは
完全に停止してしまうことになる。
そこで、分岐するかしないかが確定する間に、条件分岐
命令の次にある命令だけでなく分岐先の命令もフェッチ
しておき、分岐するかしないかの確定に応じて一方の命
令を選択してデコードすることが提案されている。かか
る構成によれば、分岐することが確定しても、分岐先の
命令はすでにフェッチされており、パイプライン処理の
停止を最小限に止めることができる。
命令の次にある命令だけでなく分岐先の命令もフェッチ
しておき、分岐するかしないかの確定に応じて一方の命
令を選択してデコードすることが提案されている。かか
る構成によれば、分岐することが確定しても、分岐先の
命令はすでにフェッチされており、パイプライン処理の
停止を最小限に止めることができる。
しかしながら、ここで問題となるのが、プロセッサによ
る１度の命令フェッチがワード単位で実行されるのに対
し、分岐先の命令を含め各命令のビット長は一定でなく
その命令による処理機能および各オペランドに対するア
ドレシングモードに依存していることである。例えば３
２ビツトをｌワードとして処理するマイクロプロセッサ
では１回の命令ブリフェッチで４バイトの命令データを
フェッチする。したがって、分岐先の命令のブリフェッ
チは分岐先アドレスを含む４バイト単位で実行される。
る１度の命令フェッチがワード単位で実行されるのに対
し、分岐先の命令を含め各命令のビット長は一定でなく
その命令による処理機能および各オペランドに対するア
ドレシングモードに依存していることである。例えば３
２ビツトをｌワードとして処理するマイクロプロセッサ
では１回の命令ブリフェッチで４バイトの命令データを
フェッチする。したがって、分岐先の命令のブリフェッ
チは分岐先アドレスを含む４バイト単位で実行される。
一方、各命令は前述した理由により数バイトから十数バ
イトまでの幅を取り得る。
イトまでの幅を取り得る。
このため、分岐先の命令の先頭バイト目が分岐先アドレ
スに対する命令フェッチで取り込まれた４バイト命令デ
ータの第１バイト目に位置するとは限らない。
スに対する命令フェッチで取り込まれた４バイト命令デ
ータの第１バイト目に位置するとは限らない。
命令は通常オペコードフィールドとオペランドフィール
ドを有し、オペコードフィールドは命令デコードユニッ
トのオペコードフィールトテコーダで解読されて命令実
行ユニットに渡され、一方、オペランドフィールドは上
記ユニットの７ドレシングフイールドデコーダで解読さ
れてオペランドアクセス部に渡される。前述のように、
分岐先命令の先頭バイトがブリフェッチされた４バイト
データの第１バイト目に位置するとは限らないため、分
岐先命令のオペコードフィールドおよびオペランドフィ
ールドがそれぞれ対応するデコーダに供給されるかどう
か検出する必要が生じ、その結果、分岐確定による分岐
先命令のデコード開始が遅れることになる。
ドを有し、オペコードフィールドは命令デコードユニッ
トのオペコードフィールトテコーダで解読されて命令実
行ユニットに渡され、一方、オペランドフィールドは上
記ユニットの７ドレシングフイールドデコーダで解読さ
れてオペランドアクセス部に渡される。前述のように、
分岐先命令の先頭バイトがブリフェッチされた４バイト
データの第１バイト目に位置するとは限らないため、分
岐先命令のオペコードフィールドおよびオペランドフィ
ールドがそれぞれ対応するデコーダに供給されるかどう
か検出する必要が生じ、その結果、分岐確定による分岐
先命令のデコード開始が遅れることになる。
したがって、本発明の目的は、分岐先命令のデコード開
始を早めたマイクロプロセッサを提供することにある。
始を早めたマイクロプロセッサを提供することにある。
本発明によるマイクロプロセッサは、条件分岐命令の分
岐条件が確定する前に分岐先命令に対する命令フェッチ
サイクルを起動し複数バイトの命令データをフェッチす
る手段と、フェッチされた複数バイトの命令データを一
時ストアするブランチバッファと、分岐先アドレスの下
位ビットの情報に応答して上記ブランチバッファからの
情報の中から出力すべきバイトを選択する手段と、当該
選択されたバイト情報を分岐確定に応答して命令デコー
ダに転送する手段とを備えることを特徴とする。
岐条件が確定する前に分岐先命令に対する命令フェッチ
サイクルを起動し複数バイトの命令データをフェッチす
る手段と、フェッチされた複数バイトの命令データを一
時ストアするブランチバッファと、分岐先アドレスの下
位ビットの情報に応答して上記ブランチバッファからの
情報の中から出力すべきバイトを選択する手段と、当該
選択されたバイト情報を分岐確定に応答して命令デコー
ダに転送する手段とを備えることを特徴とする。
すなわち、本発明は分岐先アドレスを利用して、命令デ
コーダに転送すべきブランチバッファ内のバイトデータ
を選択し、当該選択したバイトデータを命令デコーダに
供給している。したがって、分岐することが確定した時
点ではブランチバッファ内の命令デコーダに転送すべき
バイトはすでに選択しており、分岐先命令のデコード処
理は分岐確定により直ちに開始される。
コーダに転送すべきブランチバッファ内のバイトデータ
を選択し、当該選択したバイトデータを命令デコーダに
供給している。したがって、分岐することが確定した時
点ではブランチバッファ内の命令デコーダに転送すべき
バイトはすでに選択しており、分岐先命令のデコード処
理は分岐確定により直ちに開始される。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例によるマイクロプロセッサ１
００のブロック図である。バス制御ユニット（ＥＣＵ）
１１０は、メモリや周辺Ｉ１０装置（図示せず）が接続
されたシステムバス１７０に対してバスサイクルを起動
し、命令をフェッチしたりデータのり一ド／ライトを実
行する。ＢＣＵＩＩＯによってフェッチされた命令は命
令バス１１０１を介してブリフェッチ（ＰＦＵ） １
２０に供給され一時ストアされる。ＰＦＵ １２０およ
びＢＣＵＩＩＯはコントロール信号線１２０１を介して
命令ブリフェッチ要求および同要求に対するアクルッジ
信号等をやり取りする。ＰＦＵ １２０からの命令はバ
ス１２０２を介して命令デコードユニット （ＩＤＵ）
１３０に供給される。
００のブロック図である。バス制御ユニット（ＥＣＵ）
１１０は、メモリや周辺Ｉ１０装置（図示せず）が接続
されたシステムバス１７０に対してバスサイクルを起動
し、命令をフェッチしたりデータのり一ド／ライトを実
行する。ＢＣＵＩＩＯによってフェッチされた命令は命
令バス１１０１を介してブリフェッチ（ＰＦＵ） １
２０に供給され一時ストアされる。ＰＦＵ １２０およ
びＢＣＵＩＩＯはコントロール信号線１２０１を介して
命令ブリフェッチ要求および同要求に対するアクルッジ
信号等をやり取りする。ＰＦＵ １２０からの命令はバ
ス１２０２を介して命令デコードユニット （ＩＤＵ）
１３０に供給される。
ＩＤＵＩ３０は命令をデコードし、命令実行のためのデ
ータ処理情報をバス１３０２を介して命令実行ユニット
（ＥＸＵ）ｌ ６０に供給し、またオペランドアクセス
に必要なアクセス情報をバス１３０１を介して実行アド
レス発生ユニッ） （ＥＡＧ）１４０に供給する。Ｅ
ＡＧＩ４０はオペランドアクセス情報１３０１にもとづ
きオペランドデータの実効アドレスを計算生成し、バス
１４０１を介してメモリ管理ユニッ） （ＭＭＵ）１５
０に供給する。ＭＭＵ １５０は実効アドレスを実アド
レスに変換し、バス１５０１を介してＢＣＵＩＩＯに対
しオペランドアクセス要求を発行する。ＭＭＵ１５０は
また信号１５０２によって実アドレスへの変更終了をＩ
ＤＵ１３０に通知する。ＥＸｔＪ１６０はＩＤＵ１３０
からのデータ処理情報にもとづき、ＢＣＵ ｌ ｌ Ｏ
との間でデータをやり取りしながら命令を実行する。条
件分岐命令の実行に際しては、同命令によって指定され
た分岐条件が成立する。すなわち、分岐することが確定
すると、分岐成立信号（ＶＴＡＫＥＮ）１６０１をアク
ティブレベルにし、一方、分岐条件が不成立のとき（分
岐しないことが確定したときは分岐不成立信号（ＵＴＡ
ＫＥＮ）ｌ ６０２をアクティブレベルとする。これら
信号１６０１．１６０２はＰＦＵ１２０．ＩＤＵ１３０
に供給される。ＭＭＵ１５０は、さらにアクセスすべき
データが条件分岐命令による分岐先命令のときは、分岐
先アドレスの下位２ビツトの情報を制御線１５０３を介
してＰＦＵ１２０に供給する。上記各ユニットはパイプ
ライン処理に従って動作する。
ータ処理情報をバス１３０２を介して命令実行ユニット
（ＥＸＵ）ｌ ６０に供給し、またオペランドアクセス
に必要なアクセス情報をバス１３０１を介して実行アド
レス発生ユニッ） （ＥＡＧ）１４０に供給する。Ｅ
ＡＧＩ４０はオペランドアクセス情報１３０１にもとづ
きオペランドデータの実効アドレスを計算生成し、バス
１４０１を介してメモリ管理ユニッ） （ＭＭＵ）１５
０に供給する。ＭＭＵ １５０は実効アドレスを実アド
レスに変換し、バス１５０１を介してＢＣＵＩＩＯに対
しオペランドアクセス要求を発行する。ＭＭＵ１５０は
また信号１５０２によって実アドレスへの変更終了をＩ
ＤＵ１３０に通知する。ＥＸｔＪ１６０はＩＤＵ１３０
からのデータ処理情報にもとづき、ＢＣＵ ｌ ｌ Ｏ
との間でデータをやり取りしながら命令を実行する。条
件分岐命令の実行に際しては、同命令によって指定され
た分岐条件が成立する。すなわち、分岐することが確定
すると、分岐成立信号（ＶＴＡＫＥＮ）１６０１をアク
ティブレベルにし、一方、分岐条件が不成立のとき（分
岐しないことが確定したときは分岐不成立信号（ＵＴＡ
ＫＥＮ）ｌ ６０２をアクティブレベルとする。これら
信号１６０１．１６０２はＰＦＵ１２０．ＩＤＵ１３０
に供給される。ＭＭＵ１５０は、さらにアクセスすべき
データが条件分岐命令による分岐先命令のときは、分岐
先アドレスの下位２ビツトの情報を制御線１５０３を介
してＰＦＵ１２０に供給する。上記各ユニットはパイプ
ライン処理に従って動作する。
本実施例によるマイクロプロセッサ１００では、ｌワー
ドが３２ビツト、すなわち４バイト構成とされている。
ドが３２ビツト、すなわち４バイト構成とされている。
したがって、１回の命令ブリフェッチで４バイトの命令
情報が同時にアクセスされ、４バイト幅の命令バス１１
０１を介してＰＦＵ１２０に供給される。一方、命令や
データをストアしているメモリ側では、１バイトのデー
タに対し１つのアドレスが割り付けられている。したが
って、１回の命令ブリフェッチで４バイトの命令情報が
アクセスさｈることは、メモリへのアクセスアドレスの
下位２ビツト（最下位ビットとその次のビット）のデー
タを無視してメモリへのアクセスが実行されることを意
味している。
情報が同時にアクセスされ、４バイト幅の命令バス１１
０１を介してＰＦＵ１２０に供給される。一方、命令や
データをストアしているメモリ側では、１バイトのデー
タに対し１つのアドレスが割り付けられている。したが
って、１回の命令ブリフェッチで４バイトの命令情報が
アクセスさｈることは、メモリへのアクセスアドレスの
下位２ビツト（最下位ビットとその次のビット）のデー
タを無視してメモリへのアクセスが実行されることを意
味している。
第２図を参照すると、ＰＦＵ１２０は４ポケット分の命
令キュー（ＩＮＳＱＯ−ＩＮＳＱ’３）２０３を有する
。各ポケット当りのキューｌＮ５Ｑは４バイト分の容量
を有する。命令キューｌＮ５ＱＩ−３はバス１１０１に
共通に接続されている。一方、命令キューｌＮ５ＱＯは
マルチプレクサ（ＭＰＸ）２０４の出力に接続されてい
る。ＭＰＸ２０４の一方の入力はバス１１０１に接続さ
れ、他の入力はブランチバッファ２０１に接続されてい
る。ＭＰＸ２０４は分岐確定信号２０２１が“ｌ”のと
きブランチバッファ２０１を選択し、′″０”のときは
バスｌｌ０１を選択する。信号２０２１は分岐検出器２
０２によって制御されるが、コノ検出器２０２はＶＴＡ
ＫＥＮｌ ６０１およびＵＴＡＫＥＮｌ ６０２が共に
インアクティブのとき又はＵＴＡＫＥＮｌ ６０２がア
クティブのとき信号２０２１を“０″とし、ＶＴＡＫＥ
Ｎ１６０１がアクティブのときは“ｌ”とする。したが
って、通常の処理状態ではＭＰＸ２０４はバス１１０１
を選択しており、条件分岐命令の実行にもとづき分岐確
定時のみブランチバッファ２０１を選択する。このバッ
ファ２０１は４バイト容量（ｌポケット）である。バス
１１０１上の命令のキューｌＮ５ＱＯ−３へのストア位
置はキューコントローラ２０５からのキューポインタ情
報２０５１によって制御される。ブリフェッチコントロ
ーラ２００はＰＦＵ１２０の全体の制御を司り、またＢ
ＣＵ １１０との情報のやり取りをする。特に、ＢＣＵ
ＩＩＯが分岐先命令に対する命令フェッチにもとづく命
令情報をバス１１０１上に転送したことを制御線１２０
１を介して通知すると、ブリフェッチコントローラ２０
０は信号線２００１をアクティブにして、転送されてき
た命令情報をブランチバッファにストアさせる。分岐先
命令以外の命令フェッチ通知については、コントローラ
２００は信号線２００２をアクティブにし、これに応答
してキューコントローラ２０５は命令キュｌＮ５ＱＯ−
３をこの順で選択するようにポインタ情報２０５１を制
御する。
令キュー（ＩＮＳＱＯ−ＩＮＳＱ’３）２０３を有する
。各ポケット当りのキューｌＮ５Ｑは４バイト分の容量
を有する。命令キューｌＮ５ＱＩ−３はバス１１０１に
共通に接続されている。一方、命令キューｌＮ５ＱＯは
マルチプレクサ（ＭＰＸ）２０４の出力に接続されてい
る。ＭＰＸ２０４の一方の入力はバス１１０１に接続さ
れ、他の入力はブランチバッファ２０１に接続されてい
る。ＭＰＸ２０４は分岐確定信号２０２１が“ｌ”のと
きブランチバッファ２０１を選択し、′″０”のときは
バスｌｌ０１を選択する。信号２０２１は分岐検出器２
０２によって制御されるが、コノ検出器２０２はＶＴＡ
ＫＥＮｌ ６０１およびＵＴＡＫＥＮｌ ６０２が共に
インアクティブのとき又はＵＴＡＫＥＮｌ ６０２がア
クティブのとき信号２０２１を“０″とし、ＶＴＡＫＥ
Ｎ１６０１がアクティブのときは“ｌ”とする。したが
って、通常の処理状態ではＭＰＸ２０４はバス１１０１
を選択しており、条件分岐命令の実行にもとづき分岐確
定時のみブランチバッファ２０１を選択する。このバッ
ファ２０１は４バイト容量（ｌポケット）である。バス
１１０１上の命令のキューｌＮ５ＱＯ−３へのストア位
置はキューコントローラ２０５からのキューポインタ情
報２０５１によって制御される。ブリフェッチコントロ
ーラ２００はＰＦＵ１２０の全体の制御を司り、またＢ
ＣＵ １１０との情報のやり取りをする。特に、ＢＣＵ
ＩＩＯが分岐先命令に対する命令フェッチにもとづく命
令情報をバス１１０１上に転送したことを制御線１２０
１を介して通知すると、ブリフェッチコントローラ２０
０は信号線２００１をアクティブにして、転送されてき
た命令情報をブランチバッファにストアさせる。分岐先
命令以外の命令フェッチ通知については、コントローラ
２００は信号線２００２をアクティブにし、これに応答
してキューコントローラ２０５は命令キュｌＮ５ＱＯ−
３をこの順で選択するようにポインタ情報２０５１を制
御する。
命令キューｌＮ５ＱＯ−３にストアされた命令情報（全
１６バイト）はバス２０３１として一つにまとめられ、
命令アライナ２０７に供給される。
１６バイト）はバス２０３１として一つにまとめられ、
命令アライナ２０７に供給される。
命令アライナ２０７はアライナコントローラ２０６から
のアライナポインタ情報２０６１に応答して所定位置に
ある１つ以上のバイトデータを選択して出力する。すな
わち、実行すべき命令にはｌオペランドを対象とするも
のがあれば２オペランドを対象とするものもある。また
、各オペランドに対しても豊富なアドレシングモードを
サポートとしている。一方、ＩＤＵ１３０はＥＸＵ １
６０へのデータ処理情報１３０２を生成するオペコード
フィールドデコーダ部とＥＡＧ ｌ ４０へのオペラン
ドアクセス情報１３０１を生成するオペランドフィール
ドデコーダ部とを有しており、各デコード部に、それぞ
れ所望のフィールドデータを供給する必要がある。それ
故、命令アライナ２０７はポインタ情報２０６１にもと
づきバス２０３１上の１６バイトデータからオペランド
フィールドデータをバス２０７１．１２０２−１を介し
てよりＵ１３０のオペランドフィールドデコーダ部へ、
オペコードフィールドデータをバス２０７２゜１２０２
−２を介してＩＤＵ１３０のオペコード、フィールドデ
コーダ部へ供給する。ＩＤＵ１３０からはアライナコン
トローラ２０６に対しバス２０３１上のどのバイトデー
タを選択すべきかの情報１３０３が与えられており、こ
れによってポインタ情報２０６１が制御される。情報１
３０３はキューコントローラ２０５にも与えられ、これ
によってＩＤＵに引き取られたデータの位置をコントロ
ーラ２０５は検出し、次の命令を同位置にストアする。
のアライナポインタ情報２０６１に応答して所定位置に
ある１つ以上のバイトデータを選択して出力する。すな
わち、実行すべき命令にはｌオペランドを対象とするも
のがあれば２オペランドを対象とするものもある。また
、各オペランドに対しても豊富なアドレシングモードを
サポートとしている。一方、ＩＤＵ１３０はＥＸＵ １
６０へのデータ処理情報１３０２を生成するオペコード
フィールドデコーダ部とＥＡＧ ｌ ４０へのオペラン
ドアクセス情報１３０１を生成するオペランドフィール
ドデコーダ部とを有しており、各デコード部に、それぞ
れ所望のフィールドデータを供給する必要がある。それ
故、命令アライナ２０７はポインタ情報２０６１にもと
づきバス２０３１上の１６バイトデータからオペランド
フィールドデータをバス２０７１．１２０２−１を介し
てよりＵ１３０のオペランドフィールドデコーダ部へ、
オペコードフィールドデータをバス２０７２゜１２０２
−２を介してＩＤＵ１３０のオペコード、フィールドデ
コーダ部へ供給する。ＩＤＵ１３０からはアライナコン
トローラ２０６に対しバス２０３１上のどのバイトデー
タを選択すべきかの情報１３０３が与えられており、こ
れによってポインタ情報２０６１が制御される。情報１
３０３はキューコントローラ２０５にも与えられ、これ
によってＩＤＵに引き取られたデータの位置をコントロ
ーラ２０５は検出し、次の命令を同位置にストアする。
フランチバッファ２０１にストアされた４バイトの命令
情報はバス２０１１を介してブランチアライナ２０８に
供給される。アライナ２０８もオペランドフィールド出
力バス２０８２とオペランドフィールド出力バス２０８
１を有しており、ブランチアライナコントローラ２０９
からのポインタ情報２０９によって各バス２０８２．２
０８１に出力すべきバス２０１１上のデータ位置を制御
する。ポインタ情報２０９１は、ＭＭＵ １５０からの
情報１５０３にもとづきコントローラ２０９によって生
成させる。
情報はバス２０１１を介してブランチアライナ２０８に
供給される。アライナ２０８もオペランドフィールド出
力バス２０８２とオペランドフィールド出力バス２０８
１を有しており、ブランチアライナコントローラ２０９
からのポインタ情報２０９によって各バス２０８２．２
０８１に出力すべきバス２０１１上のデータ位置を制御
する。ポインタ情報２０９１は、ＭＭＵ １５０からの
情報１５０３にもとづきコントローラ２０９によって生
成させる。
ＩＤＵ１２０’はさらに二つのマルチプレクサ（ＭＰＸ
）２１０，２１１を有する。分岐確定信号２０２１が“
０”のとき、ＭＰＸ２１０．．２１１はバス２０７１．
２０７２をバス１２０２−１゜１２０２−２にそれぞれ
接続し、“ｌ”のときバス２０８１．２０８２をバス１
２０２−１．１２０２−２にそれぞれ接続する。
）２１０，２１１を有する。分岐確定信号２０２１が“
０”のとき、ＭＰＸ２１０．．２１１はバス２０７１．
２０７２をバス１２０２−１゜１２０２−２にそれぞれ
接続し、“ｌ”のときバス２０８１．２０８２をバス１
２０２−１．１２０２−２にそれぞれ接続する。
以下、第３図も参照して条件分岐命令をＩＤＵ１３０が
受けた後の動作について詳述する。ＰＦＵ１２０からの
条件分岐命令をＩＤＵ１３０がデコードすると、ＩＤＵ
１３０はＥＸＵ １６０に対し分岐条件を示す情報１３
０２を供給し、ＥＡＧ１４０に対し分岐先アドレス生成
のための情報１３０１を供給する。このとき、ＥＸＵ
１６０は条件分岐命令の前の命令が乗算命令や除算命令
のように処理に時間を要する命令であったためにヒシー
状態であるとすると、分岐条件の判別処理は保留される
ことになる。各ユニットがパイプライン処理で動作して
いることから、条件分岐命令の後に続く命令はブリフェ
ッチされ命令キュー（工Ｎ５Ｑ）２０３にストアされる
ことになる。
受けた後の動作について詳述する。ＰＦＵ１２０からの
条件分岐命令をＩＤＵ１３０がデコードすると、ＩＤＵ
１３０はＥＸＵ １６０に対し分岐条件を示す情報１３
０２を供給し、ＥＡＧ１４０に対し分岐先アドレス生成
のための情報１３０１を供給する。このとき、ＥＸＵ
１６０は条件分岐命令の前の命令が乗算命令や除算命令
のように処理に時間を要する命令であったためにヒシー
状態であるとすると、分岐条件の判別処理は保留される
ことになる。各ユニットがパイプライン処理で動作して
いることから、条件分岐命令の後に続く命令はブリフェ
ッチされ命令キュー（工Ｎ５Ｑ）２０３にストアされる
ことになる。
一方、ＭＭＵ ｌ ５０が分岐先アドレスを生成すると
、ＢＣＵＩＩＯに対し分岐先命令のフェッチ要求を発生
し、またＰＦＵ１２０のブランチアライナコントローラ
２０９に分岐先アドレスの下位２ビツトの情報１５０３
を供給する。分岐先アドレスが“××・・・Ｘ０ＯＩＢ
”（Ｂは２進数を示す）とすると、“ＯＩＢ”が情報１
５０３としてコントローラ２０９に供給する。ＢＣＵＩ
ＩＯは分岐先命令のフェッチ要求に応答してそのための
パスザイクルを起動するわけであるが、前述のとおり、
ＢＣＵＩＩＯはアクセスアドレスの下位２ビツトを無視
した命令フェッチサイクルを起動する。すなわち、第３
図に示すように、“××・・・×Ｘ０ＯＯＢ”から“×
×・・・ＸＸ０１１Ｂ”の４バイトがフェッチされる。
、ＢＣＵＩＩＯに対し分岐先命令のフェッチ要求を発生
し、またＰＦＵ１２０のブランチアライナコントローラ
２０９に分岐先アドレスの下位２ビツトの情報１５０３
を供給する。分岐先アドレスが“××・・・Ｘ０ＯＩＢ
”（Ｂは２進数を示す）とすると、“ＯＩＢ”が情報１
５０３としてコントローラ２０９に供給する。ＢＣＵＩ
ＩＯは分岐先命令のフェッチ要求に応答してそのための
パスザイクルを起動するわけであるが、前述のとおり、
ＢＣＵＩＩＯはアクセスアドレスの下位２ビツトを無視
した命令フェッチサイクルを起動する。すなわち、第３
図に示すように、“××・・・×Ｘ０ＯＯＢ”から“×
×・・・ＸＸ０１１Ｂ”の４バイトがフェッチされる。
この４バイトデータはバス１１０１を介してＰＦＵ１２
０に転送され、このとき、信号２００１がアクティブと
なるので、ブランチバッファ２０１にストアされる。こ
の結果、フランチバッファ２０１にストアされる４バイ
トのデータは、第３図に示すように分岐先命令３０１の
前の命令３００のイミディエートデータの一部（Ｉバイ
ト）と分岐先命令３０１のオペコードフィールド３０１
−１（２バイト）およびアドレシングモードフィールド
３０１−２（１バイト）である。ブランチアライナコン
トローラ２０９は°０１Ｂ”の情報１５０３を受けるの
で、ブランチバッファ２０１のストアデータのうち第１
バイトは無効なものであることを判定する。これによっ
て、ポインタ情報２０９１を制御し、ブランチアライナ
２０８に分岐先命令３０１のオペコードフィールド３０
１−１およびアドレシングモードフィールド３０１〜２
をバス２０８２−２．２０８１にそれぞれ出力させる。
０に転送され、このとき、信号２００１がアクティブと
なるので、ブランチバッファ２０１にストアされる。こ
の結果、フランチバッファ２０１にストアされる４バイ
トのデータは、第３図に示すように分岐先命令３０１の
前の命令３００のイミディエートデータの一部（Ｉバイ
ト）と分岐先命令３０１のオペコードフィールド３０１
−１（２バイト）およびアドレシングモードフィールド
３０１−２（１バイト）である。ブランチアライナコン
トローラ２０９は°０１Ｂ”の情報１５０３を受けるの
で、ブランチバッファ２０１のストアデータのうち第１
バイトは無効なものであることを判定する。これによっ
て、ポインタ情報２０９１を制御し、ブランチアライナ
２０８に分岐先命令３０１のオペコードフィールド３０
１−１およびアドレシングモードフィールド３０１〜２
をバス２０８２−２．２０８１にそれぞれ出力させる。
勿論、アライナ２０８によって出力させるバッファ２０
１のハイド位置は情報１５０３によって変化される。
１のハイド位置は情報１５０３によって変化される。
ＥＸＵ１６０．は実行中の処理を完了すると、分岐条件
が成立するかどうかの処理を開始する。その処理の結果
、分岐成立が検出されたとすると、ＥＸＵ １６０はＶ
ＴＡＫＥＮｌ ６０１をアクティブレベルとする。これ
に応答して分岐検出器２０２は信号２０２１を１”とす
る。したがって、ＭＰＸ２１１，２１０はブランチアラ
イナ２０８の出力バス２０８２．２０８１をＩＤＵ１３
Ｑへのバス１２０２−２．１２０２−１にそれぞれ接続
する。かくして、分岐先命令３０１のオペコードフィー
ル）’３０１−１およびアドレシングモードフィールド
３０１−２がＩＤＵ１３０の対応するデコード部に供給
され、命令３０１のデコード処理が開始する。ｉｉｌ＋
ｙの信号２０２１によってＭＰＸ２０４はブランチバッ
ファ２０１を選択し、又はキューコントローラ２０５は
ｌＮ５ＱＯにバッファ２０１の出力をストアさせ、残り
の命令キューｌＮ５ＱＩ−３にすでにストアされている
命令を無効とする。アクティブレベルのＶＴＡＫＥＮ信
号１６０１はＰＦＵ１２０にも供給されているので、Ｐ
ＦＵ ｌ ２０はＢＣＵＩＩＯに対し分岐先アドレス後
のアドレスにストアされている命令のブリフェッチを要
求する。これによって、アドレス“××・・・ｘｘｌｏ
ＯＢ″から“××・・・×■ＩＢ′′の４バイトデータ
が命令キューｌＮ５ＱＩにストアされる。かかるストア
データの第１．第２バイトは分岐先命令３０１のオペラ
ンドアクセスに用いられるディスプレースメント３０１
−３であり、第３．第４バイトは分岐先命令３０１０次
の命令３０２のオペコードフィールド３０２−１である
。ＩＤＵ１３０は分岐先命令３０１のオペフードフィー
ル）’３０１−１およびアドレシングモードフィールド
３０１−２をデコードすることにより、この命令３０１
はｌオペランドで命令であってオペランドアドレシング
が２バイトのディスプレースメントモードであることを
知るので、アライナコントローラ２０６に命令キュー■
Ｎ５ＱＩからの第１．第２バイトを選択するよう指示す
る。分岐確定後は信号２０２１は“０″に戻るので、分
岐先命令３０１のディスプレースメント３０１＝３がバ
ス２０７１．１２０２−１を介してＩＤＵ１３０に供給
される。この結果、よりＵ１３０は分岐先命令３０１の
実行に必要な情報１３０１．１３０２を生成し対応する
ユニットに渡す。この後、命令３０１の次の命令３０２
のオペコードフィールド３０２−１がバス２０７２゜１
２０２−２を介してＩＤＵ１３０に供給される。
が成立するかどうかの処理を開始する。その処理の結果
、分岐成立が検出されたとすると、ＥＸＵ １６０はＶ
ＴＡＫＥＮｌ ６０１をアクティブレベルとする。これ
に応答して分岐検出器２０２は信号２０２１を１”とす
る。したがって、ＭＰＸ２１１，２１０はブランチアラ
イナ２０８の出力バス２０８２．２０８１をＩＤＵ１３
Ｑへのバス１２０２−２．１２０２−１にそれぞれ接続
する。かくして、分岐先命令３０１のオペコードフィー
ル）’３０１−１およびアドレシングモードフィールド
３０１−２がＩＤＵ１３０の対応するデコード部に供給
され、命令３０１のデコード処理が開始する。ｉｉｌ＋
ｙの信号２０２１によってＭＰＸ２０４はブランチバッ
ファ２０１を選択し、又はキューコントローラ２０５は
ｌＮ５ＱＯにバッファ２０１の出力をストアさせ、残り
の命令キューｌＮ５ＱＩ−３にすでにストアされている
命令を無効とする。アクティブレベルのＶＴＡＫＥＮ信
号１６０１はＰＦＵ１２０にも供給されているので、Ｐ
ＦＵ ｌ ２０はＢＣＵＩＩＯに対し分岐先アドレス後
のアドレスにストアされている命令のブリフェッチを要
求する。これによって、アドレス“××・・・ｘｘｌｏ
ＯＢ″から“××・・・×■ＩＢ′′の４バイトデータ
が命令キューｌＮ５ＱＩにストアされる。かかるストア
データの第１．第２バイトは分岐先命令３０１のオペラ
ンドアクセスに用いられるディスプレースメント３０１
−３であり、第３．第４バイトは分岐先命令３０１０次
の命令３０２のオペコードフィールド３０２−１である
。ＩＤＵ１３０は分岐先命令３０１のオペフードフィー
ル）’３０１−１およびアドレシングモードフィールド
３０１−２をデコードすることにより、この命令３０１
はｌオペランドで命令であってオペランドアドレシング
が２バイトのディスプレースメントモードであることを
知るので、アライナコントローラ２０６に命令キュー■
Ｎ５ＱＩからの第１．第２バイトを選択するよう指示す
る。分岐確定後は信号２０２１は“０″に戻るので、分
岐先命令３０１のディスプレースメント３０１＝３がバ
ス２０７１．１２０２−１を介してＩＤＵ１３０に供給
される。この結果、よりＵ１３０は分岐先命令３０１の
実行に必要な情報１３０１．１３０２を生成し対応する
ユニットに渡す。この後、命令３０１の次の命令３０２
のオペコードフィールド３０２−１がバス２０７２゜１
２０２−２を介してＩＤＵ１３０に供給される。
なお、命令キューｌＮ５ＱＯにブランチバッファ２０１
の内容を転送するのは、同バッファに分岐先命令３０１
の次の命令３０２の一部がストアされる場合もあり得る
からである。このような場合、ブランチアライナ２０８
を介してＩＤＵ１３０に供給された命令３０２の一部は
無効とされるので、その一部をｌＮ５ＱＯにストアさせ
ておいて次のデコード処理サイクルで使用している。
の内容を転送するのは、同バッファに分岐先命令３０１
の次の命令３０２の一部がストアされる場合もあり得る
からである。このような場合、ブランチアライナ２０８
を介してＩＤＵ１３０に供給された命令３０２の一部は
無効とされるので、その一部をｌＮ５ＱＯにストアさせ
ておいて次のデコード処理サイクルで使用している。
方、分岐不成立が検出されてＵＴＡＫＥＮ１６０２がア
クティブとされると、命令キュー２０３にすでにストア
されている条件分岐命令の後の命令のデコードが開始さ
れることになる。
クティブとされると、命令キュー２０３にすでにストア
されている条件分岐命令の後の命令のデコードが開始さ
れることになる。
このように、本実施例によれば、分岐することが確定し
た後の分岐先命令のデコードが直ちに開始され、しかも
、分岐先アドレスを何ら気にすることなく自由に設定す
ることができる。
た後の分岐先命令のデコードが直ちに開始され、しかも
、分岐先アドレスを何ら気にすることなく自由に設定す
ることができる。
命令の中にはそのオペコードフィールドが１バイト長の
ものもある。もし、このような命令が分岐先命令として
プログラムされると、そのオペランドフィールドの一部
が第２図の構成ではブランチアライナ２０５からの経路
ではバス１２０２−１側に転送されなくなり、命令キュ
ーｌＮ５ＱＯを使用せざるを得なくなる。その結果、そ
の分、デコード処理が遅くなる。かかる問題点を解決し
た構成を他の実施例として第４図に示す。第４図では第
２図と同−機能部は同じ番号で示されており、また第２
図の相違点をおもに示している。
ものもある。もし、このような命令が分岐先命令として
プログラムされると、そのオペランドフィールドの一部
が第２図の構成ではブランチアライナ２０５からの経路
ではバス１２０２−１側に転送されなくなり、命令キュ
ーｌＮ５ＱＯを使用せざるを得なくなる。その結果、そ
の分、デコード処理が遅くなる。かかる問題点を解決し
た構成を他の実施例として第４図に示す。第４図では第
２図と同−機能部は同じ番号で示されており、また第２
図の相違点をおもに示している。
本実施例は、命令のオペコードフィールドが１バイト長
である場合、その上位３ビツトがすべて“ｉ ｎである
ことを利用したものである。パターン検出器４００は、
ブランチバッファ２０１への命令書込指令線２００１が
発生されたとき活性化され、バス１１０１上の各バイト
の上位３ビツトを判別する。上位３ビツトがすべて“１
”のときは４ビツト構成のフラグレジスタ４０１の対応
するビットを“′ｌ”にセットし、１つでも“０”のと
きはレジスタ４０１の対応するビットを°“０”にセッ
トする。レジスタ４０１の内容はフラグレジスタアライ
ナ４０２に供給され、これはブランチアライナ２０８へ
のポインタ情報２０９１に応答して、アライナ２０８か
ら、出力されるバイトのうちの最下位のバイトに対応す
るレジスタ４０１０ビツトの内容をデータ４０３として
出力する。
である場合、その上位３ビツトがすべて“ｉ ｎである
ことを利用したものである。パターン検出器４００は、
ブランチバッファ２０１への命令書込指令線２００１が
発生されたとき活性化され、バス１１０１上の各バイト
の上位３ビツトを判別する。上位３ビツトがすべて“１
”のときは４ビツト構成のフラグレジスタ４０１の対応
するビットを“′ｌ”にセットし、１つでも“０”のと
きはレジスタ４０１の対応するビットを°“０”にセッ
トする。レジスタ４０１の内容はフラグレジスタアライ
ナ４０２に供給され、これはブランチアライナ２０８へ
のポインタ情報２０９１に応答して、アライナ２０８か
ら、出力されるバイトのうちの最下位のバイトに対応す
るレジスタ４０１０ビツトの内容をデータ４０３として
出力する。
ブランチアライナ２０８は４バイト分の出力バスを有し
ており、第４図は各バイト毎にバス２０８５−１．２０
８５−３．２０８５−４が示されている。このうち、バ
ス２０８５−１．２０８５−２はまとめられてオペコー
ドフィールド出力バス２０８２となる。一方、バス２０
８５−２と２０８５−３はマプチプレクサ（ＭＰＸ）４
０４に供給され、バス２０８５−３と２０８５−４はマ
ルチプレクサ（ＭＰＸ）４０５に供給され、ＭＰＸ４０
４゜４０５の出力がまとめられてオペランドフィールド
出力バス２０８１として導出されている。ＭＰＸ４０４
，４０５はデータ４０３が“ｌ Ｉ＋のとき２０８５−
２．２０８５−３をそれぞれ選択し、“０”のとき２０
８５−３．２０８５−４をそれぞれ選択する。、 第５図に示すように分岐先命令５０１のオペコードフィ
ールド５０１−１が１バイト長であって、そのアドレス
が“××・・・ＸＸ０ＩＢ”とすると、前述したように
、ブランチバッファには命令５０１の前の命令の一部と
命令５０１の３つのフィールド５０１−１乃至−３がス
トアされる。
ており、第４図は各バイト毎にバス２０８５−１．２０
８５−３．２０８５−４が示されている。このうち、バ
ス２０８５−１．２０８５−２はまとめられてオペコー
ドフィールド出力バス２０８２となる。一方、バス２０
８５−２と２０８５−３はマプチプレクサ（ＭＰＸ）４
０４に供給され、バス２０８５−３と２０８５−４はマ
ルチプレクサ（ＭＰＸ）４０５に供給され、ＭＰＸ４０
４゜４０５の出力がまとめられてオペランドフィールド
出力バス２０８１として導出されている。ＭＰＸ４０４
，４０５はデータ４０３が“ｌ Ｉ＋のとき２０８５−
２．２０８５−３をそれぞれ選択し、“０”のとき２０
８５−３．２０８５−４をそれぞれ選択する。、 第５図に示すように分岐先命令５０１のオペコードフィ
ールド５０１−１が１バイト長であって、そのアドレス
が“××・・・ＸＸ０ＩＢ”とすると、前述したように
、ブランチバッファには命令５０１の前の命令の一部と
命令５０１の３つのフィールド５０１−１乃至−３がス
トアされる。
このとき、パターン検出器４００によって、フラグレジ
スタ４０１の内容は、少なくとも第２ピツ）４０１−２
が“１″である“××１×”となる。
スタ４０１の内容は、少なくとも第２ピツ）４０１−２
が“１″である“××１×”となる。
分岐成立が確定してＶＴＡＫＥＮｌ ６０１がアクティ
プレベルとなると、ブランチアライナ２０８の出力バス
２０８５−１．−２．−３にはそれぞれフィールド５０
１−１．−２．−３が現われ、フラグレジスタアライナ
４０２にはレジスタ４０１の第２ピツ）４０１−２のデ
ータ“ｌ”が現われる。したがって、ＭＰＸ４０４，４
０５が働き、バス２０８２にはフィールド５０１−１．
−２が圧力され、バス２０８１にはフィールド５０１−
２、−３が出力される。かくして、分岐先命令５０１の
オペランドフィールドとしてのインテックスフィールド
５０１−２．アドレシングモードフィールド５０１−３
はＩＤＵ１３０のオペランドフィールドテコーダ部に同
時に転送される。なお、ＩＤＵのオペコードフィールド
デコーダ部に転送されるフィールド５０１−２は無効な
ものとして扱われる。
プレベルとなると、ブランチアライナ２０８の出力バス
２０８５−１．−２．−３にはそれぞれフィールド５０
１−１．−２．−３が現われ、フラグレジスタアライナ
４０２にはレジスタ４０１の第２ピツ）４０１−２のデ
ータ“ｌ”が現われる。したがって、ＭＰＸ４０４，４
０５が働き、バス２０８２にはフィールド５０１−１．
−２が圧力され、バス２０８１にはフィールド５０１−
２、−３が出力される。かくして、分岐先命令５０１の
オペランドフィールドとしてのインテックスフィールド
５０１−２．アドレシングモードフィールド５０１−３
はＩＤＵ１３０のオペランドフィールドテコーダ部に同
時に転送される。なお、ＩＤＵのオペコードフィールド
デコーダ部に転送されるフィールド５０１−２は無効な
ものとして扱われる。
本発明は上記実施例に限定されないことは熱論である。
例えば、ブランチバッファ２０１を２ポケット以上の容
量とすることにより、分岐確定後の命令ブリフェッチ開
始をその分遅らせることができる。また、１６ビツトを
１ワードとするときは、分岐先アドレスの最下位ビット
が情報１５０３として使用される。
量とすることにより、分岐確定後の命令ブリフェッチ開
始をその分遅らせることができる。また、１６ビツトを
１ワードとするときは、分岐先アドレスの最下位ビット
が情報１５０３として使用される。
以上のとおり、本発明によれば、分岐することが確定し
たと同時に分岐先命令のデコード処理を開始することが
でき、より高速高性能のマイクロプロセッサが提供され
る。
たと同時に分岐先命令のデコード処理を開始することが
でき、より高速高性能のマイクロプロセッサが提供され
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示したＰＦＵの内部ブロック図、第３図は本実
施例による条件分岐命令デコードの動作を示す図、第４
図は本発明の他の実施例によるＰＦＵの一部を示すブロ
ック図、第５図は第４図の動作を示す図である。
第１図に示したＰＦＵの内部ブロック図、第３図は本実
施例による条件分岐命令デコードの動作を示す図、第４
図は本発明の他の実施例によるＰＦＵの一部を示すブロ
ック図、第５図は第４図の動作を示す図である。
Claims (3)
- （１）条件分岐命令の分岐条件が確定する前に分岐先命
令に対する命令フェッチサイクルサイクルを起動し複数
バイトの命令情報をフェッチする手段と、フェッチされ
た複数バイトの命令情報を一時ストアするバッファ手段
と、分岐先アドレスの下位ビットの情報に応答して、前
記バッファ手段にストアされている情報の中から出力す
べきバイト情報を選択する手段と、当該選択されたバイ
ト情報を分岐確定に応答して命令デコーダに転送する手
段とを備えることを特徴とするマイクロプロセッサ。 - （２）条件分岐命令をプリフェッチした後にプリフェッ
チした命令を一時ストアする第１のストア手段と、前記
条件分岐命令の分岐条件が確定する前にプリフェッチし
た分岐先命令を一時ストアする第２のストア手段と、前
記第１のストア手段に結合され前記第１のストア手段に
ストアされている命令のオペコードフィールドとオペラ
ンドフィールドを整列して出力する第１のアライナと、
前記第２のストア手段に結合され、前記分岐先命令のオ
ペコードフィールドとオペランドフィールドを整列して
出力する第２のアライナと、前記条件分岐命令の実行に
より分岐するときは前記第２のアライナの出力に命令デ
コーダに供給し、分岐しないときは前記第１のアライナ
の出力を前記命令デコーダに供給する選択手段とを備え
ることを特徴とするマイクロプロセッサ。 - （３）前記第２のストア手段の内容を分岐するとき前記
第１のストア手段に書込む手段をさらに備えることを特
徴とする請求項１記載のマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-222058 | 1989-08-28 | ||
| JP22205889 | 1989-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156534A true JPH03156534A (ja) | 1991-07-04 |
| JP2682217B2 JP2682217B2 (ja) | 1997-11-26 |
Family
ID=16776444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226135A Expired - Lifetime JP2682217B2 (ja) | 1989-08-28 | 1990-08-28 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5381532A (ja) |
| EP (1) | EP0471888B1 (ja) |
| JP (1) | JP2682217B2 (ja) |
| KR (1) | KR940000968B1 (ja) |
| DE (1) | DE69032897T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| JP2536726B2 (ja) * | 1993-07-07 | 1996-09-18 | 日本電気株式会社 | マイクロプロセッサ |
| US5673427A (en) * | 1994-03-01 | 1997-09-30 | Intel Corporation | Packing valid micro operations received from a parallel decoder into adjacent locations of an output queue |
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| US5732235A (en) * | 1996-01-25 | 1998-03-24 | International Business Machines Corporation | Method and system for minimizing the number of cycles required to execute semantic routines |
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| US7647486B2 (en) | 2006-05-02 | 2010-01-12 | Atmel Corporation | Method and system having instructions with different execution times in different modes, including a selected execution time different from default execution times in a first mode and a random execution time in a second mode |
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| JPS6393041A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | 計算機 |
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