JPH10312281A - 命令を処理する方法及びシステム - Google Patents

Abstract

(57)【要約】 【課題】相対的ブランチ命令を処理するためのデータ処
理システムにおける方法及び装置を提供する。 【解決手段】第１タイプの命令を処理するためのデータ
処理システムにおける方法及びシステムが開示される。
処理されるべき第１命令が決定される。第１命令が第１
タイプの命令であるかどうかの決定が行われる。第１命
令が第１タイプの命令である場合、第１命令に関連した
第１ロケーションが決定される。第１命令と関連した第
１ロケーションからのオフセットが決定される。処理さ
れるべき第２命令の第２ロケーションが決定される。第
２ロケーションは、第１ロケーション及びオフセットを
使用して決定される。第１命令がメモリにロードされる
時、第２ロケーションの少なくとも一部分が第１命令と
共に記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ム、特に、相対的ブランチ命令の処理に関するものであ
る。更に詳しく云えば、本発明は、ターゲット命令のロ
ケーションを決定すること及び相対的ブランチ命令をそ
のロケーションに記憶することを含む相対的ブランチ命
令の処理に関するものである。

【０００２】

【従来の技術】スーパスカラ・データ処理システムは、
１クロック・サイクル当たり複数の命令を実行すること
のできるマイクロプロセッサ・アーキテクチャを含むデ
ータ処理システムである。１クロック・サイクル当たり
複数の命令を実行するためには、同時に実行し得る複数
の独立した機能的装置が必要である。これらの複数の命
令は、それらのオリジナル・シーケンスで実行されても
よいし、或いは幾つかの点においてオリジナル・シーケ
ンスとは異なるシーケンスで順序を外れて実行されても
よい。

【０００３】プログラマは特定のシーケンスでコードを
書く。そのコードは、種々のブランチ命令又はジャンプ
命令を含み得るものである。ブランチ命令は、命令の実
行中、それら命令のオリジナル・シーケンスの順序から
の離脱を引き起こす。各ブランチ命令に対して、実行さ
れるべき次の命令又はターゲット命令のアドレスは、実
行がそのブランチ命令からターゲット命令に流れるよう
に決定されなければならない。

【０００４】ブランチ命令のうちの幾つかは相対的ブラ
ンチ命令である。相対的ブランチ命令は、オフセットを
制御カウンタに加えることによって決定されたロケーシ
ョンにブランチするブランチ命令である。オフセットは
相対的ブランチ命令内に含まれている。一般的には、プ
ログラム・カウンタが制御カウンタとして使用される。
相対的ブランチ命令に遭遇する時、プログラム・カウン
タはその相対的ブランチ命令のアドレスになるであろ
う。従って、相対的ブランチ命令のターゲット命令のア
ドレスを決定するために、その相対的ブランチ命令にお
けるコード化されたオフセットが、相対的ブランチ命令
のロケーションを表すプログラム・カウンタに加算され
てターゲット・アドレスを表さなければならない。この
加算は、一般には、タイム・クリティカルであり、プロ
セッサの周波数を制限する。

【０００５】従って、ターゲット命令のロケーションを
決定すること及びオリジナル・オフセットに代わって相
対的ブランチ命令に関連したロケーションを記憶するこ
とによって相対的ブランチ命令を処理することができる
スーパスカラ・データ処理システムにおける方法及びシ
ステムが有利である。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、改良されたデータ処理システムを提供することにあ
る。

【０００７】本発明のもう１つの目的は、データ処理シ
ステムにおいて、相対的ブランチ命令を処理するための
改良された方法及びシステムを提供することにある。

【０００８】本発明の更にもう１つの目的は、データ処
理システムにおいて、ターゲット命令のロケーションを
決定すること及び相対的ブランチ命令と共にそのロケー
ションを記憶することにより相対的ブランチ命令を処理
するための方法及びシステムを提供することにある。

【０００９】

【課題を解決するための手段】上記の目的は、次に説明
するように達成される。第１タイプの命令を処理するた
めのデータ処理システムにおける方法及びシステムが開
示される。処理されるべき第１命令が決定される。第１
命令が第１タイプの命令であるかどうかの決定が行われ
る。第１命令が第１タイプの命令である場合、第１命令
に関連した第１ロケーションが決定される。第１命令と
関連した第１ロケーションからのオフセットが決定され
る。処理されるべき第２命令の第２ロケーションが決定
される。第２ロケーションは、第１ロケーション及びオ
フセットを使用して決定される。第１命令がメモリにロ
ードされる時、第２ロケーションの少なくとも一部分が
第１命令と共に記憶される。

【００１０】本発明の上記及び更なる目的、特徴、及び
利点は、以下の詳細に書かれた説明において明らかにな
るであろう。

【００１１】

【発明の実施の形態】本発明の例示的な実施例は、図１
乃至図５を参照することによってよく理解できるであろ
う。なお、添付図面では同じ部品及び対応する部品に対
して同じ参照番号が使用される。

【００１２】図１は、好適な実施例に従って情報を処理
するためのプロセッサ（システム）１０のブロック図で
ある。好適な実施例では、プロセッサ１０は単一の集積
回路スーパスカラ・マイクロプロセッサである。従っ
て、更に後述するように、プロセッサ１０は、種々のユ
ニット、レジスタ、バッファ、メモリ、及び他のセクシ
ョンを含み、それらはすべて集積回路によって形成され
る。又、好適な実施例では、プロセッサ１０は縮小命令
セット（ＲＩＳＣ）技法に従って動作する。図１に示さ
れるように、システム・バス１１はプロセッサ１０のバ
ス・インターフェース・ユニット（ＢＩＵ）１２に接続
される。ＢＩＵ１２はプロセッサ１０とシステム・バス
１１との間の情報の転送を制御する。

【００１３】ＢＩＵ１２はプロセッサ１０の命令キャッ
シュ１４及びデータ・キャッシュ１６に接続される。命
令キャッシュ１４はシーケンサ・ユニット１８に命令を
出力する。命令キャッシュ１４は相対的ブランチ命令
を、その命令内に含まれたオフセットと共に記憶するこ
とも可能である。命令キャッシュ１４からのそのような
命令に応答して、シーケンサ・ユニット１８は命令をプ
ロセッサ１０の他と実行回路に選択的に出力する。

【００１４】好適な実施例では、プロセッサ１０の実行
回路は、シーケンサ・ユニット１８の他に、複数の実行
ユニット、即ち、ブランチ・ユニット２０、ブランチ・
ターゲット・アドレス・キャッシュ２１、固定小数点ユ
ニットＡ（ＦＸＵＡ）２２、固定小数点ユニットＢ（Ｆ
ＸＵＡ）２４、複合固定小数点ユニット（ＣＦＸＵ）２
６、ロード／ストア・ユニット（ＬＳＵ）２８、及び浮
動小数点ユニット（ＦＰＵ）３０を含む。ＦＸＵＡ２
２、ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８はそ
れらのオペランド情報を汎用アーキテクチャ・レジスタ
（ＧＰＲ）３２及び固定小数点リネーム・バッファ３４
から入力する。更に、ＦＸＵＡ２２及びＦＸＵＡ２４は
「キャリービット」をキャリービット（ＣＡ）レジスタ
４２から入力する。ＦＸＵＡ２２、ＦＸＵＢ２４、ＣＦ
ＸＵ２６、及びＬＳＵ２８はそれらのオペレーションの
結果（宛先オペランド情報）を、固定小数点リネーム・
バッファ３４における選択されたエントリに記憶するた
めに出力する。又、ＣＦＸＵ２６は、ソース・オペラン
ド情報及び宛先オペランド情報を特殊目的レジスタ（Ｓ
ＰＲ）４０に入力し及びＳＰＲ４０から出力する。

【００１５】ＦＰＵ３０は、それのソース・オペランド
情報を浮動小数点アーキテクチャ・レジスタ（ＦＰＲ）
３６及び浮動小数点リネーム・バッファ３８から入力す
る。ＦＰＵ３０は、そのオペレーションの結果（宛先オ
ペランド情報）を、浮動小数点リネーム・バッファ３８
における選択されたエントリに記憶するために出力す
る。

【００１６】ＬＳＵ２８は、ロード命令に応答して、情
報をデータ・キャッシュ１６から入力し、そのような情
報をリネーム・バッファ３４及び３８の選択されたもの
にコピーする。そのような情報がデータ・キャッシュ１
６に記憶されてない場合、データ・キャッシュ１６はそ
のような情報を、システム・バス１１に接続されたシス
テム・メモリ３９から（ＢＩＵ１２及びシステム・バス
１１を介して）入力する。更に、データ・キャッシュ１
６は、システム・バス１１に接続されたシステム・メモ
リ３９に（ＢＩＵ１２及びシステム・バス１１を介し
て）情報を出力することができる。ＬＳＵ２８は、スト
ア命令に応答して、ＧＰＲ３２及びＦＰＲ３６の選択さ
れたものから情報を入力し、そのような情報をデータ・
キャッシュ１６にコピーする。

【００１７】シーケンサ・ユニット１８は情報をＧＰＲ
３２及びＦＰＲ３６に入力し、及びＧＰＲ３２及びＦＰ
Ｒ３６から出力する。ブランチ・ユニット２０は、プロ
セッサ１０の現在の状態を表す命令及び信号をシーケン
サ・ユニット１８から入力する。そのような命令及び信
号に応答して、ブランチ・ユニット２０は、プロセッサ
１０による実行のための一連の命令を記憶した適当なメ
モリ・アドレスを表す信号を（シーケンサ・ユニット１
８に）に出力する。ブランチ・ユニット２０からのその
ような信号に応答して、シーケンサ・ユニット１８は表
示された命令のシーケンスを命令キャッシュ１４から入
力する。一連の命令のうちの１つ又は複数個が命令キャ
ッシュ１４に記憶されてない場合、命令キャッシュ１４
は、システム・バス１１に接続されたシステム・メモリ
３９から（ＢＩＵ１２及びシステム・バス１１を通し
て）そのような命令を入力する。

【００１８】命令キャッシュ１４のアクセスと並行し
て、シーケンサ・ユニット１８はブランチ・ターゲット
・アドレス・キャッシュ２１をアクセスする。ブランチ
・ターゲット・アドレス・キャッシュ２１においてアド
レスが見つかった場合、そのアドレスは、次のサイクル
において命令キャッシュ１４及びブランチ・ターゲット
・アドレス・キャッシュ２１をアクセスするために使用
される。命令ストリームにおける実施されたブランチに
応答して、ブランチ・ユニット２０は、そのブランチを
フェッチするために使用されたアドレスに対応したアド
レスでそのブランチのターゲット・アドレスをブランチ
・ターゲット・アドレス・キャッシュ２１にロードす
る。

【００１９】ブランチ・ターゲット・アドレス・キャッ
シュ（ＢＴＡＣ）は、各ブランチに対する予測されたタ
ーゲット命令の絶対アドレスを記憶するキャッシュであ
る。その絶対アドレスは、一般に、予測されたターゲッ
ト命令が置かれているプログラム・カウンタを指示する
ことによって表される。ＢＴＡＣは、フェッチ時間予測
器であり、ブランチ・ターゲット・ロケーションの実際
の計算には関係しない。事実、その計算結果は、ブラン
チ予測が必要となる次の時間のためにＢＴＡＣにロード
される。

【００２０】シーケンサ・ユニット１８は、命令キャッ
シュ１４から入力された命令に応答して、それらの命令
を実行ユニット２０、２２、２４、２６、２８、及び３
０のうちの選択されたものに選択的にディスパッチす
る。各実行ユニットは、特定のクラスの命令のうちの１
つ又は複数の命令を実行する。例えば、ＦＸＵＡ２２及
びＦＸＵＢ２４は、加算、減算、ＡＮＤ、ＯＲ、及びＸ
ＯＲのような第１クラスの固定小数点数学的オペレーシ
ョンをソース・オペランドに関して実行する。ＣＦＸＵ
２６は、固定小数点乗算及び除算のような第２クラスの
固定小数点オペレーションをソース・オペランドに関し
て実行する。ＦＰＵ３０は浮動小数点乗算及び除算のよ
うな浮動小数点オペレーションをソース・オペランドに
関して実行する。

【００２１】情報がリネーム・バッファ３４の選択され
た１つに記憶される時、そのような情報は、その選択さ
れたリネーム・バッファを割り当てた命令によって指定
される記憶ロケーション（例えば、ＧＰＲ３２の１つ又
はＣＡレジスタ４２）と関連付けられる。リネーム・バ
ッファ３４の選択された１つに記憶された情報は、シー
ケンサ・ユニット１８からの信号に応答して、ＧＰＲ３
２のうちのそれが関連する１つ（又はＣＡレジスタ４
２）にコピーされる。シーケンサ・ユニット１８は、リ
ネーム・バッファ３４の選択された１つに記憶された情
報のそのようなコピー動作を、その情報を発生した命令
の「終了」に応答して指示する。そのようなコピー動作
は「ライトバック」と呼ばれる。

【００２２】リネーム・バッファ３８の選択された１つ
に情報が記憶される時、そのような情報はＦＰＲ３６の
１つと関連付けられる。リネーム・バッファ３８の選択
された１つに記憶された情報は、シーケンサ・ユニット
１８からの信号に応答してＦＰＲ３６のそれが関連する
１つにコピーされる。シーケンサ・ユニット１８は、リ
ネーム・バッファ３８の選択された１つに記憶された情
報のそのようなコピー動作を、その情報を発生した命令
の「終了」に応答して指示する。

【００２３】プロセッサ１０は、実行ユニット２０、２
２、２４、２６、２８、及び３０のうちの種々なものに
おいて複数の命令を同時に処理することによって高いパ
フォーマンスを得る。従って、各命令は一連のステージ
として処理され、各ステージは他の命令のステージと並
行して実行可能である。そのような技法は「パイプライ
ン処理」と呼ばれる。本実施例の１つの重要な局面とし
て、命令は、６つのステージ、即ち、フェッチ、デコー
ド、ディスパッチ、実行、終了、及びライトバックとし
て処理される。

【００２４】フェッチ・ステージにおいて、シーケンサ
・ユニット１８は、ブランチ・ユニット２０、シーケン
サ・ユニット１８、及びブランチ・ターゲット・アドレ
ス・キャッシュ２１と関連して前述した命令のシーケン
スを記憶する１つ又は複数のメモリ・アドレスから１つ
又は複数の命令を（命令キャッシュ１４から）選択的に
入力する。

【００２５】デコード・ステージにおいて、シーケンサ
・ユニット１８は４つまでのフェッチされた命令をデコ
ードする。

【００２６】ディスパッチ・ステージにおいて、シーケ
ンサ・ユニット１８は、ディスパッチされた命令の結果
（宛先オペランド情報）のためのリネーム・バッファ・
エントリを予約した後、４つまでのデーコードされた命
令を実行ユニット２０、２２、２４、２６、２８、及び
３０のうちの（デコード・ステージにおけるデコーディ
ングに応答して）選択されたものに選択的にディスパッ
チする。ディスパッチ・ステージでは、ディスパッチさ
れた命令に対する選択されたユニットに、オペランド情
報が供給される。プロセッサ１０は、プログラムされた
シーケンスの順序で命令をディスパッチする。

【００２７】実行ステージにおいて、実行ユニットがそ
れらのディスパッチされた命令を実行し、そして上で説
明したようにリネーム・バッファ３４及びリネーム・バ
ッファ３８における選択されたエントリに記憶するため
に、それらのオペレーションの結果（宛先オペランド情
報）を出力する。このように、プロセッサ１０は命令
を、それらのプログラムされたシーケンスに関して順序
を外れて実行することができる。

【００２８】完了ステージにおいて、シーケンサ・ユニ
ット１８は、命令が「終了」したことを表す。プロセッ
サ１０は命令を、それらのプログラムされたシーケンス
の順序で「終了」する。

【００２９】ライトバック・ステージにおいて、シーケ
ンサ・ユニット１８は、リネーム・バッファ３４及び３
８から、それぞれ、ＧＰＲ３２及びＦＰＲ３６に情報を
コピーすることを指示する。シーケンサ・ユニット１８
は、選択されたリネーム・バッファにそのような情報の
コピーを記憶することを指示する。同様に、特定の命令
のライトバック・ステージにおいて、プロセッサ１０は
その特定の命令に応答してそれのアーキテクチャ状態を
更新する。プロセッサ１０は命令の各ライトバック・ス
テージを、それらのプログラムされたシーケンスの順序
で処理する。プロセッサ１０は、指定された状況におい
て命令の終了ステージ及びライトバック・ステージをマ
ージする。

【００３０】図示の実施例では、各命令は命令処理の各
ステージを終了するために１マシン・サイクルを必要と
する。それにもかかわらず、或命令（例えば、ＣＦＸＵ
２６において実行される複合固定小数点命令）は、１サ
イクルよりも多いサイクルを必要とすることがある。従
って、先行の命令の終了に必要な時間の変動に応答し
て、命令の実行ステージと終了ステージとの間には、可
変的な遅延が生じることがある。

【００３１】既知のシステムでは、相対的ブランチ命令
が、その相対的ブランチ命令に含まれたオフセットと共
にシステム・メモリ３９又は命令キャッシュ１４に記憶
される。シーケンス・ユニット１８が相対的ブランチ命
令をデコードする時、実行されるべき次の命令のロケー
ションを決定するために、現在の命令カウンタがそのオ
フセットに加えられる。プログラム・カウンタをオフセ
ットに加えることによって計算されたロケーションはタ
ーゲット命令のアドレスである。そこで、そのターゲッ
ト命令のアドレスはシーケンサ・ユニット１８によって
命令キャッシュ１４に返送されて命令キャッシュ１４か
らターゲット命令をフェッチさせ、それをシーケンサ・
ユニット１８に入力させる。ターゲット命令が命令キャ
ッシュ１４において見つからない場合、ターゲット命令
をシステム・メモリ３９から検索してそれを命令キャッ
シュ１４に入力するために、そのアドレスが命令キャッ
シュ１４によって使用される。従って、シーケンサ・ユ
ニット１８は命令キャッシュ１４からターゲット命令を
入力することが可能である。

【００３２】キャッシュ、又はブランチ・ターゲット・
アドレス・キャッシュのようなメモリ装置は、実アドレ
シング或いは仮想アドレシングを使用してアクセス可能
である。実アドレスはメモリ装置内の物理的ロケーショ
ンに対応する。仮想アドレスは有効アドレスと呼ばれる
こともある。仮想アドレスは、プログラマにとって利用
可能な完全なアドレス範囲であるアドレス空間をアドレ
スするために使用される。一般には、アドレス空間の大
きさは、データ処理システムに含まれたメモリ装置の物
理的ロケーションの大きさを超えるであろう。従って、
仮想アドレスの数は実アドレスの数を超えるであろう。
仮想アドレスの数が実アドレスの数を超える時、別名割
当て（ａｌｉａｓｉｎｇ）が生じることがある。別名割
当ては、単一の物理的ロケーション又は物理的アドレス
が２つ又はそれ以上の仮想アドレスによって表される時
に生じる。

【００３３】本発明の実施例では、相対的ブランチ命令
が命令キャッシュ１４に記憶される前に、ターゲット命
令のロケーションが計算され、命令キャッシュ１４にお
ける相対的ブランチ命令と共に記憶される。本実施例で
は、既知のシステムと違って、オフセットは相対的ブラ
ンチ命令と共に記憶されない。オフセットを記憶する代
わりに、ターゲット命令のロケーション又はアドレスが
オフセットに代わって相対的ブランチ命令と共に記憶さ
れる。従って、シーケンサ・ユニット１８が相対的ブラ
ンチ命令をデコードする時、ターゲット命令のアドレス
は既に知られている。現在のプログラム・カウンタがオ
フセットに加算されることを必要とする計算は行われる
必要がない。ターゲット命令のアドレスは、命令キャッ
シュ１４又はシステム・メモリ３９からターゲット命令
を検索するために直接使用可能である。

【００３４】本発明を使用することによって、図１にお
けるＢＴＡＣ２１は不必要になる。更に、ＢＴＡＣ予測
が正確なターゲット計算でもって置換されるので、図１
におけるプロセッサ１０に関するパフォーマンスの改良
が得られる。

【００３５】任意の数のビットによって命令の完全なア
ドレスを表すことが可能である。例えば、本実施例で
は、完全なアドレスは３２ビットの長さであろう。各ブ
ランチ命令に対して、そのブランチ命令のアドレスを表
すために、３２ビットの一部分しか使用されない。本実
施例では、ブランチ命令をアドレスするためには下位１
６ビットしか使用されない。

【００３６】図２は、オフセットを有する相対的ブラン
チ命令を含んだプログラミング・コードのセグメントの
図式表示であり、図３は、本実施例の方法及びシステム
に従ってプログラマにより意図された命令のオリジナル
・シーケンスである。本実施例の便宜上、有効アドレス
０ｘ１０００００００乃至０ｘ１００００ＦＦＦが、そ
れぞれ、物理的アドレス０ｘ００００００００乃至０ｘ
０００００ＦＦＦにマップし、有効アドレス０ｘ１００
０１０００乃至０ｘ１０００１ＦＦＦが、それぞれ、物
理的アドレス０ｘ００００２０００乃至０ｘ００００２
ＦＦＦにマップし、有効アドレス０ｘ１０００２０００
乃至０ｘ１０００２ＦＦＦが、それぞれ、物理的アドレ
ス０ｘ００００００００乃至０ｘ０００００ＦＦＦにマ
ップし、有効アドレス０ｘ１０００３０００乃至０ｘ１
０００３ＦＦＦが、それぞれ、物理的アドレス０ｘ００
００３０００乃至０ｘ００００３ＦＦＦにマップする。

【００３７】例えば、命令６０は、オフセット６２を含
む相対的ブランチ・アドレスである。命令６０は、それ
のオフセットと共に、物理的アドレス６４によって表さ
れたロケーションに記憶される。物理的アドレス６４は
プログラム・カウンタ６６によって表される。図２に示
された命令は、メモリ３９又は命令キャッシュ１４のよ
うなメモリ装置に記憶可能である。

【００３８】フェッチ・ステージの間に、命令６０が命
令キャッシュ１４又はメモリ３９からフェッチされる。
オフセット６２が、物理的アドレス６４である命令６０
のロケーションに加えられる。相対的ブランチ命令に対
して、そのオフセットがそのブランチ命令の有効アドレ
スに加えられる。本発明の１つの重要な局面によれば、
ブランチ命令と関連した次の命令又はターゲット命令の
ロケーションが計算され、しかる後、そのブランチ命令
と共に記憶される。このように、命令キャッシュ１４が
ロードされる時、ターゲット命令のロケーションが事前
計算される。

【００３９】ターゲット命令のロケーションの計算はそ
の命令の有効アドレスを使用して行われるように定義さ
れるので、相対的ブランチ命令のオフセットがその相対
的ブランチ命令の物理的アドレスに加えられることはな
い。それはその相対的ブランチ命令の有効アドレスに加
えられなければならない。

【００４０】仮想メモリとも呼ばれるアドレス空間は、
ページと呼ばれる固定サイズのセグメントに分割可能で
ある。ページ・サイズは種々のデータ処理システムの間
で変わり得るものである。アドレス空間内の特定のロケ
ーションをアドレスするためには、仮想アドレスは、特
定のページのアドレス及びそのページ内のオフセットを
含まなければならない。本実施例では、アドレス空間は
４Ｋバイト・ページに分割される。４Ｋバイト・ページ
をアドレスするためには、１２ビットが必要である。

【００４１】本発明の一実施例は、相対的ブランチ命令
に対する第２命令、即ち、ターゲット命令のロケーショ
ンの一部分だけの計算を与える。データ処理システムが
特定のページ・サイズを含む場合、その特定のページ・
サイズをアドレスするために必要なビットの数が計算さ
れ、その相対的ブランチ命令と共に記憶される。例え
ば、４Ｋバイト・ページ・サイズが使用される時、下位
１２ビットが計算され、相対的ブランチ命令及び事前計
算されたターゲット・ロケーションが仮想又は実キャッ
シュに記憶されているかどうかを考慮することなくその
相対的ブランチ命令と共に記憶可能である。これは、有
効アドレスの下位１２ビットがターゲット命令の物理的
アドレスの下位１２ビットと同じになるためである。

【００４２】ターゲット命令をフェッチするために命令
キャッシュ１４がアクセスされる時、ターゲット命令を
アドレスするために、相対的ブランチ命令と共に記憶さ
れた下位１２ビットが直ちに使用可能である。完全なア
ドレスを発生するためには、上位ビットが計算されなけ
ればならない。

【００４３】必要なすべてのアドレス・ビット以外のビ
ットの数が事前計算される時、残りのアドレス・ビット
を正しく計算するためには２つの付加ビットが必要であ
る。これらのビットの１つは、オフセットがプログラム
・カウンタに加えられた後に発生されるキャリー・アウ
ト・ビットである。他方のビットは、ブランチ命令をア
ドレスするために使用されるアドレスの１６ビット部分
を、完全なアドレスのために必要な全３２ビットまで拡
張するために、符号拡張ビットとして使用される。それ
ら２つの付加ビットは、命令における未使用ビット又は
状態にエンコード可能である。

【００４４】本実施例では、１２以外のビット数が事前
計算されそして相対的ブランチ命令と共に記憶される場
合、正しいターゲット命令を位置指定するためには、そ
の相対的ブランチ命令と共に記憶された事前計算された
アドレスが物理的アドレスに変換されなければならな
い。これは、有効アドレスを使用するようにアドレスの
計算が上で定義されたので必要である。記憶されたター
ゲット・アドレスは、相対的ブランチ命令と共に有効ア
ドレスとして記憶される。

【００４５】命令キャッシュ１４が実キャッシュである
場合、相対的ブランチ命令は、それの事前計算されたタ
ーゲット・アドレスと共に、その相対的ブランチ命令の
物理的アドレスに記憶される。別名割当てが生じる時、
図３の例におけるように、不正確なコード・シーケンス
が生じる。その例では、有効アドレス０ｘ１０００００
００乃至０ｘ１００００ＦＦＦが、それぞれ、物理的ア
ドレス０ｘ００００００００乃至０ｘ０００００ＦＦＦ
にマップし、有効アドレス０ｘ１０００２０００乃至０
ｘ１０００２ＦＦＦが、それぞれ、物理的アドレス０ｘ
００００００００乃至０ｘ０００００ＦＦＦにマップす
る。従って、命令６０及び６８は両方とも物理的ロケー
ション０ｘ００００００００に記憶されるであろう。物
理的ロケーション０ｘ００００００００に記憶された命
令６８に対するターゲット命令の計算は、そのコード・
シーケンスを有効アドレス０ｘ１０００２０００から、
０ｘ１０００３０００の適正な代わりとして、０ｘ１０
００１０００に流れさせるであろう。

【００４６】命令キャッシュ１４が仮想キャッシュであ
る場合、相対的ブランチ命令は、それの事前計算された
ターゲット・アドレスと共に、その相対的ブランチ命令
の有効アドレスに記憶される。

【００４７】従って、正しいコード・シーケンスを補償
するために、命令キャッシュ１４に対しては仮想キャッ
シュが利用されなければならず、或いは、仮想キャッシ
ュ又は実キャッシュのどちらかの場合、唯一の有効アド
レスが各物理的アドレスと関連付けられる。

【００４８】本実施例におけるメモリ空間のアドレシン
グにおいて考察されるべきもう１つの要素は現在実行さ
れているプログラム・コードのエンディアネス(Endiane
ss)である。エンディアネスにはビッグ・エンディアネ
ス及びリトル・エンディアネスがあり、ビッグ・エンデ
ィアネスは最高位桁のバイトを先頭にした数の状態を、
意味し、リトル・エンディアネスは最下位桁のバイトを
先頭にした数の状態を意味する。ビッグ・エンディアン
・コード及びリトル・エンディアン・コードはプログラ
ム・メモリにおける命令の配列において異なる。本実施
例では、リトル・エンディアン・コードは偶数及び奇数
アドレスの命令を正規のビッグ・エンディアンの配列か
らスワップさせる。従って、相対的ブランチ・ターゲッ
ト・ロケーションの計算は、そのコードがビッグ・エン
ディアンであるか或いはリトル・エンディアンであるか
に依存する。リトル・エンディアンに対するターゲット
を計算する時、命令アドレスの最下位ビットが正規のビ
ッグ・エンディアン・ターゲットから排他的ＯＲされな
ければならない。その機械がどのエンディアン・モード
で走っているかを決定するために、シーケンサの機械状
態レジスタにおけるビットが使用される。ブランチ・タ
ーゲット・ロケーションを事前計算する時、そのブラン
チ・ターゲット・ロケーションを計算するためにどちら
のエンディアン・モードが使用されたかをタグするため
に、１キャッシュ・ライン当たり１つのビットが使用さ
れる。このビットは、キャッシュのヒット又はミスを決
定するためのもう１つのタグとして命令フェッチ時に使
用可能である。アドレスされた命令はヒットのためには
キャッシュ内になければならないのみならず、正しいエ
ンディアン・モードで記憶されなければならないか、或
いはキャッシュ・ミスと見なされる。

【００４９】図４は、命令の処理、並びに、事前計算さ
れるべきビットの数がアドレス空間の単一ページをアド
レスするに必要なビットの数に等しい時のブランチ・タ
ーゲットの相対的アドレスの事前計算を説明する高レベ
ルのフロー・チャートである。図４に示された実施例
は、実キャッシュ又は仮想キャッシュを使用して実施可
能である。プロセスはブロック７０に示されるように開
始し、しかる後、ブロック７２に進む。ブロック７２
は、命令キャッシュ１４が処理されるべき次の命令を既
に含んでいるかどうかを決定することを示す。命令キャ
ッシュ１４が正しいエンディアン・モードで処理される
べき次の命令を含むという決定が行われる場合、プロセ
スはブロック８８に進む。命令キャッシュ１４が処理さ
れるべき次の命令を含んでいないという決定が行われる
場合、プロセスはブロック７４に進む。ブロック７４
は、メイン・メモリ３９から命令をフェッチすることを
示す。

【００５０】次に、ブロック７６は、処理されるべき命
令がブランチ命令であるかどうかを決定することを示
す。その命令がブランチ命令ではないという決定が行わ
れる場合、プロセスはブロック８６に進む。その命令が
ブランチ命令であるという決定が行われる場合、プロセ
スはブロック７８に進む。ブロック７８は、命令が相対
的ブランチ命令であるかどうかを決定することを示す。
その命令が相対的ブランチ命令ではないという決定が行
われる場合、プロセスはブロック８６に進む。その命令
が相対的ブランチ命令であるという決定が行われる場
合、プロセスはブロック８０に進む。ブロック８０は、
オフセットの下位１２ビットと相対的ブランチ命令の有
効アドレスの下位１２ビットとを加算することを示す。
しかる後、ブロック８２は、ブロック８０の加算の和で
ある事前計算されたターゲットでもってオフセットの下
位１２ビットを置換することを示す。

【００５１】ブロック８４は、ブロック８０の加算のキ
ャリー・アウトを相対的ブランチ命令に記憶することを
示す。次に、ブロック８６は、命令キャッシュ１４にお
ける相対的ブランチ命令を記憶することを示す。しかる
後、ブロック８８は、命令キャッシュ１４から命令を得
ることを示す。そこで、プロセスはブロック９０に進
む。ブロック９０は、命令キャッシュ１４から検索され
た命令がブランチ命令であるかどうかを決定することを
示す。その命令がブランチ命令ではないという決定が行
われる場合、プロセスはブロック９４に進む。その命令
がブランチ命令であるという決定が行われる場合、プロ
セスはブロック９２に進む。ブロック９２は、その命令
が相対的ブランチ命令であるかどうかを決定することを
示す。その命令が相対的ブランチ命令ではないという決
定が行われる場合、プロセスはブロック９４に進む。そ
の命令が相対的ブランチ命令であるという決定が行われ
る場合、プロセスはブロック９６に進む。ブロック９６
は、事前計算された下位１２ビットを直ちに命令キャッ
シュ１４に返送することを示す。次に、ブロック９８
は、キャリー・イン・ビットを含むブランチ命令の有効
アドレスの上位２０ビットにオフセットの上位ビットを
加算することを示す。オフセットは３２ビットに符号拡
張されている。次に、ブロック１００はブランチ命令の
実行を示す。そこで、プロセスは、図示のように、コネ
クタＡを通してブロック７２に戻る。

【００５２】図５は、命令の処理、並びに、事前計算さ
れるべきビットの数がアドレス空間の単一ページをアド
レスするに必要なビットの数よりも大きい時のブランチ
・ターゲットの相対的アドレスの事前計算を示す高レベ
ルのフロー・チャートである。図５に示された実施例は
仮想キャッシュを使用して実施可能である。

【００５３】便宜上、図５は、命令キャッシュにおける
事前計算されたブランチ・ターゲット・ロケーション・
アドレスのすべてのビットを記憶するに十分なスペース
が存在するものと仮定する。フル・アドレスよりも少な
いアドレスがオフセットに代わって記憶される場合、ブ
ランチを実行する前にフル・アドレスを計算するための
アクションが、図４のブロック８４及び９８におけるよ
うに行われる必要がある。

【００５４】プロセスは、図示のように、ブロック２０
において開始し、しかる後、ブロック１２２に進む。ブ
ロック１２２は、命令キャッシュ１４が処理されるべき
次の命令を既に含んでいるかどうかを決定することを示
す。命令キャッシュ１４が正しいエンディアン・モード
で処理されるべき次の命令を含んでいるという決定が行
われる場合、プロセスはブロック１３６に進む。命令キ
ャッシュ１４が処理されるべき次の命令を含んでいない
という決定が行われる場合、プロセスはブロック１２４
に進む。ブロック１２４は、メイン・メモリ３９から命
令をフェッチすることを示す。

【００５５】次に、ブロック１２６は、処理されるべき
命令がブランチ命令であるかどうかを決定することを示
す。その命令がブランチ命令ではないという決定が行わ
れる場合、プロセスはブロック１３４に進む。その命令
がブランチ命令であるという決定が行われる場合、プロ
セスはブロック１２８に進む。ブロック１２８は、その
命令が相対的ブランチ命令であるかどうかを決定するこ
とを示す。その命令が相対的ブランチ命令ではないとい
う決定が行われる場合、プロセスはブロック１３４に進
む。その命令が相対的ブランチ命令であるという決定が
行われる場合、プロセスはブロック１３０に進む。ブロ
ック１３０は、相対的ブランチ命令の有効アドレスにオ
フセットを加算することを示す。次に、ブロック１３２
は、ブロック１３０の加算の和である事前計算されたタ
ーゲットでもってそのオフセットを置換することを示
す。

【００５６】ブロック１３４は、相対的ブランチ命令の
有効アドレスを使用して、相対的ブランチ命令及び事前
計算されたターゲットを命令キャッシュ１４に記憶する
ことを示す。しかる後、ブロック１３６は命令キャッシ
ュ１４から命令を得ることを示す。そこで、プロセスは
ブロック１３８に進む。ブロック１３８は、命令キャッ
シュ１４から検索された命令がブランチ命令であるかど
うかを決定することを示す。その命令がブランチ命令で
はないという決定が行われる場合、プロセスはブロック
１４６に進む。その命令がブランチ命令であるという決
定が行われる場合、プロセスはブロック１４０に進む。
ブロック１４０は、その命令が相対的ブランチであるか
どうかを決定することを示す。その命令が相対的ブラン
チ命令ではないという決定が行われる場合、プロセスは
ブロック１４６に進む。ブロック１４６はその命令の実
行を示す。

【００５７】再び、ブロック１４０を参照すると、その
命令が相対的ブランチ命令であるという決定が行われる
場合、プロセスはブロック１４２に進む。ブロック１４
２は、相対的ブランチ命令と共に記憶された有効ターゲ
ット・アドレスを使用してターゲット命令をアクセスす
ることを示す。次に、ブロック１４４は相対的ブランチ
命令の実行を示す。そこで、プロセスは、図示のよう
に、コネクタＡを通してブロック１２２に戻る。

【００５８】図６は、命令の処理、並びに、事前計算さ
れるべきビットの数がアドレス空間の単一ページをアド
レスするに必要なビットの数よりも大きい時のブランチ
・ターゲットの相対的アドレスの事前計算を示す高レベ
ルのフロー・チャートである。図６に示された実施例
は、別名を許容しない実キャッシュを使用して実施され
る。

【００５９】便宜上、図６は、命令キャッシュにおける
事前計算されたブランチ・ターゲット・ロケーション・
アドレスのすべてのビットを記憶するに十分なスペース
が存在するものと仮定する。フル・アドレスよりも少な
いアドレスがオフセットに代わって記憶される場合、ブ
ランチを実行する前にフル・アドレスを計算するための
アクションが、図４のブロック８４及び９８におけるよ
うに行われる必要がある。

【００６０】プロセスは、図示のように、ブロック１６
０において開始し、しかる後、ブロック１６２に進む。
ブロック１６２は、命令キャッシュ１４が処理されるべ
き次の命令を既に含んでいるかどうかを決定することを
示す。命令キャッシュ１４が正しいエンディアン・モー
ドで処理されるべき次の命令を含んでいるという決定が
行われる場合、プロセスはブロック１７８に進む。命令
キャッシュ１４が処理されるべき次の命令を含んでいな
いという決定が行われる場合、プロセスはブロック１６
４に進む。ブロック１６４は、メイン・メモリ３９から
命令をフェッチすることを示す。

【００６１】次に、ブロック１６６は、処理されるべき
命令がブランチ命令であるかどうかを決定することを示
す。その命令がブランチ命令ではないという決定が行わ
れる場合、プロセスはブロック１７４に進む。その命令
がブランチ命令であるという決定が行われる場合、プロ
セスはブロック１６８に進む。ブロック１６８は、その
命令が相対的ブランチ命令であるかどうかを決定するこ
とを示す。その命令が相対的ブランチ命令ではないとい
う決定が行われる場合、プロセスはブロック１７４に進
む。その命令が相対的ブランチ命令であるという決定が
行われる場合、プロセスはブロック１７０に進む。ブロ
ック１７０は、相対的ブランチ命令の有効アドレスにオ
フセットを加算することを示す。次に、ブロック１７２
は、ブロック１７０の加算の和である事前計算されたタ
ーゲットでもってそのオフセットを置換することを示
す。

【００６２】ブロック１７４は、相対的ブランチ命令の
物理的アドレスを使用して、相対的ブランチ命令及び事
前計算されたターゲットを命令キャッシュ１４に記憶す
ることを示す。しかる後、ブロック１７８は命令キャッ
シュ１４から命令を得ることを示す。そこで、プロセス
はブロック１８０に進む。ブロック１８０は命令キャッ
シュ１４から検索された命令がブランチ命令であるかど
うかを決定することを示す。その命令がブランチ命令で
はないという決定が行われる場合、プロセスはブロック
１８４に進む。その命令がブランチ命令であるという決
定が行われる場合、プロセスはブロック１８２に進む。
ブロック１８２は、その命令が相対的ブランチであるか
どうかを決定することを示す。その命令が相対的ブラン
チ命令ではないという決定が行われる場合、プロセスは
ブロック１８４に進む。ブロック１８４はその命令の実
行を示す。

【００６３】再び、ブロック１８２を参照すると、命令
が相対的ブランチ命令であるという決定が行われる場
合、プロセスはブロック１８６に進む。ブロック１８６
は、相対的ブランチ命令と共に記憶された有効ターゲッ
ト・アドレスをターゲット命令のための物理的アドレス
に変換することを示す。次に、ブロック１８８は相対的
ブランチ命令の実行を示す。そこで、プロセスは図示の
ように、コネクタＡを通してブロック１６２に戻る。

【００６４】本実施例を詳細に示し及び説明したが、本
発明の趣旨及び技術的範囲を逸脱することなく形式及び
詳細における種々の変更を行い得ることは当業者には明
らかであろう。

【００６５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６６】（１）命令を記憶するためのキャッシュ・
メモリを有するデータ処理システムにおいて第１タイプ
の命令を処理する方法にして、処理されるべき第１命令
を決定するステップと、前記第１命令が第１タイプの命
令であるかどうかを決定するステップと、前記第１命令
が第１タイプの命令であることに応答して、前記第１命
令と関連した第１ロケーションを決定するステップと、
前記第１命令と関連した前記第１ロケーションからのオ
フセットを決定するステップと、前記第１ロケーション
及び前記オフセットを利用して、処理されるべき第２命
令の第２ロケーションを計算するステップと、前記第１
命令が前記キャッシュ・メモリにロードされる時、前記
第１命令と関連して前記第２ロケーションの少なくとも
一部分を記憶するステップと、を含む方法。 （２）前記第１命令が第１タイプの命令であるかどうか
を決定するステップは、更に、前記第１命令が相対的ブ
ランチ命令であるかどうかを決定するステップを含むこ
とを特徴とする上記（１）に記載の方法。 （３）前記第１命令が第１タイプの命令であることに応
答するステップは、前記第１命令と関連した第１アドレ
スを決定するステップを含むことを特徴とする上記
（１）に記載の方法。 （４）前記第２命令の第２ロケーションを計算するステ
ップは、前記第２アドレスを計算するために前記第１ア
ドレスを前記オフセットに加えることによって前記第２
命令の第２アドレスを決定するステップを含むことを特
徴とする上記（３）に記載の方法。 （５）前記第２命令の第２アドレスを決定するステップ
は、前記第２アドレスが多重ビットによって表されるこ
とを特徴とする上記（４）に記載の方法。 （６）前記第２ロケーションの少なくとも一部分を記憶
するステップは、更に、前記第２ロケーションの複数の
前記多重ビットを前記第１命令と共にメモリに記憶する
ステップを含むことを特徴とする上記（５）に記載の方
法。 （７）前記第２ロケーションの複数の前記多重ビットを
前記第１命令と共にメモリに記憶するステップは、更
に、前記第１命令の複数のビットを前記第２ロケーショ
ンの複数の前記多重ビットでもって置換するステップを
含むことを特徴とする上記（６）に記載の方法。 （８）前記第２ロケーションの複数の前記多重ビットを
記憶するステップは、更に、如何なるアドレス変換機構
によっても変更されない前記多重ビットの部分を、前記
第２ロケーションを計算するために必要な付加制御ビッ
トと共に記憶するステップを含むことを特徴とする上記
（６）に記載の方法。 （９）前記第２ロケーションの複数の前記多重ビットを
記憶するステップは、更に、前記第２ロケーションを計
算したエンディアン・モードを表すビットをメモリに記
憶するステップを含むことを特徴とする上記（６）に記
載の方法。 （１０）命令を記憶するためのキャッシュ・メモリを有
し、第１タイプの命令を処理するための処理システムに
して、処理されるべき第１命令を決定するための手段
と、前記第１命令が第１タイプの命令であるかどうかを
決定するための手段と、前記第１命令が第１タイプの命
令であることに応答して、前記第１命令と関連した第１
ロケーションを決定するための手段と、前記第１命令と
関連した前記第１ロケーションからのオフセットを決定
するための手段と、前記第１ロケーション及び前記オフ
セットを、処理されるべき第２命令の第２ロケーション
を利用して計算するための手段と、前記第１命令が前記
キャッシュ・メモリにロードされる時、前記第１命令と
関連した前記第２ロケーションの少なくとも一部分を記
憶するための手段と、を含むシステム。 （１１）前記第１命令が第１タイプの命令であるかどう
かを決定するための手段は、前記第１命令が相対的ブラ
ンチ命令であるかどうかを決定するための手段を含むこ
とを特徴とする上記（１０）に記載のシステム。 （１２）前記第１命令が第１タイプの命令であることに
応答するする手段は、前記第１命令と関連した第１アド
レスを決定するための手段を含むことを特徴とする上記
（１０）に記載のシステム。 （１３）前記第２命令の第２ロケーションを計算するた
めの手段は、前記第２アドレスを計算するために前記第
１アドレスを前記オフセットに加えることによって前記
第２命令の第２アドレスを決定するための手段を含むこ
とを特徴とする上記（１２）に記載のシステム。 （１４）前記第２命令の第２アドレスを決定するための
手段は、前記第２アドレスが多重ビットによって表され
ることを特徴とする上記（１３）に記載のシステム。 （１５）前記第２ロケーションの少なくとも一部分を記
憶するための手段は、更に、前記第２ロケーションの複
数の前記多重ビットを前記第１命令と共にメモリに記憶
するための手段を含むことを特徴とする上記（１４）に
記載のシステム。 （１６）前記第２ロケーションの複数の前記多重ビット
を前記第１命令と共にメモリに記憶するための手段は、
更に、前記第１命令の複数のビットを前記第２ロケーシ
ョンの複数の前記多重ビットでもって置換するための手
段を含むことを特徴とする上記（１５）に記載のシステ
ム。 （１７）前記第２ロケーションの複数の前記多重ビット
を記憶するための手段は、更に、如何なるアドレス変換
機構によっても変更されない前記多重ビットの部分を、
前記第２ロケーションを計算するために必要な付加制御
ビットと共に記憶する記憶するための手段を含むことを
特徴とする上記（１５）に記載のシステム。 （１８）複数の前記多重ビットを記憶するための手段
は、更に、前記第２ロケーションを計算したエンディア
ン・モードを表すビットをメモリに記憶するための手段
を含むことを特徴とする上記（１５）に記載のシステ
ム。

【図面の簡単な説明】

【図１】好適な実施例に従って情報を処理するためのプ
ロセッサのブロック図である。

【図２】オフセットを有する相対的ブランチ命令を含む
プログラミング・コードのセグメントの図式表示及び本
実施例の方法及びシステムに従った正しい命令シーケン
スを示す。

【図３】オフセットを有する相対的ブランチ命令を含む
プログラミング・コードのセグメントの図式表示及び本
実施例の方法及びシステムに従った正しい命令シーケン
スを示す。

【図４】本実施例の方法及びシステムに従って、データ
処理システム及び命令キャッシュを使用した相対的ブラ
ンチ命令の処理を示す高レベルのフロー・チャートであ
る。

【図５】本実施例の方法及びシステムに従って、データ
処理システム及び仮想アドレシングを使用する命令キャ
ッシュを使用した相対的ブランチ命令の処理を示す高レ
ベルのフロー・チャートである。

【図６】本実施例の方法及びシステムに従って、データ
処理システム及び実アドレシングを使用する命令キャッ
シュを使用した相対的ブランチ命令の処理を示す高レベ
ルのフロー・チャートである。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 594083818 モトローラ・インコーポレイテッド アメリカ合衆国60196、イリノイ州シャー ムバーク、イースト・アルゴンクイン・ロ ード1303、サ−ド・フロワー (72)発明者 テレンス・マシュー・ポッター アメリカ合衆国テキサス州、オースティ ン、ストーンレイク・ブルバード 9801、 ナンバー 1832 (72)発明者 ポール・チャールズ・ロッスバッハ アメリカ合衆国テキサス州、オースティ ン、アントラー・ベンド・ロード 11505 (72)発明者 トーマス・ルター・トーマス、ジュニア アメリカ合衆国テキサス州、オースティ ン、グレート・ヒルズ・トレイル 9009、 ナンバー 2612

Claims (18)

【特許請求の範囲】
1. 【請求項１】命令を記憶するためのキャッシュ・メモリ
   を有するデータ処理システムにおいて第１タイプの命令
   を処理する方法にして、 処理されるべき第１命令を決定するステップと、 前記第１命令が第１タイプの命令であるかどうかを決定
   するステップと、 前記第１命令が第１タイプの命令であることに応答し
   て、前記第１命令と関連した第１ロケーションを決定す
   るステップと、 前記第１命令と関連した前記第１ロケーションからのオ
   フセットを決定するステップと、 前記第１ロケーション及び前記オフセットを利用して、
   処理されるべき第２命令の第２ロケーションを計算する
   ステップと、 前記第１命令が前記キャッシュ・メモリにロードされる
   時、前記第１命令と関連して前記第２ロケーションの少
   なくとも一部分を記憶するステップと、 を含む方法。
2. 【請求項２】前記第１命令が第１タイプの命令であるか
   どうかを決定するステップは、更に、前記第１命令が相
   対的ブランチ命令であるかどうかを決定するステップを
   含むことを特徴とする請求項１に記載の方法。
3. 【請求項３】前記第１命令が第１タイプの命令であるこ
   とに応答するステップは、前記第１命令と関連した第１
   アドレスを決定するステップを含むことを特徴とする請
   求項１に記載の方法。
4. 【請求項４】前記第２命令の第２ロケーションを計算す
   るステップは、前記第２アドレスを計算するために前記
   第１アドレスを前記オフセットに加えることによって前
   記第２命令の第２アドレスを決定するステップを含むこ
   とを特徴とする請求項３に記載の方法。
5. 【請求項５】前記第２命令の第２アドレスを決定するス
   テップは、前記第２アドレスが多重ビットによって表さ
   れることを特徴とする請求項４に記載の方法。
6. 【請求項６】前記第２ロケーションの少なくとも一部分
   を記憶するステップは、更に、前記第２ロケーションの
   複数の前記多重ビットを前記第１命令と共にメモリに記
   憶するステップを含むことを特徴とする請求項５に記載
   の方法。
7. 【請求項７】前記第２ロケーションの複数の前記多重ビ
   ットを前記第１命令と共にメモリに記憶するステップ
   は、更に、前記第１命令の複数のビットを前記第２ロケ
   ーションの複数の前記多重ビットでもって置換するステ
   ップを含むことを特徴とする請求項６に記載の方法。
8. 【請求項８】前記第２ロケーションの複数の前記多重ビ
   ットを記憶するステップは、更に、如何なるアドレス変
   換機構によっても変更されない前記多重ビットの部分
   を、前記第２ロケーションを計算するために必要な付加
   制御ビットと共に記憶するステップを含むことを特徴と
   する請求項６に記載の方法。
9. 【請求項９】前記第２ロケーションの複数の前記多重ビ
   ットを記憶するステップは、更に、前記第２ロケーショ
   ンを計算したエンディアン・モードを表すビットをメモ
   リに記憶するステップを含むことを特徴とする請求項６
   に記載の方法。
10. 【請求項１０】命令を記憶するためのキャッシュ・メモ
    リを有し、第１タイプの命令を処理するための処理シス
    テムにして、 処理されるべき第１命令を決定するための手段と、 前記第１命令が第１タイプの命令であるかどうかを決定
    するための手段と、 前記第１命令が第１タイプの命令であることに応答し
    て、前記第１命令と関連した第１ロケーションを決定す
    るための手段と、 前記第１命令と関連した前記第１ロケーションからのオ
    フセットを決定するための手段と、 前記第１ロケーション及び前記オフセットを、処理され
    るべき第２命令の第２ロケーションを利用して計算する
    ための手段と、 前記第１命令が前記キャッシュ・メモリにロードされる
    時、前記第１命令と関連した前記第２ロケーションの少
    なくとも一部分を記憶するための手段と、 を含むシステム。
11. 【請求項１１】前記第１命令が第１タイプの命令である
    かどうかを決定するための手段は、前記第１命令が相対
    的ブランチ命令であるかどうかを決定するための手段を
    含むことを特徴とする請求項１０に記載のシステム。
12. 【請求項１２】前記第１命令が第１タイプの命令である
    ことに応答するする手段は、前記第１命令と関連した第
    １アドレスを決定するための手段を含むことを特徴とす
    る請求項１０に記載のシステム。
13. 【請求項１３】前記第２命令の第２ロケーションを計算
    するための手段は、前記第２アドレスを計算するために
    前記第１アドレスを前記オフセットに加えることによっ
    て前記第２命令の第２アドレスを決定するための手段を
    含むことを特徴とする請求項１２に記載のシステム。
14. 【請求項１４】前記第２命令の第２アドレスを決定する
    ための手段は、前記第２アドレスが多重ビットによって
    表されることを特徴とする請求項１３に記載のシステ
    ム。
15. 【請求項１５】前記第２ロケーションの少なくとも一部
    分を記憶するための手段は、更に、前記第２ロケーショ
    ンの複数の前記多重ビットを前記第１命令と共にメモリ
    に記憶するための手段を含むことを特徴とする請求項１
    ４に記載のシステム。
16. 【請求項１６】前記第２ロケーションの複数の前記多重
    ビットを前記第１命令と共にメモリに記憶するための手
    段は、更に、前記第１命令の複数のビットを前記第２ロ
    ケーションの複数の前記多重ビットでもって置換するた
    めの手段を含むことを特徴とする請求項１５に記載のシ
    ステム。
17. 【請求項１７】前記第２ロケーションの複数の前記多重
    ビットを記憶するための手段は、更に、如何なるアドレ
    ス変換機構によっても変更されない前記多重ビットの部
    分を、前記第２ロケーションを計算するために必要な付
    加制御ビットと共に記憶する記憶するための手段を含む
    ことを特徴とする請求項１５に記載のシステム。
18. 【請求項１８】複数の前記多重ビットを記憶するための
    手段は、更に、前記第２ロケーションを計算したエンデ
    ィアン・モードを表すビットをメモリに記憶するための
    手段を含むことを特徴とする請求項１５に記載のシステ
    ム。