JP2839075B2 - 処理システムを動作させる方法及び処理システム - Google Patents

処理システムを動作させる方法及び処理システム

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JP2839075B2
JP2839075B2 JP6317961A JP31796194A JP2839075B2 JP 2839075 B2 JP2839075 B2 JP 2839075B2 JP 6317961 A JP6317961 A JP 6317961A JP 31796194 A JP31796194 A JP 31796194A JP 2839075 B2 JP2839075 B2 JP 2839075B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、情報を処理するための
システムに係り、更に詳細に説明すれば、処理システム
及びその動作方法に係る。
【０００２】
【従来の技術】スーパー・スカラ処理システムは、複数
の命令を同時に実行するために複数の実行ユニットを含
んでいる。一部の処理システムは、投機的（speculativ
e ）分岐をサポートしている。従って、一の条件付き分
岐命令に応答して、処理システムは、その処理を複数の
可能な目標命令シーケンスのうちの選択された１つに投
機的に分岐させる。このような投機的分岐は、前記選択
された命令シーケンスが正しいシーケンスであるか否か
を実際に決定する前に行われる。
【０００３】もし、後の時点でこの投機的分岐が正しい
ことを決定すれば、処理システムは、前記選択された命
令シーケンスの実行を継続する。他方、後の時点でその
分岐が誤りであることを決定すれば、処理システムは、
１つ又は複数の正しい命令の処理を開始する。代表的な
従来技術の処理システムは、分岐が誤りであると決定し
た後の、正しい命令の処理が遅延するという欠点を有し
ている。
【０００４】
【発明が解決しようとする課題】従って、代表的な従来
技術に比較して、分岐が誤りであると決定した後の正し
い命令の処理の遅延を相対的に減少させることができる
処理システム及び方法について、明白な要請が存在す
る。
【０００５】
【課題を解決するための手段】本発明に従った処理シス
テム及びその動作方法では、複数の分岐命令に応答し
て、当該複数の分岐命令の実行の前に、一の命令が処理
される。これらの分岐命令のうち何れかの実行に応答し
て、当該実行された分岐命令の完了の前に、前記命令の
処理が取り消される。
【０００６】本発明の利点は、代表的な従来技術と比較
して、分岐が誤りであると決定した後の正しい命令の処
理の遅延が少ないことにある。
【０００７】
【実施例】図１〜図１１を参照すると、本発明の実施例
及びその利点を一層詳細に理解することができる。これ
らの図面では、同一の対応する部分に同一の参照符号が
付されている。
【０００８】図１には、本発明の実施例に従ったプロセ
ッサ１０の構成が示されている。プロセッサ１０は、単
一の集積回路に搭載したスーパー・スカラ型のマイクロ
プロセッサである。従って、後述するように、プロセッ
サ１０は、種々のユニット、レジスタ、バッファ、メモ
リ及び他の部分を含んでおり、これらの全ての構成要素
が集積回路によって形成される。また、プロセッサ１０
は、縮小命令セット・コンピュータ（ＲＩＳＣ）技法に
従って動作する。図１に示されているように、システム
・バス１１が、プロセッサ１０のバス・インタフェース
・ユニット（以下「ＢＩＵ」と略記）１２に接続されて
いる。ＢＩＵ１２は、プロセッサ１０とシステム・バス
１１の間の情報の転送を制御する。
【０００９】ＢＩＵ１２は、プロセッサ１０の命令キャ
ッシュ１４及びデータ・キャッシュ１６に接続されてい
る。命令キャッシュ１４は、シーケンサ・ユニット１８
に複数の命令を供給する。命令キャッシュ１４からのこ
れらの命令に応答して、シーケンサ・ユニット１８は、
プロセッサ１０の他の実行回路に選択的に命令を供給す
る。
【００１０】シーケンサ・ユニット１８に加えて、プロ
セッサ１０の実行回路には、複数の実行ユニットとし
て、分岐ユニット２０、固定小数点ユニットＡ（以下
「ＦＸＵＡ」と略記）２２、固定小数点ユニットＢ（以
下「ＦＸＵＢ」と略記）２４、複合固定小数点ユニット
（以下「ＣＦＸＵ」と略記）２６、ロード／ストア・ユ
ニット（以下「ＬＳＵ」と略記）２８及び浮動小数点ユ
ニット（以下「ＦＰＵ」と略記）３０が含まれている。
ＦＸＵＡ２２、ＦＸＵＢ２４、ＣＦＸＵ２６及びＬＳＵ
２８は、それぞれのソース・オペランド情報を、汎用レ
ジスタ（以下「ＧＰＲ」と略記）３２及び固定小数点用
名前変更（リネーム）バッファ３４から受け取る。更に
は、ＦＸＵＡ２２及びＦＸＵＢ２４は、キャリー・ビッ
ト・レジスタ（以下「ＣＡレジスタ」と略記）４２から
キャリー・ビットを受け取る。ＦＸＵＡ２２、ＦＸＵＢ
２４、ＣＦＸＵ２６及びＬＳＵ２８は、それぞれの動作
の結果（宛先オペランド情報）を、名前変更バッファ３
４内の選択されたエントリに格納するために供給する。
また、ＣＦＸＵ２６は、専用レジスタ（以下「ＳＰＲ」
と略記）４０との間で、ソース・オペランド情報及び宛
先オペランド情報を授受する。
【００１１】ＦＰＵ３０は、ソース・オペランド情報
を、浮動小数点レジスタ（以下「ＦＰＲ」と略記）３６
及び浮動小数点用名前変更バッファ３８から受け取る。
ＦＰＵ３０は、その動作の結果（宛先オペランド情報）
を、名前変更バッファ３８内の選択されたエントリに格
納するために供給する。
【００１２】「ロード」命令に応答して、ＬＳＵ２８
は、データ・キャッシュ１６からの情報を受け取るとと
もに、この情報を、名前変更バッファ３４及び３８のう
ちの選択された１つにコピーする。もし、この情報が、
データ・キャッシュ１６内に格納されていなければ、デ
ータ・キャッシュ１６は、システム・バス１１に接続さ
れたシステム・メモリ３９から（ＢＩＵ１２及びシステ
ム・バス１１を介して）この情報を受け取る。更に、デ
ータ・キャッシュ１６は、その内部に格納されている情
報を、（ＢＩＵ１２及びシステム・バス１１を介して）
システム・バス１１に接続されたシステム・メモリ３９
へ供給することができる。「ストア」命令に応答して、
ＬＳＵ２８は、ＧＰＲ３２及びＦＰＲ３６のうちの選択
された１つから情報を受け取り、その情報をデータ・キ
ャッシュ１６へコピーする。
【００１３】シーケンサ・ユニット１８は、ＧＰＲ３２
及びＦＰＲ３６との間で情報を授受する。分岐ユニット
２０は、シーケンサ・ユニット１８から、複数の命令
と、プロセッサ１０の現状態を指示する信号を受け取
る。これらの命令と信号に応答して、分岐ユニット２０
は、プロセッサ１０が実行すべき一の命令シーケンスを
格納する処の、適当なメモリ・アドレスを指示する信号
を（シーケンサ・ユニット１８に）供給する。分岐ユニ
ット２０からのこのような信号に応答して、シーケンサ
・ユニット１８は、命令キャッシュ１４から、指示され
た命令シーケンスを受け取る。もし、１つ又は複数の命
令シーケンスが、命令キャッシュ１４内に格納されてい
なければ、命令キャッシュ１４は、これらの命令を、シ
ステム・バス１１に接続されたシステム・メモリ３９か
ら（ＢＩＵ１２及びシステム・バス１１を介して）受け
取る。
【００１４】命令キャッシュ１４から受け取られた命令
に応答して、シーケンサ・ユニット１８は、これらの命
令を、実行ユニット２０、２２、２４、２６、２８及び
３０のうちの選択された１つに、選択的にディスパッチ
する。実行ユニットの各々は、特定クラスの命令を実行
する。例えば、ＦＸＵＡ２２及びＦＸＵＢ２４は、ソー
ス・オペランドについて、第１クラスの固定小数点算術
演算（加算、減算、論理積、論理和、排他的論理和な
ど）を実行する。ＣＦＸＵ２６は、ソース・オペランド
について、第２クラスの固定小数点演算（固定小数点乗
除算など）を実行する。ＦＰＵ３０は、ソース・オペラ
ンドについて、浮動小数点演算（浮動小数点乗除算な
ど）を実行する。
【００１５】情報が、固定小数点用名前変更バッファ３
４のうちの選択された１つに格納される際、そのような
情報は、当該選択された名前変更バッファが割り振られ
ている命令によって指定される処の、一の格納位置（例
えば、ＧＰＲ３２のうちの１つ又はＣＡレジスタ４２）
と関連付けられる。名前変更バッファ３４のうちの選択
された１つに格納されている情報は、シーケンサ・ユニ
ット１８からの信号に応答して、それに関連するＧＰＲ
３２のうちの１つ（又はＣＡレジスタ４２）にコピーさ
れる。シーケンサ・ユニット１８は、その情報を生成し
た命令の「完了」に応答して、名前変更バッファ３４の
うちの選択された１つに格納されている情報の前記コピ
ー動作を指令する。このようなコピー動作は、「ライト
バック」と呼ばれる。
【００１６】情報が、浮動小数点用名前変更バッファ３
８のうちの選択された１つに格納される際、そのような
情報は、ＦＰＲ３６のうちの１つと関連付けられる。名
前変更バッファ３８のうちの選択された１つに格納され
ている情報は、シーケンサ・ユニット１８からの信号に
応答して、ＦＰＲ３６のうちの関連する１つにコピーさ
れる。シーケンサ・ユニット１８は、その情報を生成し
た命令の「完了」に応答して、名前変更バッファ３８の
うちの選択された１つに格納されている情報の前記コピ
ー動作を指令する。
【００１７】プロセッサ１０は、種々の実行ユニット２
０、２２、２４、２６、２８及び３０において、複数の
命令を同時に処理することによって、高性能を達成す
る。従って、各命令は、一連の段階（ステージ）として
処理され、各段階は、他の命令の諸段階と並列に実行可
能である。このような技法は、「パイプライン化」と呼
ばれる。実施例の一の側面に従って、一の命令は、６段
階（フェッチ、デコード、ディスパッチ、実行、完了及
びライトバック）として処理されるのが普通である。
【００１８】フェッチ段階では、シーケンサ・ユニット
１８は、分岐ユニット２０及びシーケンサ・ユニット１
８に関連して既に説明した、命令シーケンスを格納する
１つ又は複数のメモリ・アドレスから１つ又は複数の命
令を（命令キャッシュ１４から）選択的に受け取る。
【００１９】デコード段階では、シーケンサ・ユニット
１８は、最大４つまでのフェッチされた命令をデコード
する。
【００２０】ディスパッチ段階では、シーケンサ・ユニ
ット１８は、ディスパッチされる命令の結果（宛先オペ
ランド情報）のために名前変更バッファ３４又は３８の
エントリを予約した後に、実行ユニット２０、２２、２
４、２６、２８及び３０のうちの（デコード段階中のデ
コードに応答して）選択された実行ユニットに対し、最
大４つまでのデコードされた命令を選択的にディスパッ
チする。ディスパッチ段階では、ディスパッチされた命
令のために選択された実行ユニットに対し、オペランド
情報が供給される。プロセッサ１０は、プログラムされ
たシーケンスの順序で、諸命令をディスパッチする。
【００２１】実行段階では、諸実行ユニットが、ディス
パッチされた命令を実行するとともに、前述のように名
前変更バッファ３４又は３８内の選択されたエントリに
格納するために、それらの動作の結果（宛先オペランド
情報）を供給する。このように、プロセッサ１０は、複
数の命令をそのプログラムされたシーケンスに対して順
序外（out-of-order）で実行することができる。
【００２２】完了段階では、シーケンサ・ユニット１８
は、一の命令が「完了」したことを指示する。プロセッ
サ１０は、複数の命令をプログラムされたシーケンスの
順序で「完了」する。
【００２３】ライトバック段階では、シーケンサ・ユニ
ット１８は、名前変更バッファ３４及び３８からＧＰＲ
３２及びＦＰＲ３６への情報のコピー動作をそれぞれ指
示する。シーケンサ・ユニット１８は、選択された名前
変更バッファに格納されている情報のコピー動作を指令
する。同様に、特定の命令のライトバック段階では、プ
ロセッサ１０は、当該特定の命令に応答して、そのアー
キテクチャ上の状態を更新する。プロセッサ１０は、そ
れぞれの命令の「ライトバック」段を、これらの命令が
プログラムされたシーケンスの順序で処理する。指定さ
れた状況において、プロセッサ１０は、一の命令の完了
段階及びライトバック段階を有利に併合することができ
る。
【００２４】実施例では、各命令は、命令処理の各段階
を完了するのに１マシン・サイクルを必要とする。それ
にも拘わらず、一部の命令（例えば、ＣＦＸＵ２６によ
って実行される複合固定小数点命令）は、複数のマシン
・サイクルを必要とすることがある。従って、先行する
命令の完了に必要な時間が変動することに起因して、特
定の命令の実行段階と完了段階の間に可変的な遅延が生
ずることがある。
【００２５】図２には、実施例の諸基本ブロックに割り
当てられる複数の命令が、概念的に例示されている。図
３には、プロセッサ１０によって処理される図２の命令
の種々の段階が、概念的に示されている。重要なこと
は、プロセッサ１０が、投機的分岐をサポートするとい
うことである。
【００２６】従って、一の条件付き分岐命令に応答し
て、プロセッサ１０は、その処理を複数の可能な目標命
令シーケンスのうちの選択された１つに投機的に分岐さ
せる。この投機的な分岐は、前記選択された命令シーケ
ンスが正しいシーケンスであるか否かを実際に決定する
前に行われる。かくて、プロセッサ１０は、前記選択さ
れた命令シーケンスが正しいシーケンスであるか否かを
実際に決定する前に、即ち分岐ユニット２０が前記条件
付き分岐命令を実行する前に、前記選択された命令シー
ケンスを投機的に処理する。このような投機的な分岐
は、前記条件付き分岐命令の一の分岐条件の状態を、プ
ロセッサ１０が予測することに応じて行われる。プロセ
ッサ１０は、前記分岐条件が、まだ実行を終了していな
い先行命令の結果に依存する場合に、この状態を予測す
る。
【００２７】そのような先行命令の実行を終了した後、
プロセッサ１０は、前記分岐条件の実際の状態を決定
し、そして分岐ユニット２０が、前記条件付き分岐命令
を実行する。もし、実際の状態が予測された状態と同じ
であれば、予測された状態は正しい。他方、実際の状態
が予測された状態と相違すれば、予測された状態は誤り
である。
【００２８】もし、予測された状態が正しければ、前記
選択された命令シーケンスは、正しいシーケンスであ
り、プロセッサ１０は、その選択された命令シーケンス
の処理を継続する。他方、予測された状態が誤りであれ
ば、前記選択された命令シーケンスは、正しいシーケン
スではない。予測された状態が誤りである状況では、プ
ロセッサ１０は、前記選択された命令シーケンスの処理
を停止し（取り消し）、前記選択された命令シーケンス
の処理の影響を逆転することによって誤予測から回復す
るとともに、前記分岐条件の実際の状態に応じた正しい
命令シーケンスの処理を開始する。
【００２９】図２及び図３の例に示されているように、
プロセッサ１０は、２つの命令、即ち乗算（ＭＵＬ）命
令及び第１の条件付き分岐命令（ＢＲＮ１）を、基本ブ
ロック番号（ＢＢＩＤ）＝１に割り当てる。サイクル４
の間の分岐エントリＡでは、プロセッサ１０は、ＢＲＮ
１命令に応答して、その処理をＢＲＮ１命令から加算命
令（ＡＤＤ）に投機的に分岐させる。プロセッサ１０
は、ＡＤＤ命令と第２の条件付き分岐命令（ＢＲＮ２)
をＢＢＩＤ＝２に割り当てる。
【００３０】サイクル５の間の分岐エントリＢでは、プ
ロセッサ１０は、ＢＲＮ２命令に応答して、その処理を
ＢＲＮ２命令から除算命令（ＤＩＶ）へ投機的に分岐さ
せるとともに、この命令をＢＢＩＤ＝３に割り当てる。
ここで留意すべきは、プロセッサ１０は、後のサイクル
９になるまでＢＲＮ１命令の分岐条件の実際の状態を決
定しないにも拘わらず、サイクル５の間にＢＲＮ２命令
に応答して、その処理を投機的に分岐させることができ
る、という点である。
【００３１】従って、実施例の重要な側面に従って、プ
ロセッサ１０は、後の時点まで先行する分岐命令（例え
ば、ＢＲＮ１命令）の分岐条件の実際の状態を決定しな
い場合であっても、これに後続する分岐命令（例えば、
ＢＲＮ２命令）に応答して、その処理を投機的に分岐さ
せることができる。かくて、プロセッサ１０は、複数の
分岐命令の分岐条件のうち任意の分岐条件の実際の状態
を決定する前に、これらの複数の分岐命令に同時に応答
して、その処理を投機的に分岐させることができる。
【００３２】サイクル６の間、プロセッサ１０は、ＢＲ
Ｎ２命令を実行して、ＢＲＮ２命令の分岐条件の実際の
状態を決定する。図２及び図３の例では、ＢＲＮ２命令
の分岐条件の実際の状態は、予測された状態と異なって
いる。従って、この予測された状態は誤りであるから、
前記選択された命令シーケンス（即ち、プロセッサ１０
がその処理を投機的に分岐させたＤＩＶ命令）は正しく
ない。ＢＲＮ２命令の分岐条件の予測された状態が誤り
であるという決定に応答して、プロセッサ１０は、サイ
クル７の間に、ＤＩＶ命令の処理を取り消し、このＤＩ
Ｖ命令の処理の影響を逆転することによって誤予測から
回復する。
【００３３】従って、プロセッサ１０は、先行する分岐
命令（例えば、ＢＲＮ１命令）の分岐条件の実際の状態
を後の時点まで決定しない場合であっても、これに後続
する分岐命令（例えば、ＢＲＮ２命令）の分岐条件の状
態の誤予測から回復することができる。
【００３４】また、サイクル７の間、プロセッサ１０
は、ＢＲＮ２命令の分岐条件の実際の状態に応答して、
正しい命令シーケンスの処理を開始する。具体的には、
プロセッサ１０は、シフト命令（ＳＨＩＦＴ）及び第３
の分岐命令（ＢＲＮ３）をフェッチする。プロセッサ１
０は、このＳＨＩＦＴ命令及びＢＲＮ３命令にＢＢＩＤ
＝３を割り当てる。つまり、プロセッサ１０は、ＤＩＶ
命令（前にＢＢＩＤ＝３を割り当てられていた）の取り
消しに応答して、ＢＢＩＤ＝３を再利用するのである。
代替実施例では、プロセッサ１０は、サイクル４の間
に、ＤＩＶ命令のフェッチと並列に、ＳＨＩＦＴ命令及
びＢＲＮ３命令をプリフェッチすることになろう。この
ような代替実施例では、プロセッサ１０は、サイクル７
（サイクル８ではなく）の間に、ＳＨＩＦＴ命令及びＢ
ＲＮ３命令をディスパッチし、その結果、サイクル８
（サイクル９ではなく）の間に、これらのＳＨＩＦＴ命
令及びＢＲＮ３命令が実行されることになろう。
【００３５】従って、実施例の重要な側面に従って、プ
ロセッサ１０は、分岐条件の実際の状態が予測された状
態と異なることに応答して、直ちに正しい命令シーケン
スの処理を開始することができる。正しい命令シーケン
スの処理を開始するため、プロセッサ１０は、当該分岐
命令に先行する全ての命令の実行を終了する必要はな
い。かくて、プロセッサ１０は、正しい命令シーケンス
の処理を開始するために、当該分岐命令を「完了」する
必要はない。
【００３６】例えば、図３では、ＭＵＬ命令は、サイク
ル８になるまで実行を終了しない。それにも拘わらず、
プロセッサ１０は、このＭＵＬ命令の実行を終了する前
のサイクル７の間に、これに後続するＳＨＩＦＴ命令及
びＢＲＮ３命令の処理を開始する。重要であるのは、Ｍ
ＵＬ命令及びＤＩＶ命令は、サイクル３及び５の間に、
ＣＦＸＵ２６に対しそれぞれディスパッチされるが、プ
ロセッサ１０は、ＣＦＸＵ２６内のＭＵＬ命令の実行を
取り消さずに、サイクル７の間に、ＣＦＸＵ２６内のＤ
ＩＶ命令の実行を選択的に取り消すことができる、とい
う点である。同様に、プロセッサ１０は、一の分岐条件
の実際の状態が予測された状態と異なることに応答し
て、ＣＦＸＵ２６に対し追加の命令を直ちにディスパッ
チすることができる。
【００３７】サイクル９の間、プロセッサ１０は、ＢＲ
Ｎ１命令を実行して、ＢＲＮ１命令の分岐条件の実際の
状態を決定する。図２及び図３の例では、ＢＲＮ１命令
の分岐条件の実際の状態は、予測された状態と異なって
いる。従って、この予測された状態は誤りであるから、
前記選択された命令シーケンス（即ち、プロセッサ１０
がその処理を投機的に分岐させたＡＤＤ命令、ＢＲＮ２
命令、ＤＩＶ命令、ＳＨＩＦＴ命令及びＢＲＮ３命令）
は、正しくない。ＢＲＮ１命令の分岐条件の予測された
状態が誤りであるという決定に応答して、プロセッサ１
０は、サイクル１０の間に、ＡＤＤ命令、ＢＲＮ２命
令、ＳＨＩＦＴ命令及びＢＲＮ３命令（ＤＩＶ命令はサ
イクル７の間に既に取り消されている）の処理を取り消
すとともに、ＡＤＤ命令、ＢＲＮ２命令、ＳＨＩＦＴ命
令及びＢＲＮ３命令の処理の影響を逆転することによっ
て誤予測から回復する。
【００３８】また、サイクル１０の間、プロセッサ１０
は、ＢＲＮ１命令の分岐条件の実際の状態に応答して、
正しい命令シーケンスの処理を開始する。具体的には、
プロセッサ１０は、減算命令（ＳＵＢ）をフェッチす
る。プロセッサ１０は、ＳＵＢ命令にＢＢＩＤ＝２を割
り当てる。つまり、プロセッサ１０は、ＡＤＤ命令及び
ＢＲＮ２命令（前にＢＢＩＤ＝２を割り当てられてい
た）の取り消しに応答して、ＢＢＩＤ＝２を再利用する
のである。
【００３９】図４には、シーケンサ・ユニット１８の構
成が概略的に示されている。前述のように、フェッチ段
階では、シーケンサ・ユニット１８が、命令キャッシュ
１４から最大４つまでの命令を選択的に受け取り、それ
らの命令を命令バッファ７０内に格納する。デコード段
階では、デコード論理機構７２が、命令バッファ７０か
ら最大４つまでのフェッチされた命令を受け取って、こ
れらの命令をデコードする。ディスパッチ段階では、デ
ィスパッチ論理機構７４が、実行ユニット２０、２２、
２４、２６、２８及び３０のうちの（デコード段階中の
デコードに応答して）選択された実行ユニットに対し、
最大４つまでのデコードされた命令をディスパッチす
る。
【００４０】図５には、シーケンサ・ユニット１８内の
順序変更（リオーダ）バッファ７６の構成が概念的に示
されている。図示のように、順序変更バッファ７６は、
それぞれバッファ番号０〜１５を有するように表記され
た１６個のエントリを有する。各エントリは、５つのフ
ィールドとして、命令タイプ・フィールド、ＧＰＲ宛先
数フィールド、ＦＰＲ宛先数フィールド、終了フィール
ド及び例外フィールドを有する。
【００４１】図４も参照すると、ディスパッチ論理機構
７４が一の実行ユニットに対し一の命令をディスパッチ
する際に、シーケンサ・ユニット１８は、このディスパ
ッチされた命令を順序変更バッファ７６内の関連する一
のエントリに割り当てる。シーケンサ・ユニット１８
は、順序変更バッファ７６内の諸エントリを、先入れ先
出し式の規則に基づき且つ回転的な態様で、ディスパッ
チされた諸命令に割り当てる（又は関連付ける）。即
ち、シーケンサ・ユニット１８は、まずエントリ０を割
り当て、その後はエントリ１〜１５を順番に割り当て、
その後は再びエントリ０を割り当てる、ということであ
る。ディスパッチされた命令が、順序変更バッファ７６
内の関連するエントリを割り当てられる際、ディスパッ
チ論理機構７４は、順序変更バッファ７６内の関連する
エントリの種々のフィールド及びサブフィールドに格納
するために、当該ディスパッチされた命令に関する情報
を供給する。
【００４２】例えば、図５のエントリ１は、この命令が
ＦＸＵＡ２２にディスパッチされたことを指示してい
る。また、実施例の他の重要な側面に従って、このエン
トリ１は、ディスパッチされた命令が、１つのＧＰＲ宛
先レジスタを有し（ＧＰＲ宛先数フィールド＝１）、０
個のＦＰＲ宛先レジスタを有し（ＦＰＲ宛先数フィール
ド＝０）、まだ終了しておらず（終了フィールド＝
０）、まだ例外を発生していない（例外フィールド＝
０）ことを指示する。
【００４３】一の実行ユニットがディスパッチされた一
の命令を実行する際、この実行ユニットは、当該命令に
関連する順序変更バッファ７６内のエントリを変更す
る。具体的には、このディスパッチされた命令の実行終
了に応答して、この実行ユニットは、このエントリの終
了フィールドを変更する（終了フィールド＝１）。も
し、このディスパッチされた命令の実行中に一の例外に
遭遇すれば、この実行ユニットは、このエントリの例外
フィールドを変更する（例外フィールド＝１）。
【００４４】図５には、割り振りポインタ７３及び完了
ポインタ７５が示されている。プロセッサ１０は、順序
変更バッファ７６の読み取り／書き込みを制御するため
に、これらのポインタを維持する。プロセッサ１０は、
一の順序変更バッファ・エントリが特定の命令に割り振
られている（又は関連付けられている）か否かを指示す
るために、割り振りポインタ７３を維持する。図示のよ
うに、割り振りポインタ７３は、順序変更バッファ・エ
ントリ３を指定することにより、この順序変更バッファ
・エントリ３が、一の命令への割り振りに使用可能な次
の順序変更バッファ・エントリであることを指示する。
【００４５】また、プロセッサ１０は、（以前に特定の
命令に割り振られた順序変更バッファ・エントリについ
て）特定の命令が次の条件を満足するか否かを指示する
ために、完了ポインタ７５を維持する。 条件１：（この命令をディスパッチされた）実行ユニッ
トが、この命令の実行を終了する。 条件２：この命令の任意の処理段階中に、例外に遭遇し
なかった。 条件３：以前にディスパッチされた全ての命令が、条件
１及び条件２を満足する。
【００４６】図５に示されているように、完了ポインタ
７５は、順序変更バッファ・エントリ１を指定すること
により、この順序変更バッファ・エントリ１が、条件１
〜３を満足し得る次の順序変更バッファ・エントリであ
ることを指示する。従って、「有効な」順序変更バッフ
ァ・エントリとは、完了ポインタ７５が指定する順序変
更バッファ・エントリと、これに後続する順序変更バッ
ファ・エントリであって、割り振りポインタ７３が指定
する順序変更バッファ・エントリの前までの順序変更バ
ッファ・エントリとして定義することができる。
【００４７】図４を再び参照すると、順序変更バッファ
７６の諸エントリは、シーケンサ・ユニット１８の完了
論理機構８０及び例外論理機構８２によって読み取られ
る。例外論理機構８２は、順序変更バッファ７６の例外
フィールドに応答して、ディスパッチされた命令の実行
中に遭遇する例外を処理する。完了論理機構８０は、順
序変更バッファ７６の終了フィールド及び例外フィール
ドに応答して、ディスパッチ論理機構７４及び順序変更
バッファ７６に対し信号を供給する。完了論理機構８０
は、これらの信号を通して、諸命令がプログラムされた
シーケンスの順序で「完了」したことを指示する。完了
論理機構８０が一の命令の「完了」を指示するのは、そ
の命令が次の条件を満足する場合である。 条件１：（その命令をディスパッチされた）実行ユニッ
トが、その命令の実行を終了する（その命令に関連する
順序変更バッファ・エントリ内の終了フィールド＝
１）。 条件２：その命令の任意の処理段階中に、例外に遭遇し
なかった（その命令に関連する順序変更バッファ・エン
トリの例外フィールド＝０）。 条件３：以前にディスパッチされた全ての命令が、条件
１及び条件２を満足する。
【００４８】ディスパッチ論理機構７４は、順序変更バ
ッファ７６内の情報に応答して、ディスパッチすべき適
当な数の追加命令を決定する。
【００４９】順序変更バッファ７６は、分岐ユニット２
０から CORRECTION（訂正）信号及び BRANCH ROBTAG
（分岐順序変更バッファ・タグ）信号を受け取る。CORR
ECTION信号については、図８に関連して後述する。 BRA
NCH ROBTAG信号については、図８及び図１０に関連して
後述する。更に、順序変更バッファ７６は、実行ユニッ
ト２０、２２、２４、２６、２８及び３０に対し、DISP
ATCH ROBTAG（ディスパッチ・順序変更バッファ・タ
グ）信号を供給する。DISPATCH ROBTAG信号について
は、図７、図８及び図１０に関連して後述する。
【００５０】ディスパッチ論理機構７４は、任意のタイ
プの分岐命令（条件付き分岐命令又はその他の分岐命
令）のディスパッチに応答して、DISPATCHED A BRANCH
（分岐ディスパッチ済み）信号を供給し、この信号は、
基本ブロック制御論理機構（以下「ＢＢＣＬ」と略記）
８４によって受け取られる。更に、ＢＢＣＬ８４は、分
岐ユニット２０から CORRECTION 信号及び BRANCH BBID
（分岐ＢＢＩＤ）信号を受け取る。BRANCH BBID 信号に
ついては、図８及び図１０に関連して後述する。図４に
示されているように、ＢＢＣＬ８４は、実行ユニット２
０、２２、２４、２６、２８及び３０に対し、DISPATCH
BBID （ディスパッチＢＢＩＤ）信号及びCANCEL BBID
（取り消しＢＢＩＤ）信号を供給する。
【００５１】図６には、名前変更バッファ３４の構成が
概念的に示されている。説明を簡潔にするため、以下で
は、浮動小数点用名前変更バッファ３８の動作をも例示
するものとして、固定小数点用名前変更バッファ３４の
動作だけを説明する。図示のように、名前変更バッファ
３４は、バッファ番号０〜１１を有するようにそれぞれ
表記された１２個の名前変更バッファを含んでいる。シ
ーケンサ・ユニット１８は、これらの名前変更バッファ
番号０〜１１を、先入れ先出し式の規則に基づき且つ回
転的な態様で、ディスパッチされた諸命令に割り当てる
（又は関連付ける）。つまり、シーケンサ・ユニット１
８は、まず名前変更バッファ番号０を割り当て、その後
に名前変更バッファ番号１〜１１を順番に割り当て、そ
の後に名前変更バッファ番号０を再び割り当てる、とい
うことである。
【００５２】図６を参照すると、名前変更バッファ２〜
７は、図４のディスパッチ論理機構７４によってディス
パッチされた諸命令用の宛先オペランド情報を格納する
ために、割り当てられている。図６には、割り振りポイ
ンタ８０' 、ライトバック・ポインタ８２' 及び完了ポ
インタ８４' が示されている。プロセッサ１０は、名前
変更バッファ３４の読み取り／書き込みを制御するため
に、これらのポインタを維持する。割り振りポインタ８
０' は、一の名前変更バッファが特定の命令に割り振ら
れているか否かを指示する。図示のように、割り振りポ
インタ８０' は、名前変更バッファ８を指定することに
より、この名前変更バッファ８が、一の命令への割り振
りに使用可能な次の名前変更バッファであることを指示
する。
【００５３】更に、実施例の重要な側面に従って、プロ
セッサ１０は、他の命令への再割り振りに（以前に特定
の命令に割り振られていた）一の名前変更バッファが使
用可能であるか否かを指示するために、ライトバック・
ポインタ８２' を維持する。図示のように、ライトバッ
ク・ポインタ８２' は、名前変更バッファ２を指定する
ことにより、この名前変更バッファ２が次の名前変更バ
ッファであることを指示する。つまり、プロセッサ１０
は、この名前変更バッファ２（内の情報フィールド）か
らの宛先オペランド情報を、（この名前変更バッファ２
内のレジスタ番号フィールドが指定する）１つのＧＰＲ
３２にコピーする、ということである。
【００５４】従って、プロセッサ１０は、一のアーキテ
クチャ・レジスタへ格納するために特定の命令の結果
（宛先オペランド情報）を一の名前変更バッファからコ
ピーする動作に応答して、ライトバック・ポインタ８
２' を（この特定の命令に対し以前に割り振られていた
当該名前変更バッファを超えて）前進させる。このよう
に、プロセッサ１０は、一のアーキテクチャ・レジスタ
に特定の命令の結果（宛先オペランド情報）をコピーす
るまで、この結果（宛先オペランド情報）を格納するた
めに、割り振り済みの一の名前変更バッファを予約す
る。
【００５５】また、プロセッサ１０は、（特定の命令に
対し以前に割り振られた名前変更バッファについて）特
定の命令が次の条件を満足するか否かを指示するため
に、完了ポインタ８４' を維持する。 条件１：（その命令をディスパッチされたユニット）実
行ユニットが、その命令の実行を終了する。 条件２：その命令の任意の処理段階中に、例外に遭遇し
なかった。 条件３：以前にディスパッチされた全ての命令が、条件
１及び条件２を満足する。
【００５６】図６に示されているように、完了ポインタ
８４' は、名前変更バッファ２を指定することにより、
この名前変更バッファ２が、条件１〜３を満足し得る次
の名前変更バッファであることを指示する。実施例の重
要な側面に従って、プロセッサ１０は、アーキテクチャ
・レジスタへの格納のために当該命令の結果をこの名前
変更バッファからコピーするか否かとは無関係に、完了
ポインタ８４' を維持する。
【００５７】従って、「名前変更エントリ」とは、完了
ポインタ８４' が指定する名前変更バッファと、これに
後続する名前変更バッファであって、割り振りポインタ
８０' が指定する名前変更バッファの前までの名前変更
バッファとして定義することができる。「ライトバック
・エントリ」とは、ライトバック・ポインタ８２' が指
定する名前変更バッファと、これに後続する名前変更バ
ッファであって、完了ポインタ８４' が指定する名前変
更バッファの前までの名前変更バッファとして定義する
ことができる。これらのライトバック・エントリには、
「完了」した命令の結果が格納されるが、これらの結果
は、例えばアーキテクチャ・レジスタへの書き込みポー
トが使用不能であるなどの理由のため、当該名前変更バ
ッファから当該アーキテクチャ・レジスタに対しコピー
されていない。
【００５８】概念上、これらのライトバック・エントリ
は、複数の名前変更エントリと複数のアーキテクチャ・
レジスタとの間に存在する。有利なことに、もし、完了
段階において一のライトバック・ポートが使用可能であ
れば、一の結果は、これらのライトバック・エントリを
迂回して、アーキテクチャ・レジスタに直接的に書き込
むことができる。更に、名前変更エントリの場合と同様
に、一の実行ユニットがライトバック・エントリ内の情
報に関連する一のアーキテクチャ・レジスタを指定する
ような一の命令を実行する場合には、プロセッサ１０
は、この実行ユニットへ当該情報を供給するようにライ
トバック・エントリを操作することができる。
【００５９】図７には、プロセッサ１０のＦＸＵＡ２２
の構成が示されている。ＦＸＵＡ２２は、リザベーショ
ン・ステーション５０ａ及び５０ｂと、実行段階５１ａ
及び５１ｂを含んでいる。これと同様に、分岐ユニット
２０、ＦＸＵＢ２４、ＣＦＸＵ２６、ＬＳＵ２８及びＦ
ＰＵ３０の各々は、それぞれのリザベーション・ステー
ション及び実行段階を有している。説明を簡潔にするた
め、以下では、他の実行ユニットの実行段階及びリザベ
ーション・ステーションの動作を例示するものとして、
ＦＸＵＡ２２の実行段階及びリザベーション・ステーシ
ョンの動作だけを説明する。
【００６０】リザベーション・ステーション５０ａ及び
５０ｂは、ＦＸＵＡ２２による実行のためにシーケンサ
・ユニット１８からディスパッチされた命令用の情報を
格納することができる。リザベーション・ステーション
５０ａ及び５０ｂは、そのフィールドとして、ＲＯＢＴ
ＡＧ（順序変更バッファ・タグ）、ＤＲＥＧ（宛先レジ
スタ）、オペランドＡ、オペランドＢ、ＯＰコード、Ｂ
ＢＩＤ及び有効の各フィールドをそれぞれ含んでいる。
更に、本発明の重要な側面に従って、リザベーション・
ステーション５０ａ及び５０ｂは、取り消し論理機構５
３ａ及び５３ｂをそれぞれ含んでいる。
【００６１】各リザベーション・ステーションのＲＯＢ
ＴＡＧフィールドには、当該リザベーション・ステーシ
ョンの命令に割り振られた順序変更バッファ・エントリ
の識別子が格納される。この識別子は、当該命令がシー
ケンサ・ユニット１８によってディスパッチされる際
に、（順序変更バッファ７６からの）DISPATCH ROBTAG
信号によって指示されるものである。
【００６２】各リザベーション・ステーションのＤＲＥ
Ｇフィールドには、当該リザベーション・ステーション
の命令のための、（シーケンサ・ユニット１８によって
指定された）少なくとも１つの宛先レジスタの識別子が
格納される。同様に、オペランドＡ及びオペランドＢの
フィールドには、当該リザベーション・ステーションの
命令のための、（ＧＰＲ３２、名前変更バッファ３４、
ＦＸＵＢ２４、ＣＦＸＵ２６又はＬＳＵ２８からの）ソ
ース・オペランド情報が格納される。ＯＰコード・フィ
ールドには、当該リザベーション・ステーションの命令
に応答して、ＦＸＵＡ２２がソース・オペランド情報に
ついて実行すべき動作を指示する、（シーケンサ・ユニ
ット１８からの）ＯＰコードが格納される。
【００６３】各リザベーション・ステーションのＢＢＩ
Ｄフィールドには、当該リザベーション・ステーション
の命令がシーケンサ・ユニット１８によってディスパッ
チされる際に、（ＢＢＣＬ８４からの）DISPATCH BBID
信号によって指示される処の、当該命令のＢＢＩＤが格
納される。
【００６４】各リザベーション・ステーションは、シー
ケンサ・ユニット１８からディスパッチされた時点で、
そのソース・オペランド情報を使用できないような命令
についての情報を一時的に格納するものである。リザベ
ーション・ステーションは、一の実行ユニットからソー
ス・オペランド情報が使用可能となるのに応答して、こ
のソース・オペランド情報を受け取り、これをその内部
に格納する。このリザベーション・ステーションは、適
当な時点で、そのオペランド情報を実行論理機構５４ａ
に転送する。
【００６５】実行論理機構５４ａは、制御論理機構５６
ａからの信号に応答して、一のリザベーション・ステー
ションのオペランドＡ及びオペランドＢフィールドから
ソース・オペランド情報を受け取り、これらのオペラン
ドについて（このリザベーション・ステーションに格納
されたＯＰコードによって指示されるような）動作の第
１段階を実行する。更に、実行段階５１ａは、制御論理
機構５６ａからの信号に応答して、（１）ＲＯＢＴＡＧ
フィールド５５ａに格納するために、このリザベーショ
ン・ステーションのＲＯＢＴＡＧフィールドからＲＯＢ
ＴＡＧ情報を受け取り、（２）ＤＲＥＧフィールド５８
ａに格納するために、このリザベーション・ステーショ
ンのＤＲＥＧフィールドからＤＲＥＧ情報を受け取り、
（３）ＢＢＩＤフィールド５７ａに格納するために、こ
のリザベーション・ステーションのＢＢＩＤフィールド
からＢＢＩＤ情報を受け取る。
【００６６】実行論理機構５４ｂは、制御論理機構５６
ｂからの信号に応答して、実行論理機構５４ａから情報
を受け取り、この情報について動作の第２段階を実行す
る。更に、実行段階５１ｂは、制御論理機構５６ｂから
の信号に応答して、（１）ＲＯＢＴＡＧフィールド５５
ｂに格納するため、ＲＯＢＴＡＧフィールド５５ａから
ＲＯＢＴＡＧ情報を受け取り、（２）ＤＲＥＧフィール
ド５８ｂに格納するため、ＤＲＥＧフィールド５８ａか
らＤＲＥＧ情報を受け取り、（３）ＢＢＩＤフィールド
５７ｂに格納するため、ＢＢＩＤフィールド５７ａから
ＢＢＩＤ情報を受け取る。前述のリザベーション・ステ
ーションと同様に、実行段階５１ａ及び５１ｂは、有効
フィールド５９ａ及び５９ｂと、取り消し論理機構６１
ａ及び６１ｂをそれぞれ含んでいる。
【００６７】このような動作から生じた結果は、実行論
理機構５４ｂから名前変更バッファ３４、ＦＸＵＢ２
４、ＣＦＸＵ２６及びＬＳＵ２８へ供給される。このよ
うな情報は、名前変更バッファ３４のうちの選択された
１つに格納される。（この選択された名前変更バッファ
内に）格納されたこの情報は、ＤＲＥＧフィールド５８
ｂが識別する一の宛先レジスタに応答して、ＧＰＲ３２
のうちの１つと関連付けられる。更に、図５に関連して
既に説明したように、ＦＸＵＡ２２は、ＲＯＢＴＡＧフ
ィールド５５ｂが識別する順序変更バッファ・エント
リ、即ち実行論理機構５４ｂによって実行された命令に
割り振られた順序変更バッファ・エントリを更新する。
【００６８】シーケンサ・ユニット１８が一のリザベー
ション・ステーションに対し一の命令をディスパッチす
るのに応答して、そのリザベーション・ステーションの
有効フィールドが、論理１にセットされる。この命令の
実行を実行段階５１ａが終了するのに応答して、有効フ
ィールド５９ａは、論理０にクリアされる。同様に、こ
の命令の実行を実行段階５１ｂが終了するのに応答し
て、有効フィールド５９ｂが、論理０にクリアされる。
【００６９】実施例の重要な側面に従って、取り消し論
理機構５３ａ、５３ｂ及び６１ａ、６１ｂは、シーケン
サ・ユニット１８から CANCEL BBID 信号を受け取る。
シーケンサ・ユニット１８は、この CANCEL BBID 信号
を介して、プロセッサ１０が取り消すべき１つ又は複数
のＢＢＩＤを指示することができる。取り消し論理機構
５３ａは、CANCEL BBID 信号に応答して、取り消すべき
ＢＢＩＤと、リザベーション・ステーション５０ａ内に
格納されたＢＢＩＤとを比較する。もし、取り消すべき
ＢＢＩＤとリザベーション・ステーション５０ａ内に格
納されたＢＢＩＤが一致すれば、取り消し論理機構５３
ａは、リザベーション・ステーション５０ａの有効フィ
ールドを論理０にクリアすることにより、リザベーショ
ン・ステーション５０ａの命令の実行を取り消す。
【００７０】同様に、取り消すべきＢＢＩＤとリザベー
ション・ステーション５０ｂ内に格納されたＢＢＩＤが
一致すれば、取り消し論理機構５３ｂは、リザベーショ
ン・ステーション５０ｂの有効フィールドを論理０にク
リアすることにより、リザベーション・ステーション５
０ｂの命令の実行を取り消す。同様に、取り消すべきＢ
ＢＩＤと実行段階５１ａのＢＢＩＤフィールド５７ａに
格納されたＢＢＩＤが一致すれば、取り消し論理機構６
１ａは、有効フィールド５９ａを論理０にクリアするこ
とにより、実行段階５１ａで命令の実行を取り消す。ま
た、取り消すべきＢＢＩＤと実行段階５１ｂのＢＢＩＤ
フィールド５７ｂに格納されたＢＢＩＤが一致すれば、
取り消し論理機構６１ｂは、有効フィールド５９ｂを論
理０にクリアすることにより、実行段階５１ｂにおいて
この命令の実行を取り消す。
【００７１】従って、プロセッサ１０は、特定のＢＢＩ
Ｄに割り当てられた複数の命令の実行を選択的に取り消
すことができる。このことは、これらの命令が１つ又は
複数の実行ユニットにディスパッチされる場合であって
も、該当するのである。更に、各実行ユニットは、その
リザベーション・ステーション及び実行段階において、
これらの命令をそれぞれに割り当てられたＢＢＩＤに従
って、互いに独立に且つ選択的に取り消すことができ
る。
【００７２】図８には、分岐ユニット２０の構成が示さ
れている。分岐ユニット２０は、リザベーション・ステ
ーション１００ａ及び１００ｂと、マルチプレクサ群１
０２と、実行論理機構１０４を含んでいる。
【００７３】リザベーション・ステーション１００ａ及
び１００ｂの各々は、それぞれのフィールドとして、命
令、条件、ＲＯＢＴＡＧ、ＧＲＢＡＰ（ＧＰＲ名前変更
バッファ割り振りポインタ）、ＢＢＩＤ及び有効の各フ
ィールドを含んでいる。更に、実施例の重要な側面に従
って、リザベーション・ステーション１００ａ及び１０
０ｂは、取り消し論理機構１０６ａ及び１０６ｂをそれ
ぞれ含んでいる。
【００７４】各リザベーション・ステーションの命令フ
ィールドには、分岐ユニット２０が実行すべき分岐命令
のタイプを指示する（シーケンサ・ユニット１８から
の）コードが格納される。
【００７５】各リザベーション・ステーションのＲＯＢ
ＴＡＧフィールドには、当該リザベーション・ステーシ
ョンの命令に割り振られた順序変更バッファ・エントリ
の識別子が格納される。この識別子は、当該命令がシー
ケンサ・ユニット１８によってディスパッチされる際
に、（順序変更バッファ７６からの）DISPATCH ROBTAG
信号によって指示されるものである。各リザベーション
・ステーションのＧＲＢＡＰフィールドには、割り振り
ポインタ８０' （図６）の状態の表示が格納される。こ
の表示は、当該リザベーション・ステーションの命令が
シーケンサ・ユニット１８によってディスパッチされる
際に、（名前変更バッファ３４からの）DISPATCH GRBAP
（ディスパッチＧＰＲ名前変更バッファ割り振りポイン
タ）信号によって指示されるものである。各リザベーシ
ョン・ステーションのＢＢＩＤフィールドには、当該リ
ザベーション・ステーションの命令のＢＢＩＤが格納さ
れる。このＢＢＩＤは、この命令がシーケンサ・ユニッ
ト１８によってディスパッチされる際に、（ＢＢＣＬ８
４からの）DISPATCH BBID 信号によって指示されるもの
である。
【００７６】図８の各リザベーション・ステーション
は、一の分岐命令に関する情報を一時的に格納するもの
である。但し、この分岐命令がシーケンサ・ユニット１
８からディスパッチされた時点では、その分岐条件情報
（即ち、この分岐命令の分岐条件の実際の状態）が使用
可能でないことがある。このリザベーション・ステーシ
ョンは、分岐条件情報が、実行ユニット２２、２４、２
６、２８又は３０から（シーケンサ・ユニット１８を介
して）使用可能になるのに応答して、この分岐条件情報
を受け取り、これをその条件フィールド内に格納する。
このリザベーション・ステーションは、適当な時点で、
その条件フィールドからの分岐条件情報を（その命令フ
ィールドからのコードと共に）マルチプレクサ１０２を
介して実行論理機構１０４へ転送する。
【００７７】実行論理機構１０４は、特定のリザベーシ
ョン・ステーションから受け取られたこれらの分岐条件
情報及びコードに応答して、このリザベーション・ステ
ーションの分岐条件の実際の状態が予測された状態と相
違するか否かを決定する。実行論理機構１０４は、予測
された状態が誤りであることに応答して、CORRECTION信
号を供給する。更には、マルチプレクサ１０２は、予測
された状態が誤りであることに応答して、（１）BRANCH
ROBTAG 信号として、このリザベーション・ステーショ
ンのＲＯＢＴＡＧフィールドからの情報を供給し、
（２）BRANCH GRBAP（分岐ＧＰＲ名前変更バッファ割り
振りポインタ）信号として、このリザベーション・ステ
ーションのＧＲＢＡＰフィールドからの情報を供給し、
（３）BRANCH BBID 信号として、このリザベーション・
ステーションのＢＢＩＤフィールドからの情報を供給す
る。
【００７８】シーケンサ・ユニット１８が一のリザベー
ション・ステーションに一の命令をディスパッチするの
に応答して、このリザベーション・ステーションの有効
フィールドが論理１にセットされる。実施例の重要な側
面に従って、取り消し論理機構１０６ａ及び１０６ｂ
は、シーケンサ・ユニット１８からの CANCEL BBID 信
号を受け取る。取り消し論理機構１０６ａは、この CAN
CEL BBID 信号に応答して、取り消すべきＢＢＩＤとリ
ザベーション・ステーション１００ａ内に格納されたＢ
ＢＩＤとを比較する。もし、取り消すべきＢＢＩＤとリ
ザベーション・ステーション１００ａ内に格納されたＢ
ＢＩＤが一致すれば、取り消し論理機構１０６ａは、リ
ザベーション・ステーション１００ａの有効フィールド
を論理０にクリアすることにより、リザベーション・ス
テーション１００ａの命令の実行を取り消す。同様に、
取り消すべきＢＢＩＤがリザベーション・ステーション
１００ｂ内に格納されたＢＢＩＤと一致すれば、取り消
し論理機構１０６ｂは、リザベーション・ステーション
１００ｂの有効フィールドを論理０にクリアすることに
より、リザベーション・ステーション１００ｂの命令の
実行を取り消す。
【００７９】図９には、シーケンサ・ユニット１８（図
４）のＢＢＣＬ８４の構成が示されている。基本ブロッ
ク割り振りポインタ（以下「ＢＢＡＰ」と略記）レジス
タは、一の基本ブロック番号を格納し、この格納した基
本ブロック番号を DISPATCH BBID 信号として供給する。
ＢＢＣＬ８４は、ディスパッチ論理機構７４からのDISP
ATCHED A BRANCH 信号に応答して、ＢＢＡＰレジスタ内
に格納された基本ブロック番号を増分する。ＢＢＣＬ８
４は、分岐ユニット２０からの CORRECTION信号に応答
して、分岐ユニット２０から BRANCH BBID 信号を受け
取り、BRANCH BBID 信号によって指示される基本ブロッ
ク番号を増分し、この増分された基本ブロック番号を、
ＢＢＡＰレジスタ内に以前に格納されていた基本ブロッ
ク番号の代わりにＢＢＡＰレジスタ内に格納する。
【００８０】実施例では、基本ブロック番号の初期値は
０であり、その後は、基本ブロック番号１〜３に順次に
増分された後に、再び基本ブロック番号０に戻る。ま
た、実施例では、プロセッサ１０は、単一のサイクルの
間に、最大４つまでの命令をディスパッチすることがで
きる。ここで留意すべきは、プロセッサ１０が特定のサ
イクル中に一の分岐命令をディスパッチする場合、この
ディスパッチされる分岐命令が、その特定のサイクル中
にディスパッチされる最後の命令になる、ということで
ある。従って、その特定のサイクルについて、ＢＢＣＬ
８４は、全ての命令がディスパッチされるまで、ＢＢＡ
Ｐレジスタ内に格納された基本ブロック番号を（ディス
パッチ論理機構７４からの DISPATCHED A BRANCH 信号
に応答して）増分することはない。
【００８１】更に、ＢＢＣＬ８４の基本ブロック取り消
し論理機構は、分岐ユニット２０からの CORRECTION 信
号に応答して、CANCEL BBID 信号を供給する。ＢＢＣＬ
８４は、CANCEL BBID 信号を介して、プロセッサ１０が
取り消すべき１つ又は複数のＢＢＩＤを指示する。基本
ブロック取り消し論理機構は、CANCEL BBID 信号を介し
て、取り消すべきＢＢＩＤが、BRANCH BBID 信号によっ
て指示される基本ブロック番号に続き、そしてＢＢＣＬ
８４が分岐ユニット２０から CORRECTION 信号を受け取
る前に DISPATCH BBID 信号によって指示される基本ブ
ロック番号までの任意のＢＢＩＤであることを指示す
る。
【００８２】代替的な実施例では、ＢＢＣＬ８４が、Ｂ
ＢＡＰレジスタ内に格納された基本ブロック番号を増分
するのは、（１）条件付き分岐命令の分岐条件の実際の
状態が、その条件付き分岐が行われることを指示する場
合か、（２）プロセッサ１０が、この条件付き分岐命令
の分岐条件の状態を予測する場合の何れかに限られてい
る。もし、この条件付き分岐命令の後に、プロセッサ１
０が処理すべき次の命令が、諸命令のプログラムされた
シーケンス内でこの条件付き分岐命令の直後に続かなけ
れば、条件付き分岐が行われるとみなされる。従って、
一の分岐命令は、「プログラムの流れを変更する」命令
である。
【００８３】図１０には、シーケンサ・ユニット１８
（図４）の順序変更バッファ７６の構成が示されてい
る。順序変更バッファ割り振りポインタ（ＲＯＢＡＰ）
レジスタは、割り振りポインタ７３（図５）によって指
定された順序変更バッファ・エントリ番号を格納する。
【００８４】特定のサイクル中にディスパッチされる特
定の命令について、INSTRUCTION DISPATCH POSITION
（命令ディスパッチ位置）信号は、特定の命令が、特定
のサイクル中にディスパッチされる第１〜第４の命令の
うちどれであるかを指示する。即ち、特定の命令が特定
のサイクル中にディスパッチされる第１〜第４の命令の
うちのどれであるかに応じて、INSTRUCTION DISPATCH P
OSITION 信号は、数０〜３をそれぞれ指示する、という
ことである。
【００８５】特定のサイクル中にディスパッチされる特
定の命令について、順序変更バッファ７６は、（１）IN
STRUCTION DISPATCH POSITION 信号によって指示された
数と、（２）ＲＯＢＡＰレジスタ内に格納された順序変
更バッファ・エントリ番号との和を計算することによ
り、順序変更バッファ・エントリ番号を計算する。図５
に関連して既に説明したように、もし、この計算された
和が数値１５よりも小さいか又はこれに等しければ、順
序変更バッファ・エントリ番号は、計算された和と等し
い。他方、この計算された和が数値１５を超えれば、順
序変更バッファ・エントリ番号は、この和から１６を引
いた値に等しい。特定のサイクル中にディスパッチされ
る特定の命令について、順序変更バッファ７６は、特定
の命令の順序変更バッファ・エントリ番号を、DISPATCH
ROBTAG 信号として供給する。
【００８６】# OF ROB ALLOCATED（割り振り済み順序変
更バッファ数）信号は、プロセッサ１０の特定のサイク
ル中に割り振られた、順序変更バッファ・エントリの個
数を指示する。順序変更バッファ７６は、ＲＯＢＡＰレ
ジスタ内に格納された順序変更バッファ・エントリ番号
を、 # OF ROB ALLOCATED 信号によって指示される数だ
け増分する。その特定のサイクルの終わりに、順序変更
バッファ７６は、ＲＯＢＡＰレジスタ内に以前に格納さ
れていた順序変更バッファ・エントリ番号の代わりに、
この増分された順序変更バッファ・エントリ番号をＲＯ
ＢＡＰレジスタ内に格納する。
【００８７】順序変更バッファ７６は、分岐ユニット２
０からの CORRECTION 信号に応答して、分岐ユニット２
０からの BRANCH ROBTAG 信号を受け取り、この BRANCH
ROBTAG 信号によって指示された順序変更バッファ・エ
ントリ番号を増分し、この増分された順序変更バッファ
・エントリ番号を、ＲＯＢＡＰレジスタ内に以前に格納
されていた順序変更バッファ・エントリ番号の代わり
に、新しい順序変更バッファ・エントリ番号としてＲＯ
ＢＡＰレジスタ内に格納する。従って、実施例の重要な
側面に従って、プロセッサ１０は、一の分岐命令の分岐
条件が誤予測であることの決定に応答して、正しい命令
シーケンスを処理する。重要なことに、プロセッサ１０
は、正しい命令シーケンスを処理する際に、新しい順序
変更バッファ・エントリ番号に以前に格納されていた情
報を使用せず、読み取らず、これに頼らない。このよう
にして、プロセッサ１０は、新しい順序変更バッファ・
エントリ番号に以前に格納されていた情報とは独立し
て、正しい命令シーケンスを処理するから、分岐命令の
完了の前であっても、新しい順序変更バッファ・エント
リ番号を、正しい命令シーケンスのうち１つの命令と関
連付けることができる。
【００８８】図１１には、名前変更バッファ３４の構成
が示されている。名前変更バッファ３４は、分岐ユニッ
ト２０からの CORRECTION 信号及び BRANCH GRBAP 信号
を受け取る。ＧＰＲ名前変更バッファ割り振りポインタ
（ＧＲＢＡＰ）レジスタは、割り振りポインタ８０'
（図６）が指定する名前変更バッファ番号を格納する。
【００８９】# OF GRB ALLOCATED（割り振り済みＧＰＲ
名前変更バッファ数）信号は、プロセッサ１０の特定の
サイクル中に割り振られた、ＧＰＲ名前変更バッファの
数を指示する。名前変更バッファ３４は、ＧＲＢＡＰレ
ジスタ内に格納された名前変更バッファ番号を、# OF G
RB ALLOCATED 信号によって指示される数だけ増分し、
この増分された名前変更バッファ番号を、DISPATCH GRB
AP 信号として供給する。この特定のサイクルの終わり
に、名前変更バッファ３４は、ＧＲＢＡＰレジスタ内に
以前に格納されていた名前変更バッファ番号の代わり
に、この増分された名前変更バッファ番号をＧＲＢＡＰ
レジスタ内に格納する。
【００９０】名前変更バッファ３４は、分岐ユニット２
０からの CORRECTION 信号に応答して、分岐ユニット２
０からの BRANCH GRBAP 信号を受け取り、この BRANCH
GRBAP 信号によって指示された名前変更バッファ番号を
増分し、増分された名前変更バッファ番号を、ＧＲＢＡ
Ｐレジスタ内に以前に格納されていた名前変更バッファ
番号の代わりに、新しい名前変更バッファ番号としてＧ
ＲＢＡＰレジスタ内に格納する。従って、実施例の重要
な側面に従って、プロセッサ１０は、一の分岐命令の分
岐条件が誤予測であるとの決定に応答して、正しい命令
シーケンスを処理する。重要なことに、プロセッサ１０
は、正しい命令シーケンスを処理する際に、新しい名前
変更バッファ番号に以前に格納されていた情報を使用せ
ず、読み取らず、これに頼らない。このようにして、プ
ロセッサ１０は、新しい名前変更バッファ番号に以前に
格納されていた情報から独立に、正しい命令シーケンス
を処理するから、分岐命令の完了の前であっても、新し
い名前変更バッファ番号を正しい命令シーケンスのうち
１つの命令と関連付けることができる。
【００９１】図３には、図２及び図３の特定の例につい
て、種々のサイクル中の、ＲＯＢＡＰ、ＧＲＢＡＰ、Ｂ
ＢＡＰ、ＲＯＢＴＡＧ、ＧＲＢＡＰ及びＢＢＩＤの状態
が示されている。図示のように、分岐エントリＡは、Ｂ
ＲＮ１命令を含み、分岐エントリＢは、ＢＲＮ２命令及
びＢＲＮ３命令を含んでいる。図３において、ＲＯＢＴ
ＡＧ、ＧＲＢＡＰ及びＢＢＩＤのうちの特定の１つに関
連する行や、特定のサイクルに関連する列に、記号
「−」が表記されている場合には、ＲＯＢＴＡＧ、ＧＲ
ＢＡＰ及びＢＢＩＤのうちの特定の１つは、この特定の
サイクルの間、無効である。
【００９２】
【発明の効果】以上のように、本発明によれば、先行す
る分岐命令（例えば、図２のＢＲＮ１命令）の分岐条件
の実際の状態を決定しない場合であっても、これに後続
する分岐命令（例えば、図２のＢＲＮ２命令）に応答し
て、その処理を投機的に分岐させることができ、しかも
先行する分岐命令の分岐条件の実際の状態を後の時点ま
で決定しない場合であっても、これに後続する分岐命令
の分岐条件の状態の誤予測から速やかに回復することが
できる。
【図面の簡単な説明】
【図１】本発明の実施例に従ったプロセッサの構成を示
すブロック図である。
【図２】複数の基本ブロックに割り当てられる命令を例
示する概念図である。
【図３】図１のプロセッサによって処理される図２の命
令の種々の段階を示す概念図である。
【図４】図１のプロセッサに設けられたシーケンサ・ユ
ニットの構成を示すブロック図である。
【図５】図４のシーケンサ・ユニットに設けられた順序
変更（リオーダ）バッファの構成を示す概念図である。
【図６】図１のプロセッサに設けられた名前変更（リネ
ーム）バッファの構成を示す概念図である。
【図７】図１のプロセッサに設けられた固定小数点ユニ
ット（実行ユニット）の構成を示すブロック図である。
【図８】図１のプロセッサに設けられた分岐ユニット
（実行ユニット）の構成を示すブロック図である。
【図９】図４のシーケンサ・ユニットに設けられた基本
ブロック制御論理機構の構成を示すブロック図である。
【図１０】図４のシーケンサ・ユニットに設けられた順
序変更バッファの構成を示すブロック図である。
【図１１】図１のプロセッサに設けられた名前変更バッ
ファの構成を示すブロック図である。
【符号の説明】
５０ａ、５０ｂ リザベーション・ステーション ５１ａ、５１ｂ 実行段階 ５３ａ、５３ｂ 取り消し論理機構 ５４ａ、５４ｂ 実行論理機構 ５５ａ、５５ｂ ＲＯＢＴＡＧ（順序変更バッフ
ァ・タグ）フィールド ５６ａ、５６ｂ 制御論理機構 ５７ａ、５７ｂ ＢＢＩＤ（基本ブロック番号）
フィールド ５８ａ、５８ｂ ＤＲＥＧ（宛先レジスタ）フィ
ールド ５９ａ、５９ｂ 有効フィールド ６１ａ、６１ｂ 取り消し論理機構 １００ａ、１００ｂ リザベーション・ステーション １０２ マルチプレクサ １０６ａ、１０６ｂ 取り消し論理機構 １０４ 実行論理機構
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−218524（ＪＰ，Ａ) 特開 平５−40627（ＪＰ，Ａ) 特開 平４−220722（ＪＰ，Ａ) 特開 平５−224927（ＪＰ，Ａ) 特開 平７−182165（ＪＰ，Ａ) 特開 昭61−136132（ＪＰ，Ａ) 特開 平１−321521（ＪＰ，Ａ) 特開 平１−321522（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の分岐命令のディスパッチ段階に応
    答して、前記第１の分岐命令の予測先命令シーケンス内
    にある第１の非分岐命令から第２の分岐命令までの命令
    を含む第１の基本ブロックを形成するとともに、前記第
    １の分岐命令の実行段階の前に、前記第１の基本ブロッ
    クに属する全ての命令のディスパッチ段階が生ずるよう
    に当該全ての命令をそれぞれ処理するステップと、 前記第１の分岐命令のディスパッチ段階及び前記第２の
    分岐命令のディスパッチ段階に応答して、前記第２の分
    岐命令の予測先命令シーケンス内にある第２の非分岐命
    令から第３の分岐命令までの命令を含む第２の基本ブロ
    ックを形成するとともに、前記第１の分岐命令の実行段
    階の前で且つ前記第２の分岐命令の実行段階の前に、前
    記第２の基本ブロックに属する全ての命令のディスパッ
    チ段階が生ずるように当該全ての命令をそれぞれ処理す
    るステップと、 前記第１の分岐命令の実行段階よりも前に生ずる前記第
    ２の分岐命令の実行段階の間に、当該実行された第２の
    分岐命令の分岐条件の実際の状態が予測された状態と異
    なることが決定されたことに応答して、当該実行された
    第２の分岐命令の完了段階の前に、前記第２の基本ブロ
    ックに属する命令の実行段階の終了を待つことなく当該
    第２の基本ブロックに属する命令の処理だけを取り消す
    ステップとから成る、処理システムを動作させる方法。
  2. 【請求項２】 第１の分岐命令のディスパッチ段階に応
    答して、前記第１の分岐命令の予測先命令シーケンス内
    にある第１の非分岐命令から第２の分岐命令までの命令
    を含む第１の基本ブロックを形成するとともに、前記第
    １の分岐命令の実行段階の前に、前記第１の基本ブロッ
    クに属する全ての命令のディスパッチ段階が生ずるよう
    に当該全ての命令をそれぞれ処理するステップと、 前記第１の分岐命令のディスパッチ段階及び前記第２の
    分岐命令のディスパッチ段階に応答して、前記第２の分
    岐命令の予測先命令シーケンス内にある第２の非分岐命
    令から第３の分岐命令までの命令を含む第２の基本ブロ
    ックを形成するとともに、前記第１の分岐命令の実行段
    階の前で且つ前記第２の分岐命令の実行段階の前に、前
    記第２の基本ブロックに属する全ての命令のディスパッ
    チ段階が生ずるように当該全ての命令をそれぞれ処理す
    るステップと、 前記第２の分岐命令の実行段階よりも前に生ずる前記第
    １の分岐命令の実行段階の間に、当該実行された第１の
    分岐命令の分岐条件の実際の状態が予測された状態と異
    なることが決定されたことに応答して、当該実行された
    第１の分岐命令の完了段階の前に、前記第１及び第２の
    基本ブロックに属する命令の実行段階の終了を待つこと
    なく当該第１及び第２の基本ブロックに属する命令の処
    理を全体として取り消すステップとから成る、処理シス
    テムを動作させる方法。
  3. 【請求項３】 それぞれの分岐命令のディスパッチ段階
    に応答して、当該分岐命令の予測先命令シーケンス内に
    ある一の非分岐命令から次の分岐命令までの命令を含む
    ように、基本ブロックの各々をそれぞれ形成するための
    回路と、 第１の分岐命令のディスパッチ段階に応答して、当該第
    １の分岐命令の実行段階の前に、前記第１の分岐命令の
    予測先命令シーケンス内にある第１の非分岐命令から第
    ２の分岐命令までの命令を含む第１の基本ブロックに属
    する全ての命令のディスパッチ段階が生ずるように当該
    全ての命令をそれぞれ処理するとともに、前記第１の分
    岐命令のディスパッチ段階及び第２の分岐命令のディス
    パッチ段階に応答して、前記第１の分岐命令の実行段階
    の前で且つ前記第２の分岐命令の実行段階の前に、前記
    第２の分岐命令の予測先命令シーケンス内にある第２の
    非分岐命令から第３の分岐命令までの命令を含む第２の
    基本ブロックに属する全ての命令のディスパッチ段階が
    生ずるように当該全ての命令をそれぞれ処理するための
    処理回路と、 前記処理回路に結合され、前記第１の分岐命令の実行段
    階よりも前に生ずる前記第２の分岐命令の実行段階の間
    に、当該実行された第２の分岐命令の分岐条件の実際の
    状態が予測された状態と異なることが決定されたことに
    応答して、当該実行された第２の分岐命令の完了段階の
    前に、前記第２の基本ブロックに属する命令の実行段階
    の終了を待つことなく当該第２の基本ブロックに属する
    命令の処理だけを取り消すための取り消し回路とを備え
    て成る、処理システム。
  4. 【請求項４】 それぞれの分岐命令のディスパッチ段階
    に応答して、当該分岐命令の予測先命令シーケンス内に
    ある一の非分岐命令から次の分岐命令までの命令を含む
    ように、基本ブロックの各々をそれぞれ形成するための
    回路と、 第１の分岐命令のディスパッチ段階に応答して、当該第
    １の分岐命令の実行段階の前に、前記第１の分岐命令の
    予測先命令シーケンス内にある第１の非分岐命令から第
    ２の分岐命令までの命令を含む第１の基本ブロックに属
    する全ての命令のディスパッチ段階が生ずるように当該
    全ての命令をそれぞれ処理するとともに、前記第１の分
    岐命令のディスパッチ段階及び第２の分岐命令のディス
    パッチ段階に応答して、前記第１の分岐命令の実行段階
    の前で且つ前記第２の分岐命令の実行段階の前に、前記
    第２の分岐命令の予測先命令シーケンス内にある第２の
    非分岐命令から第３の分岐命令までの命令を含む第２の
    基本ブロックに属する全ての命令のディスパッチ段階が
    生ずるように当該全ての命令をそれぞれ処理するための
    処理回路と、 前記処理回路に結合され、前記第２の分岐命令の実行段
    階よりも前に生ずる前記第１の分岐命令の実行段階の間
    に、当該実行された第１の分岐命令の分岐条件の実際の
    状態が予測された状態と異なることが決定されたことに
    応答して、当該実行された第１の分岐命令の完了段階の
    前に、前記第１及び第２の基本ブロックに属する命令の
    実行段階の終了を待つことなく当該第１及び第２の基本
    ブロックに属する命令の処理を全体として取り消すため
    の取り消し回路とを備えて成る、処理システム。
JP6317961A 1994-04-15 1994-12-21 処理システムを動作させる方法及び処理システム Expired - Lifetime JP2839075B2 (ja)

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US228249 1999-01-11

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JPH07281894A JPH07281894A (ja) 1995-10-27
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