JPH02293945A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプロセッサに関し、更に詳しくは、
読取シ／書込みサイクルの制御に関する。

し発明の背景］ マイクロプロセッサが書込みバッファを含んでいること
は、珍しいことではない。書込みバックアハ、マイクロ
プロセッサの内部バスを介して中央処理装置（ＣＰＵ）
からのデータを受け取り、そのデータが外部バスを介し
て外部メそりに書込まれる前にそれを一時記憶する。こ
れらバッファは、外部メモリにデータを書込むことがで
きる速度よシも速くデータを受け取ることによってマイ
クロプロセッサの性能を高めるのに使用される。このよ
うなバッファなしでは、ＣＰＵは、書込みサイクルにお
ける外部ＲＡＭ　（たとえば、ダイナミックＲＡＭ　）
の代表的な低速度で動作されてしまう。さらに、外部メ
モリは、必ずしもすぐ使用できるわけではなく、九とえ
ば、アクセスがＣＰＵによシ要求された場合にはリフレ
ッシュされている。

書込みバッファの全データが外部メモリに書込まれる前
に、ＣＰＵが読取シサイクルを要求する場合がある。（
読取シサイクルは、ＣＰＵの性能が最大にされる場合、
書込みサイクルと混ぜられなければならない。）しかし
、どのデータが書込みバッファに記憶されているかを、
ＣＰＵが、外部メモリにおける場所をアドレスしている
ならばどうであろう？読取りサイクルの進行が許可され
るならば、古いデータがＣＰＵに読込まれ、一方、新し
いデータは、無駄に書込みバッファに残されることにな
る。無論、これは受け入れられるものではない。

ＣＰＵによる古いデータの読取りを阻止する１つの方法
は、単に、書込みバッファにおける全データが外部メモ
リに読取られるまで、読取りサイクルを阻止することで
ある。しかし、この方法の問題点は、読取りサイクルの
前に書込みバッファが外部メモリを吏新するのに、マイ
クロプロセッサは長期間待機しなければならないので、
マイクロプロセッサの性能に打撃を与えてしまうことで
ある。

この問題を解決する他の方法として、書込みバッファに
おけるデータに関連したアドレスに対して、読取りサイ
クルに関して発生されたアドレスを比較することである
。（ｉｌ：込みバッファは、代表的には、アドレスと、
そのアドレスに記憶されるべきデータを記憶する。）整
合していない場合、ＣＰＵは書込みバッファに記憶され
たデータを捜さないので、読取９サイクルを生じること
ができる。

しかし、この方法は、アドレスを比較するのに大量の論
理装置を必要とするという欠点を有している。

従来技術においては、マイクロプロセッサに関してキャ
ッシュ・メモリを使用することが知られている。これら
キャッシュ・メモリのいくつかは、１゛ライト・スルー
”キャッシュ・メモリで、データに関連するアドレスが
、外部メモリに書込まれる他、キャッシュ・メモリにお
いて見つけられるならば、ＣＰＵにより発生されたデー
タがキャッシュ・メモリを更新する。

したがって、本発明は、書込みバッファとキャッシュ・
メモリを含んでいるマイクロプロセッサにおいて読取＃
）／書込みサイクルをリオーダする方法および装置を提
供する。

〔発明の概要〕

本発明は、本実施例では、単一基板上に中央処理装置（
ＣＰＵ）と、キャッシュ・メモリと、複数のセクション
を有する書込みバッファを含んでいるＣＭＯ　Ｓマイク
ロプロセッサにおいて使用される。

データは、外部バスを介して外部メモリに供給される前
に、ＣＰＵから内部バスを介して書込みバッファに供給
される。マイクロプロセッサは、データに関連したアド
レスが、キャッシュ・メモリに記憶されたデータに関連
したアドレスに整合しているかどうかを決定する比較装
置を含んでいる。

本実施例におけるこの比較装置は、キャッシュ”ヒット
″または“ミス゛゜を決定するため読取υサイクルで使
用されるのと同じ回路である。本発明は、書込みバッフ
ァに各セクション当り少なくとも１つのビットを記憶す
る記憶装置を使用している。（バッファの各セクション
は、単一の書込みサイクルにおいて外部メモリに供給さ
れるデータを記憶する。）これらビットは、比較装置に
よシ行なわれる決定を表している。さらに、本実施例で
は、記憶装置は、書込みバッファの一部で、かつそのセ
クションにおけるデータに関するヒットまたはミスを示
しているセクション当りの１ビットを記憶する。論理装
置は、記憶装置からこれらビットを受信するよう接続さ
れている。論理装置により、マイクロプロセッサは、書
込みバッファに記憶された全データに関連したヒットが
あるならば、書込みバッファにデータがあっても、外部
メモリからデータを読取ることができる。

以下、添付の図面に基いて、本発明の実施例に関し説明
する。

〔実施例２１ マイクロプロセッサにおける読取りおよび書込みサイク
ルをリオーダする方法および装置について説明する。以
下の説明において、ビット数など特定の記載は、本発明
の理解を助けるためのもので、本発明はこれら詳細な記
載に限定されないことは当業者には明白であろう。また
、周知の回路については、本発明を不明瞭にしないよう
詳細な記載は省略する。

マイクロプロセッサのブロック図 第１図は、本発明が使用されているマイクロプロセッサ
のブロック図を示している。バス・インタフエイス装置
１０は、第２図に関して示されている３２ビット外部デ
ータ・バス３０、外部アドレス・バス３１、およびいく
つかの他の制御ラインに接続している。（データという
語は、通常、データ・バスを介して転送される情報を示
すのに使用される。この情報は、命令、定数、ポインタ
などを含んでいる。）本発明に使用される回路のいくつ
かは、書込みバッファを含んでいるインタフエイス装置
に含まれている。インタ７エイス装置１０は、内部アド
レスおよびデータ・バス３７によシキャッシュ・メモリ
・コントローラ１２に接続している。

コントローラ１２は、キャッシュ・メモリ１１のアクセ
スを制御する。コントローラ１２は、キャッシュ・タグ
・セクション１２１ｋを含んでいる。

このセクションは、アドレスを受信しかつそのアドレス
に関連したデータがキャッシュ・メモリに記憶されてい
るかどうかを決定する（データがメモリにある場合には
”ヒット゜′で、ない場合には“ミス”である）。これ
には、複数の周知の回路のどれかが使用される。このよ
うな回路は、内容呼出しメモリ（ＣＡＭ）を含んでいる
場合がよくある。しかし、本実施例においては、キャッ
シュ・タグ１２ｍは、スタティックＲＡＭおよび複数の
比較器を使用している。

キャッシュ・コントローラ１２は、アドレス発生装置１
４に接続し、ベージング装置１３は、アドレス発生装置
１４とキャッシュ・コントローラ１２の間に接続してい
る。本発明を理解するため、アドレス発生装置は、市販
されているインテル８０３８６において使用されている
装置と同じものであるとする。このマイクロプロセッサ
は、多くの出版物、たとえばオズポーン　マックグロウ
ヒル（１９８８）によシ発表された、パバスおよびマー
レイによる８０３８６マイクロプロセッサ　ハンドブッ
クにおいて述べられている。インテル８０３８６に関す
るセグメンテーションおよびベージング装置は、１９８
５年６月１３日出願された米国特許願第７４４，３８９
号、発明の名称１マイクロプロセッサのメモリ管理」に
おいて述べられている（この出願は、本発明の出願人に
譲渡されている〕。

本発明を理解するのに、キャッシュ・メモリ１１および
キャッシュ・コントローラ１２の特別な構成はｘｉでは
ない。コントローラ１２とインタフエイス装置１０の間
の信号の流れは、第２図および第３図に関して述べられ
ている。

マイクロプロセッサにおいて、命令は、命令デコーダ装
置１５に供給される。デコーダ装置は、マイクロコード
命令が記憶されているコントローラ１９とともに動作し
、コントローラ１９は、マイクログロセツサに一連の制
御信号を供給する。

命令デコーダ装置１５は、コントローラ１９に接続し、
コントローラからの出力は、マイクロプロセッサの他の
全ての装置に供給される。データ装置１８は、インテル
８０３８６により行なわれるのと同様の方法でＡＬＵ機
能を冥行する算術論理演算装置（ＡＬＵ）である。

また、マイクロプロセッサは、浮動小数点計算を行なう
浮動小数点装置１７を含んでいる。しかし、この装置１
Ｔの詳細な構成は、本発明においてはあまり重要ではな
い。

本実施例において、第１図のマイクロプロセッサに関す
る全回路は、単一基板に形成された集積回路である。マ
イクロプロセッサは、周知の金属酸化膜半導体（ＭＯＳ
）技術、特に相補形ＭＯＳ　（　ＣＭＯＳ）技術で実現
されている。マイクロプロセッサによシ行なわれる”中
央処理”は、通常、ＡＬＵまたは浮動小数点装置によシ
行なわれる。

第１図のバス・インタフエイス装ｆ．１０の主ナ構成要
素は、第２図の破線５３　．５４の間に示されている。

キャッシュ・コントローラ１２は、内部マイクロプロセ
ッサ・バスおよびバス・サイクル・バッファ４５を介し
てインタフエイス装置１０に連絡している。全メモリ・
アドレス、様々な制御信号、および外部メモリに入れら
れるべき全データは、バッファ４５ｔ−介して装置１０
に連絡している。入データ（読取多サイクルのデータ経
路）は、バス３０によりインタフエイス装置１０を介し
てΦヤツシュ・コントローラ１２に直接的に接続してい
る。

バッファ４５の出力データ（書込みサイクル・データ）
は、書込みバッファ４１に接続している。

このバッファは、”４ディープ′゜で、４つのＣＰＵ書
込みサイクルに関するバッファ４５からのデータヲ、バ
ッファ４１の４つのセクションの１つに一時的に記憶す
ることができる。このバッファは、本発明において以下
に示すように使用される。バッファ４１の書込みサイク
ル・データ出力は、データ・バス３０と連絡している。

バッファ４１に記憶されかつ４つのセクションのそれぞ
れにおいて記憶されたデータに関連した信号は、本発明
において使用されるメモリ・アドレス、メモリ・サイク
ルの形式、長さ、およびヒット／ミス・ビットを示して
いる。バス・サイクルの形式などを示している信号は、
デコーダ４４からライン４６を介してバッファ４１、お
よびバス・サイクル・マルチプレクサおよびデコーダ４
２に供給される。

書込みサイクルに関するバス・サイクル・マルチプレク
サおよびデコーダ４２は、アドレス信号、バス形式信号
などを　（１）バッファ４１（ライン３８）から、また
はＣＩ）　　直接的にバッファ４５（ライン３９）およ
びライン４６から選択する。

マルチプレクサおよびデコーダ４２の出力は、ラツチ４
３に接続している。ラッチの出力は、バス３１にアドレ
ス信号（アドレスの３０ビットおよびバイト・エネーブ
ルの４ビット信号）およびライン３３にメモリに関する
制御ラインを供給する。

バッファ４５からの４ビットは、バス・サイクルの形式
を示すためバス・サイクル・デコーダ４４に供給される
。これらビットは、メモリ読取シ、メモリ書込み、Ｉ／
Ｏ読取り／書込み、プリフェツテ、飛越し、ロックされ
た読取り、ロックされた書込み、終了しない書込み、イ
ン・サーキット・エミュレータ（読取夛または書込み）
、およびベージング装置１３の読取シおよび書込みのよ
うな最高１６の異なる形式のバス・サイクルを示してい
る。バス・サイクル形式ビットは、デコーダ４４におい
てデコードされ、たとえばマルチプレクサ４２を制御す
るのに使用される。本発明においては、（第３図におい
て回路形式で示されている）論理装置により、たとえ読
取りサイクルが要求されても、たとえば書込みサイクル
を生じることができる。バッファ４１からの信号は、こ
の目的のため、ライン４７を介してデコーダ４４に供給
される。これについては、第３図および第４図に関して
詳細に述べられている．， バス・コントローラ４９は、いくつかの他の入力に加え
て、ライン５５でバス・サイクル・リクエスト信号を受
信する。バス・コントローラは、バス・サイクル・デコ
ーダ４４、バス・サイクル・マルチグレクサおよびデコ
ーダ４２、ラツチ４３、およびバッファ４１を含んでい
るバス・インタフエイス装［１０に、ライン５Ｔを介し
て様々な回路に制御信号を供給する。バス・コントロー
ラは、普通のステート・マシンとして動作する。

バス・サイクル・デコーダ４４は、ｂｌａｓｔ信号（　
ｂｕｒｓｔ　ｌａａｔ　，　ｌロｔ信号と呼ばれること
もある）を供給する。この信号（アクティブ・ロウ）は
、マイクロプロセッサ・データ・リクエスト（入力また
は出力９が、ライン２７または２８における次のレディ
信号で履行されることを表す。

インタフエイス装置の他の特徴の他、この信号の発生と
、ライン３６でキャッシュ・エネーブル信号（ＫＥＮ）
とのインタラクションを含んでいるその用途は、本発明
の出願人に譲渡された、１９８８年８月１日出願の米国
特許願第２２７，０７８号、発明の名称１−マイクロプ
ロセッサ・バス・インタフエイス装置」において述べら
れている。

バス・インタフエイス装置１０の入力および出力第２図
には、バス・インタフエイス装置の大半の外部入力と、
装［１０から（外部回路へ）の大半の出力が、ライン５
４に沿って示されている。

データ・バス３０は、３２ビットの双方向バスである。

マイクロプロセッサは、アドレス・バス３１によ９メモ
リ・アドレスを供給する。このアドレスは、３０ビット
のアドレス信号と、４バイトのエネーブル・ビットから
成っている。３つのメモリ制御ライン３３は、メモリの
読取シ／書込み、入力／出力、およびデータ対制御（た
とえば、メモリからのプリフエツチ対データ読取シ）を
示している。アドレス状態（ＡＤＳ）は、バス３１のア
ドレスがバリドであることを示しているライン２２にお
けるアクティブ・ロー信号である。

マイクロプロセッサによるメモリ・サイクル・リクエス
トは、通常、メモリから読取られかつメモリに書込まれ
る３２ビットのデータを必要としている（キャッシュ・
メモリに関連した転送のように比較的大きい転送が使用
される）。場合によって、メモリは、ライン３４または
３５により適切な信号を供給することがある。ライン３
５（バス・サイズ８）における信号は、転送が８ビット
の転送に関して行なわれることを示し、一方、ライン３
４（バス・サイズ１６）の信号は、リクエストが１６ビ
ットの転送に関して履行されることを示している。

前述したように、マイクロプロセッサは、オン・チップ
・キャッシュ・メモリを含んでいる。あるデータは、キ
ャッシュ・メモリに記憶するよう指定されている。外部
回路は、マイクロプロセッサからのアドレスを調べ、特
定のアドレスが、キャッシュ・メ七リ中に記憶するよう
特定されたアドレス・スペースに置かれているかどうか
を決定する。これは、通常、命令、定数などに関して行
なわれ、共用されるデータに関しては行なわれない。

要求されたデータが”キャッシュ可能”である、すなわ
ちキャッシュ・メモリに記憶されるべきものであること
を、外部回路が決定したならば、ＫＥＮ信号は、ライン
３６に戻される（アクティブ・ロー）。

ライン２３の入力は普通の゛保持”信号で、ライン２４
の出力は”保持肯定応答”信号である。

ライン２５の入力信号（アドレス保持）は、外部バスは
すぐに７ロートされるものであることを示している。こ
れは、このバスにおける他の装置とのシステム・デッド
ロックを阻止するために行なわれる。ライン２６は、外
部アドレス状態を供給する。ライン２７　．２８は、そ
れぞれ、レディ信号と”バースト”信号を受信する。

第３図は、読取りおよび書込みサイクルのオーダリング
およびリオーダリングを決定するため、本発明において
使用される論理装置を示している。

第３図に示したゲートは、本発明を理解するため選択さ
れている。集積回路の場合のように、実際の回路におい
てゲートによク供給される論理装置は、本発明には関係
ない他の論理装置や回路と混じっている。

本実施例の書込みバッファ４１は、実際には、先入れ先
出し（ＦＩＦＯ）レジスタで、４つのセクション４１ｍ
　，　４１ｂ　，　４１ｃ　，　４１ｄを有している。

（アドレスおよび関連信号を含んでいる）バッファへの
データは、バッファ４５およびデコーダ４４から供給さ
れる。バッファからのデータ出力は、バス３０に供給さ
れ、そのアドレスは、デコーダ４２，さらにラツテ４３
に供給される。

書込みバッファ４１によシ、本発明はさらに記憶するこ
とができる。バッファの各セクションは、さらに１つの
記憶ビットを有し、このビットは、そのセクションにお
ける書込みサイクル・データに関連したアドレスが、キ
ャッシュ・メモリにおいて見つけられるかどうかを示し
ている。たとえば、データが、アドレスＦＯＯＯＯＯＯ
Ｏ　　とともに、書込みバッファ・セクション４１ｄに
配置されるならば、このアドレスは、第１図のキャッシ
ュ・コントローラに供給され、そのアドレスに関するデ
ータがキャッシュ・メモリにおいて見つけられるかどう
かを決定する。そのアドレスに関するデータがキャッシ
ュ・メモリにあるならば、このメモリは、新しいデータ
に更新される。データは、また、書込みバッファ４１の
セクション４１ｄに書込まれる。データがキャッシュ・
メモリにおいて見つけられたならば（”ヒット”）、バ
イナリ１がビット場Ｓ　ｒｏａに書込まれる。データが
キャッシュ・メモリにない場合（″ミス”）、バイナリ
０が場所７０ｄに書込まれる。ヒット／ミス・ビット情
報は、書込みバッファ４１に供給された書込みサイクル
・データに関しアドレスの比較が行なわれた後に、キャ
ッシュ・コントローラ１２＆から場所７０ｄに供給され
る。これは、第３図のライン７０によシ示されている。

データが、書込みバッファにおいてセクション４１ｄか
らセクション４１６などに移動されると、それに関連し
たヒット／ミス・ビットも、同様Ｋビット場所７０ｄか
ら７０ｃなどに移動される。（しかし、このビットは、
データ、アドレス、および制御ビットである場合、外部
バスに供給されない。） バッファ４１の各セクションに関連したヒット／ミス・
ビットは、インバータを介してκΦゲートの１人力端子
に供給される。たとえば、場所７０ｍのピットは、ライ
ン６０を介してインパータ６５に供給され、インパータ
６５の出力は、ＡＮＤゲート６６の１入力端子に供給さ
れる。同様に、場所７０ｂからのビットは、ライン６１
に沿ってインバータを介してゲート６γの１人力端子に
供給される。場所７０ｃからのビットは、ライン６２に
沿ってインバータを介してゲート６Ｂの１人力端子に供
給され、かつ場所７０ｄからのビットは、ライン６３に
沿ってインバータを介してゲート６９の１人力端子に供
給される。

ゲー｝６６．６７．６８．６９の出力は、ＮＯＲゲー｝
７３の入力端子に供給される。このゲートの出力は、ラ
イン４Ｔとして示されている。

各ゲート６６〜６９は、書込みバッファ４１の４つのセ
クションの１つから”フイル″（満たされた、すなわち
フル）信号を受信する。この信号は、各ゲートに関する
マスキング・ビットとして動作する。九とえば、データ
が書込みバッファのセクション４１ｄにあるならば、こ
のセクションに関するフィル・ビットはゲート６９に供
給されるバイナリ１である。このデータが、新しいデー
タをセクション４１ｄに移動することなく、セクション
４１ｃに移動されるならば、ゲート６９に供給されるフ
ィル・ビットは、バイナリ０で、ゲート６８に供給され
るフィル・ビットはバイナリ１である。

同様に、セクション４ｌｂに記憶されたデータがあるな
らば、バイナリ１がゲート６７に供給される。

また、たとえば、セクション４１＆にデータがないなら
ば、バイナリ０がライン６４に供給される。

このマスキング・ビットを供給するには、普通の回路装
置が使用され、このような回路は、バッファ／レジスタ
として知られている。

場所７０！Ｌ〜７０ｄにおけるヒット／ミス・ビットハ
、テータが外部メモリからキャッシュ・メモリに読取ら
れる時、またはりマツピングがキャッシュ・メモリに生
じた時、クリャされる（全ビットは、それらの前の状態
に関係なくパイナＩＪ　Ｏに変えられる）。これら条件
のいずれかの下では、ヒット／ミス・ビットはなくなる
。

書込みサイクル・データがセクション４１ｄに配置され
、かつその関連アドレスがキャッシュ・メモリにおいて
は見つけられないと仮定する。したがって、バイナリＯ
はビット場所７０ｄにある。ゲート６９の入力は、イン
バータのためバイナリ１で、フィル・ビットはバイナリ
１である、すなわちマスキングは生じていない。これら
条件において、バイナリ１はゲート６９の出力にある。

ゲート７３の入力がパイナリ１の場合、ライン４７の出
力は、ゲー｝６６，６７．６８からのゲートγ３への入
力に関係なく低い。これら条件の下では、ライン４７の
リオーダ信号は、書込みの前に、すなわちミス・ビット
に関連した書込みバッファにおける全データが外部メモ
リに読取られるまで、絖取シが起きないことを示してい
る。この例に示すように、ＣＰＵによシセクション４１
ｄのデータを探索でき、かつＣＰＵは、書込み前に読＊
ｂが行なわれるならば、外部メモリから誤ったデータを
受信してしまう。

データが、バッファ４１の４つのセクションにロードさ
れ、かつそれぞれに関連したアドレスがキャッシュ・メ
モリにあると仮定する。これら条件の下では、ビット場
所７０ｍ　，　７０ｂ　，　７０ｅ　，　７０ｄはバイ
ナリ１を含んでいる。各セクションがデータで満たされ
ているので、各セクションに関連したフィル・ビットは
パイナリ１である。したがって、各ゲート６６〜６９の
入力は、ヒット／ミス・ビットに関してバイナリＯで、
フィル・ピットに関してはバイナリ１である。また、各
ＡＮＤゲートの出力はバイナリ０である。ＮＯＲゲート
７３の入力が全部０である場合、ライン４７はバイナリ
１となる。これら条件の下では、書込みバッファ３１の
データが、外部メモリに書込まれる前に、読取りを行な
うことができる。なお、これら条件の下では、ＣＰＵは
キャッシュ・メモリから新しいデータを得る。この状況
は、ＣＰＵによシ発生されたアドレスが外部メモリでは
なくキャッシュ・メモリにおいて見つけられることがよ
くあるので、代表的な動作における水準を超えるもので
ある。

読取シサイクルにおいて、データはキャッシュ・メモリ
にロードされる。これが起きるとすぐに、全ビット７０
１Ｌ　−　７０ｄは、前述したようにパイナリ０に変え
られ、書込みバッファにおけるデータが次の読取シサイ
クルの前に外部メモリに転送されなければならない。

新しいバス・サイクルが外部データ・バスにおいて進行
される場合にはいつでも、特にデコーダ４４に関連した
デコーダ論理装置は、データが書込みバッファにおいて
キューされるかどうか、サイクルがバッファ４５にある
かどうか、およびライン４Ｔに供給される信号があるか
どうかを決定することによシ、どのサイクルが進行され
るべきかを決定する。読取シサイクルがパッ７ア４５に
あシ、かつデータが書込みバッファ４１に存在している
場合、デコーダは、信号がライン４７にあるならば、読
取９サイクルを進行するように選択する。したがって、
マイクロプロセッサの性能が低下することはない。しか
し、書込みパッファにおけるデータのいずれかがキャッ
シュ・ミスに関連している場合には、キャッシュ・ミス
としてマークされたデータが書込みバッ７ア４．１から
転送されるまで、読取シサイクルは選択されない。無論
、これによυ、更新されたデータは、読取夛サイクルに
おいて外部メモリから確実に読取られる。

第４図に示した本発明の方法 第４図は、ブロック７４で開始する本発明の方法を示し
ている。このブロックは、代表的な書込みバス・サイク
ルの開始を示している。これが生じると、データに関連
したアドレスがキャッシュ・コントローラに送られ、そ
のアドレスに関連したデータがキャッシュ・メモリに配
置されているかどうかを決定する。これは、ブロック７
５における質問”イン・キャッシュ？”で示されている
。

外部メモリに書込まれるべきデータに関連したアドレス
を、キャッシュ・メモリのデータに関連したアドレスに
対して比較した結果、ライン７６によシ示されたヒット
またはライン７Ｔによシ示されたミスが生じる。ヒット
の場合、ブロックＴ８に示すように、新しいデータがキ
ャッシュ・メモリに書込まれ、その後、ブロック７９に
示すように、データが書込みバッファに配置され、かつ
ヒット・ビットはバイナリ１に設定される。これら条件
の下で、ヒット・ビットが全書込みサイクル・データに
関して書込みバッファにおいてバイナリ１に設定される
ならば、書込みの前に読取シが生じることができる。

逆に、ミスがライン７７に示すように生じた場合、キャ
ッシュ・メモリを更新する必要はなく、データは、ブロ
ック８０に示すように書込みバッファに配置される。ヒ
ット・ビットはバイナリＯのままで、読取りは、外部メ
モリに書込みバックアにおけるこのデータを書込む前に
は阻止される。

（初期化によシ、および書込みパッ７アにおいて１ステ
ージから次のステージにデータをシフトすることによシ
、ヒット・ビットは、バイナリＯになるか、または新し
いデータがそのセクションに移動されるまで、バイナリ
０のままである。）以上のように、マイクロプロセッサ
における読取りおよび書込みサイクルをリオーダするこ
とができる本発明の方法および装置について述べてきた
。本発明の方法および装置は、最少の回路で実現でき、
かつキャッシュ・メモリにおいて既に見られる、または
これに関連した他の回路を一部に用いている。

【図面の簡単な説明】

第１図は本実施例のマイクロプロセッサを形成する様々
な装置を示したブロック図、第２図は第１図のマイクロ
プロセッサにおいて使用される書込みバッファと関連論
理装置を含んでいるインタフエイス装置のブロック図、
第３図は書込みバッファに関連し、かつ書込みバッファ
にデータがある間、読取シサイクルを可能にする信号を
発生するのに使用される特別の論理装置の概要図、第４
図は本発明の方法に関連した過程を示した流れ図である
。 １０●書・・インタフエイス装置、１　１・０・●キャ
ッシュ・メモリ、１２●●●ｅキャッシュ・コントロー
ラ、１２ａ●拳●●キャッシュ・タグ・セクション、１
３●・・・ページング装ｆｌ、１４−●●−アドレス発
生装置、１５●●●８命令デコーダ装置、１７・・・・
浮動小数点装置、１８●●●●データ装置、１９●・●
・コントローラ、４１・−●・書込ミハッファ、４２Ｉ
１ｅＩＩφバス・サイクル・マルチプレクサおよびデコ
ーダ、４３９●●会ラッチ、４４ｓ＊ｅｅバス．サイク
ル．デコーダ、４５●−１１１１ハス・サイクル・バッ
ファ、４９●●・●バス・コ／トロー７、６５●・Φ●
イ／バータ、６６〜６９●Φ●・ＡＮＤゲート、Ｔ３　
・　●　・　・ＮＯＲゲー　ト。 −１２゜ＩＩＥ　　　　３ １トシ５→４＋：ｔｇセλくソ

Claims (3)

【特許請求の範囲】
1. （１）中央処理装置（ＣＰＵ）と、 上記ＣＰＵに接続したキャッシュ・メモリと、書込みサ
   イクルにおいて上記ＣＰＵから外部バスを介して転送さ
   れるべき書込みサイクル・データに関してバッファリン
   グを行なう書込みバッファと、 上記ＣＰＵに接続し、かつ上記書込みサイクル・データ
   に関連したアドレスが、上記キャッシュ・メモリに記憶
   されたデータに関連したアドレスに整合しているかどう
   かを決定する比較器装置と、上記比較器装置に接続し、
   かつ上記比較器装置により行なわれた上記決定を表す情
   報のビットを記憶する記憶装置と、 上記記憶装置からの上記ビットを受信するように接続し
   、かつ上記ビットが所定の状態にあるならば、書込みサ
   イクルが可能になる前に、外部メモリからのデータを読
   取るよりマイクロプロセッサをエネーブルする論理装置
   と、 から成ることを特徴とするマイクロプロセッサ。
2. （２）外部メモリに書込まれるべきデータを受信し、か
   つデータとアドレスを記憶する複数のセクションを有し
   ている書込みバッファと、 上記書込みバッファの上記各セクションに関連し、かつ
   書込みバッファに記憶されたアドレスがキャッシュ・メ
   モリに記憶されたデータに対応しているか、いないかを
   示すヒット／ミス条件を表すビットを記憶するビット・
   ロケーションと、上記ビット・ロケーションに接続し、
   かつデータが上記書込みバッファにある場合外部メモリ
   からのデータの読取りが許可されるかどうかを制御する
   制御信号を、上記ビットが所定の状態にある場合供給す
   る論理装置と、 から成ることを特徴とするマイクロプロセッサ。
3. （３）外部メモリに書き込まれるべき書込みサイクル・
   データを書込みバッファに記憶する過程と、上記書込み
   サイクル・データとキャッシュ・メモリに記憶されたデ
   ータに関してアドレスの対応があるかどうか（ヒットま
   たはミス）上記書込みサイクル・データに関して決定す
   る過程と、上記ヒットまたはミスを表している情報を上
   記書込みサイクル・データに関して記憶する過程と、ヒ
   ットが、上記書込みバッファにある全書込みサイクル・
   データに関して示されているならば、書込みサイクル・
   データが上記書込みバッファにある場合に読取りサイク
   ルが生じるのを許す過程と、 から成ることを特徴とする、マイクロプロセッサにおけ
   る読取りサイクルおよび書込みサイクルのリオーダリン
   グを制御する方法。