JPS5945553A - メモリアドレス方式 - Google Patents
メモリアドレス方式Info
- Publication number
- JPS5945553A JPS5945553A JP57156956A JP15695682A JPS5945553A JP S5945553 A JPS5945553 A JP S5945553A JP 57156956 A JP57156956 A JP 57156956A JP 15695682 A JP15695682 A JP 15695682A JP S5945553 A JPS5945553 A JP S5945553A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address mode
- memory
- segment
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、コンピュータ内のメモリを命令によりアドレ
スするメモリアドレス方式に関する。
スするメモリアドレス方式に関する。
従来コンピュータのメモリアドレス方式としては、大別
してリニアアドレス方式とセグメント方式がある。第１
図に示すリニアアドレス方式とは、メモリを分割するこ
となく単一のものとしで取扱いアドレスする方式であり
、オペランドアドレスＡＤ／、ＡＤ、２が直接物理的な
メモリのアドレスをあられすこととなる。この方式は単
一のプログラムがメモリ内に置かれて処理される場合に
有利である。
してリニアアドレス方式とセグメント方式がある。第１
図に示すリニアアドレス方式とは、メモリを分割するこ
となく単一のものとしで取扱いアドレスする方式であり
、オペランドアドレスＡＤ／、ＡＤ、２が直接物理的な
メモリのアドレスをあられすこととなる。この方式は単
一のプログラムがメモリ内に置かれて処理される場合に
有利である。
また第２図に示すセグメントアドレス方式とは、メモリ
を所定数の論畑的ブロックに分別してアドレスする方式
であり、セグメント番号ＳＮ／ 。
を所定数の論畑的ブロックに分別してアドレスする方式
であり、セグメント番号ＳＮ／ 。
ＳＮ２は分割したセグメントの番号または先頭アドレス
をあられし、オフセラ１−Ｏ８／、ＯＢ２は各セグメン
ト内の相対番地をあられす。この方式は複数個のプログ
ラムが同時にメモリ内に屑かれて処理されるいわゆるマ
ルチプロゲラミンクに適している。
をあられし、オフセラ１−Ｏ８／、ＯＢ２は各セグメン
ト内の相対番地をあられす。この方式は複数個のプログ
ラムが同時にメモリ内に屑かれて処理されるいわゆるマ
ルチプロゲラミンクに適している。
ところがどちらのアドレス方式に（〜でも、その一方の
方式しか用いることができなかったため、種りの処理を
おこなうコンピュータのメモリアドレス方式として満足
することができなかった。すなわちリニアアドレス方式
では、マルチプログラミングの場合、メモリ管理を効率
的におこなうことができず、メモリ保護も困難である。
方式しか用いることができなかったため、種りの処理を
おこなうコンピュータのメモリアドレス方式として満足
することができなかった。すなわちリニアアドレス方式
では、マルチプログラミングの場合、メモリ管理を効率
的におこなうことができず、メモリ保護も困難である。
またセグメントアドレス方式では、インプリメンテーシ
ョンの容易化および新旧アーキテクチャの連続性の要求
から、ひとつのセグメントの大きさには限度があり、大
容量高速データ処理には不十分であった。この為、例え
ば画像処理のような大容量データを高速に処理する場合
にはきわめて不利であった。
ョンの容易化および新旧アーキテクチャの連続性の要求
から、ひとつのセグメントの大きさには限度があり、大
容量高速データ処理には不十分であった。この為、例え
ば画像処理のような大容量データを高速に処理する場合
にはきわめて不利であった。
本発明は上記事情を考慮してなされたもので、種々の処
理をおこなうコンピュータに適したメモリアドレス方式
を提供することを目的とする。
理をおこなうコンピュータに適したメモリアドレス方式
を提供することを目的とする。
この目的を達成するために１本発明によるメモリアドレ
ス方式は、リニアアドレスモードとセグメントアドレス
モードとを選択するためのアドレスモード切換ピッドの
表示Ｇてより、アドレス命令をリニアアドレスモードか
セグメント−アドレスモードかどちらかとみなしてメモ
リをアドレスし、トチらかのアドレスモードでもメ■Ｂ
りをアドレスできることを特徴とする。
ス方式は、リニアアドレスモードとセグメントアドレス
モードとを選択するためのアドレスモード切換ピッドの
表示Ｇてより、アドレス命令をリニアアドレスモードか
セグメント−アドレスモードかどちらかとみなしてメモ
リをアドレスし、トチらかのアドレスモードでもメ■Ｂ
りをアドレスできることを特徴とする。
以下本発明を図示の′ＳＳ何例一ゝ、（；づい千ＨＣＦ
、明する。
、明する。
第３図は中央演算制御数］１・′イ内のステータスレジ
スタＳＲを示すもので、中央演鈴制御装置ｉ、のイ１〜
成。
スタＳＲを示すもので、中央演鈴制御装置ｉ、のイ１〜
成。
状態を保持するレジスタである。例えばＡＬＵの演算結
果としての桁上げ、オーバフロー￥ｒを指示する各ビッ
トからなっているう本実１７ｊＩｉ例によるメモリアド
レス方式ではこのステータスレジスタＳＲ内にアドレス
モード切換ピッドＬ Ｓ′（ｒ−設けろうこのアドレス
モード切換ピッ） １．８が「／」か「θ」かにより命
令内のオペランドアドレスフィールドの解釈が異なる。
果としての桁上げ、オーバフロー￥ｒを指示する各ビッ
トからなっているう本実１７ｊＩｉ例によるメモリアド
レス方式ではこのステータスレジスタＳＲ内にアドレス
モード切換ピッドＬ Ｓ′（ｒ−設けろうこのアドレス
モード切換ピッ） １．８が「／」か「θ」かにより命
令内のオペランドアドレスフィールドの解釈が異なる。
第９図に示すようにアドレスモード切換ビットＬＳ＝／
のときは、リニアアドレスモードの場合であり、オペラ
ンド−アドレスＡＤ／。
のときは、リニアアドレスモードの場合であり、オペラ
ンド−アドレスＡＤ／。
ＡＤａのビットパターンを−１の寸まメモリアドレスと
解釈して処理をおこなう。アドレスモード切換ビットＬ
Ｓ−１１７のときは、セグメントアドレスモードの場合
であり、オペランド内のピ、ットノ々ターンを第グ図に
示すように分割して解釈し、セグメント番号ＳＮｔ 、
ＳＮコとオフセットＯＦ！／。
解釈して処理をおこなう。アドレスモード切換ビットＬ
Ｓ−１１７のときは、セグメントアドレスモードの場合
であり、オペランド内のピ、ットノ々ターンを第グ図に
示すように分割して解釈し、セグメント番号ＳＮｔ 、
ＳＮコとオフセットＯＦ！／。
ＯＳユに従い処理する。
アドレスモード切換ビットは外部から命令によりセット
またはリセットできるものとし、通常システム初期化の
際にどちらかに設定する。
またはリセットできるものとし、通常システム初期化の
際にどちらかに設定する。
このように本実施例によればアドレスモード切換ピッｌ
−’ｉ？かえるだけで処理内容に応じてａつのアドレス
方式を使い元けることができる。
−’ｉ？かえるだけで処理内容に応じてａつのアドレス
方式を使い元けることができる。
先の実施例においてはアドレスモード切換ピッ）ＴＪＳ
をステータスレジスタＳＲ内に設けろこととしたが、中
央演算処理装置内のどこに設けてもよい。またリニアア
ドレスモードの場合とセグメントアドレスモードの場合
とで命令のオペランドアドレスフィールドの全体のビ１
．ト数は必ずしも同一である必要ば々い。
をステータスレジスタＳＲ内に設けろこととしたが、中
央演算処理装置内のどこに設けてもよい。またリニアア
ドレスモードの場合とセグメントアドレスモードの場合
とで命令のオペランドアドレスフィールドの全体のビ１
．ト数は必ずしも同一である必要ば々い。
以上の通り本発明によｉＬは、／ｊｊ−１乃・すべき自
活：（／こ従ってアドレス方式を后択することプバテへ
、大キナメモリ全連続的に１川用できろリニアアドレス
方式の利点と、アドレス変換、メモリ保１．ｔ〉がτ′
≠易なセグメントアドレス方式の利点を目的θ（応じて
１トｉ“いわけることができろ、ＬＩＤ、かって同じ中
火処理演ＪｔＥ 装Ｄ’によりマルチー−ザ、マルチタ
スクの用途と、単一ユーザで犬微なメモリを心穴とずろ
用途をカバーすることができるう
活：（／こ従ってアドレス方式を后択することプバテへ
、大キナメモリ全連続的に１川用できろリニアアドレス
方式の利点と、アドレス変換、メモリ保１．ｔ〉がτ′
≠易なセグメントアドレス方式の利点を目的θ（応じて
１トｉ“いわけることができろ、ＬＩＤ、かって同じ中
火処理演ＪｔＥ 装Ｄ’によりマルチー−ザ、マルチタ
スクの用途と、単一ユーザで犬微なメモリを心穴とずろ
用途をカバーすることができるう
【図面の簡単な説明】
第１図（よリニアアドレス方式ｑこよろｔ１６令形大全
示すビットパターン図、 第２図はセグメントアドレス方式によるＣ７令形式を示
すビットパターン図、 第３図は本発明の一実ノイり例によるメモリアドレス方
式のステータスレジスタのビ５．ｌ・パターン図、第９
図は同方式の命令形式を示すビットパターン図である。 ＳＲ・・・ステータスレジスタ、Ｉ、Ｓ・・・アドレス
モ−ド切換ビ１．ト。
示すビットパターン図、 第２図はセグメントアドレス方式によるＣ７令形式を示
すビットパターン図、 第３図は本発明の一実ノイり例によるメモリアドレス方
式のステータスレジスタのビ５．ｌ・パターン図、第９
図は同方式の命令形式を示すビットパターン図である。 ＳＲ・・・ステータスレジスタ、Ｉ、Ｓ・・・アドレス
モ−ド切換ビ１．ト。
Claims (1)
- 【特許請求の範囲】 コンピュータ内のメモリを命令によりアドレスするメモ
リアドレス方式において、 リニアアドレスモードとセグメントアドレスモードとを
選択するためのアドレスモード切換ピッドの表示により
、リニアアドレスモードかセグメントアドレスモードか
どちらかのアドレスモードとみなしてメモリをアドレス
し、どちらのアドレスモードでもメモリをアドレスでき
ることを特徴とするメモリアドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156956A JPS5945553A (ja) | 1982-09-09 | 1982-09-09 | メモリアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156956A JPS5945553A (ja) | 1982-09-09 | 1982-09-09 | メモリアドレス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945553A true JPS5945553A (ja) | 1984-03-14 |
Family
ID=15638994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156956A Pending JPS5945553A (ja) | 1982-09-09 | 1982-09-09 | メモリアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120541A (ja) * | 1985-11-20 | 1987-06-01 | Nec Corp | 命令制御方式 |
| JPS62237582A (ja) * | 1986-04-09 | 1987-10-17 | Hitachi Ltd | ヒストグラムプロセツサ |
-
1982
- 1982-09-09 JP JP57156956A patent/JPS5945553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120541A (ja) * | 1985-11-20 | 1987-06-01 | Nec Corp | 命令制御方式 |
| JPS62237582A (ja) * | 1986-04-09 | 1987-10-17 | Hitachi Ltd | ヒストグラムプロセツサ |
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