JPS6191725A - アドレスマツチ制御方式 - Google Patents
アドレスマツチ制御方式Info
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- JPS6191725A JPS6191725A JP59213606A JP21360684A JPS6191725A JP S6191725 A JPS6191725 A JP S6191725A JP 59213606 A JP59213606 A JP 59213606A JP 21360684 A JP21360684 A JP 21360684A JP S6191725 A JPS6191725 A JP S6191725A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、先取り命令を格納する命令バッファを用いて
命令先取り制御を行う場合のアドレスマツチ制御方式、
すなわち、ある所定の命令のところで実行を止め、それ
以後は別の処理を行うために、先取りされた命令の中か
ら前記所定の命令を検出し、その所定の命令実行後にア
ドレスマツチ割込みを行うアドレスマツチ制御方式であ
って、特にマイクロプログラム制御を用いたアドレスマ
ツチ制御方式に関する。
命令先取り制御を行う場合のアドレスマツチ制御方式、
すなわち、ある所定の命令のところで実行を止め、それ
以後は別の処理を行うために、先取りされた命令の中か
ら前記所定の命令を検出し、その所定の命令実行後にア
ドレスマツチ割込みを行うアドレスマツチ制御方式であ
って、特にマイクロプログラム制御を用いたアドレスマ
ツチ制御方式に関する。
パイプライン処理やルック・アヘッド処理等の情報処理
装置においては、命令先取り制御を行って、実行すべき
命令をあらかじめ先取りして命令バッファ中に格納して
おき、それを取出して次の命令を直ちに実行できるよう
にすることにより、処理の高速化を計っている。
装置においては、命令先取り制御を行って、実行すべき
命令をあらかじめ先取りして命令バッファ中に格納して
おき、それを取出して次の命令を直ちに実行できるよう
にすることにより、処理の高速化を計っている。
このような命令先取り制御動作方式において、例えばあ
る命令の所で割込みを行う等のため、特定の命令の検出
が行われるが、その検出方式としてアドレスマツチ制御
方式が用いられている。
る命令の所で割込みを行う等のため、特定の命令の検出
が行われるが、その検出方式としてアドレスマツチ制御
方式が用いられている。
第４図は、従来のアドレスマツチ制御方式をブロック図
で説明したものである。図において、３１はメモリで、
実行すべき各命令が格納されている。３２はアクセスア
ドレスレジスフ（ＡＡＲ）で、メモリ３１をアクセスし
て命令を先取りするアクセスアドレスが格納される。３
３はアドレスマツチアドレスレジスタ（ＡＭＡＲ）で、
検出すべき命令のアドレス（以下、アドレスマツチアド
レスという）が格納されている。３４は比較器で、ＡＡ
Ｒ３２とＡＭＡＲ３３の両アドレス値を比較する。３５
は命令バッファで、メモリ３１から読出された命を格納
する。３６は命令レジスタで、命令バッファ３５から実
行する先頭の命令を取出して格納する。３７はフラグレ
ジスタで、ＡＭＡＲ３３に格納されたアドレスマツチア
ドレスとアドレスマツチしたアドレスの命令に付するフ
ラグが格納される。３８は命令実行部で、例えばパイプ
ライン処理が行われる。３９はアンド回路である。
で説明したものである。図において、３１はメモリで、
実行すべき各命令が格納されている。３２はアクセスア
ドレスレジスフ（ＡＡＲ）で、メモリ３１をアクセスし
て命令を先取りするアクセスアドレスが格納される。３
３はアドレスマツチアドレスレジスタ（ＡＭＡＲ）で、
検出すべき命令のアドレス（以下、アドレスマツチアド
レスという）が格納されている。３４は比較器で、ＡＡ
Ｒ３２とＡＭＡＲ３３の両アドレス値を比較する。３５
は命令バッファで、メモリ３１から読出された命を格納
する。３６は命令レジスタで、命令バッファ３５から実
行する先頭の命令を取出して格納する。３７はフラグレ
ジスタで、ＡＭＡＲ３３に格納されたアドレスマツチア
ドレスとアドレスマツチしたアドレスの命令に付するフ
ラグが格納される。３８は命令実行部で、例えばパイプ
ライン処理が行われる。３９はアンド回路である。
この構成において、検出すべき命令のアドレスすなわち
アドレスマツチアドレスが、あらかじめＡＭＡＲ３３に
格納されている。ＡＡＲ３２から先取りされる命令のア
ドレスが順次取出されてメモリ３１をアクセスし、読出
された命令は、命令バッファ３５に格納される。
アドレスマツチアドレスが、あらかじめＡＭＡＲ３３に
格納されている。ＡＡＲ３２から先取りされる命令のア
ドレスが順次取出されてメモリ３１をアクセスし、読出
された命令は、命令バッファ３５に格納される。
命令レジスタ３６には、命令バッファ３５から実行する
先頭命令が書込まれる。命令実行部３８は、この命令を
読み出してそれを実行する。
先頭命令が書込まれる。命令実行部３８は、この命令を
読み出してそれを実行する。
一方、比較器３４は、ＡＡＲ３２とＡＭＡＲ３３の両ア
ドレスを比較し、両者が一致したときすなわちアドレス
マツチしたとき、フラグ書込み信号を送出して、フラグ
レジスタ３７中の３７Ａにフラグを付ける。そのとき、
対応する命令バッファ３５上の領域３５Ａには、メモリ
３１からアドレスマツチした命令が読出されて格納され
る。
ドレスを比較し、両者が一致したときすなわちアドレス
マツチしたとき、フラグ書込み信号を送出して、フラグ
レジスタ３７中の３７Ａにフラグを付ける。そのとき、
対応する命令バッファ３５上の領域３５Ａには、メモリ
３１からアドレスマツチした命令が読出されて格納され
る。
これらアドレスマツチした命令及び対応するフラグは、
命令の実行とともに一諸にシフトして行き、ついにはア
ドレスマツチした命令が命令実行部３７で実行されるよ
うになる。
命令の実行とともに一諸にシフトして行き、ついにはア
ドレスマツチした命令が命令実行部３７で実行されるよ
うになる。
アドレスマツチした命令の終了時には、アンド回路３９
に、命令実行部３８からアドレスマツチした命令の終了
タイミング信号が、フラグレジスタ３７Ｄからフラグ信
号が、さらに外部からは計算機の１つのモードであるア
ドレスマツチ検出モード信号がそれぞれ加えられる。従
って、アドレスマツチした命令の実行が終了した時点で
アンド回路３９が開き、アドレスマツチ割込みが行われ
、それ以後の命令の実行が停止される。
に、命令実行部３８からアドレスマツチした命令の終了
タイミング信号が、フラグレジスタ３７Ｄからフラグ信
号が、さらに外部からは計算機の１つのモードであるア
ドレスマツチ検出モード信号がそれぞれ加えられる。従
って、アドレスマツチした命令の実行が終了した時点で
アンド回路３９が開き、アドレスマツチ割込みが行われ
、それ以後の命令の実行が停止される。
（発明が解決しようとする問題点〕
従来のアドレスマツチ制御方式は、前述のように、取出
された命令がアドレスマツチした命令であることを指示
するフラグを格納するフラグレジスタを設けるようにし
たものである。したがって、この方式では先取りした命
令の数に対応するだけのフラグレジスタを必要とするが
、先取り命令の数が多いためフラグレジスタを含むハー
ドウェアの量が増加するという問題があった。またフラ
グの書込みやシフトを行うために制御回路が複雑になる
という問題があった。
された命令がアドレスマツチした命令であることを指示
するフラグを格納するフラグレジスタを設けるようにし
たものである。したがって、この方式では先取りした命
令の数に対応するだけのフラグレジスタを必要とするが
、先取り命令の数が多いためフラグレジスタを含むハー
ドウェアの量が増加するという問題があった。またフラ
グの書込みやシフトを行うために制御回路が複雑になる
という問題があった。
本発明は、従来のアドレスマツチ制御方式における前述
の問題点を解消し、アドレスマツチを指示するフラグを
用いず、したがってハードウェア量の増加を生じないマ
イクロ制御によるアドレスマツチ制御方式を提供するも
ので、そのための手段として、先取り命令を格納する命
令バッファを用いて命令先取り制御動作を行う場合のア
ドレスマツチ制御方式において、命令の先取り動作時に
検出すべき所定の命令の存在が検出されたときは、アド
レスマツチ制御を行うプロセッサにその旨を通知し、プ
ロセッサは、実行された命令が検出すべき命令とアドレ
スマツチしたものであるときはアドレスマツチ割込みを
行い、実行された命令が検出すべき命令とアドレスマツ
チしたものでないときは、次に実行される命令のみ実行
して命令バッファをクリアし、再び命令先取り動作にも
どるように構成したものである。
の問題点を解消し、アドレスマツチを指示するフラグを
用いず、したがってハードウェア量の増加を生じないマ
イクロ制御によるアドレスマツチ制御方式を提供するも
ので、そのための手段として、先取り命令を格納する命
令バッファを用いて命令先取り制御動作を行う場合のア
ドレスマツチ制御方式において、命令の先取り動作時に
検出すべき所定の命令の存在が検出されたときは、アド
レスマツチ制御を行うプロセッサにその旨を通知し、プ
ロセッサは、実行された命令が検出すべき命令とアドレ
スマツチしたものであるときはアドレスマツチ割込みを
行い、実行された命令が検出すべき命令とアドレスマツ
チしたものでないときは、次に実行される命令のみ実行
して命令バッファをクリアし、再び命令先取り動作にも
どるように構成したものである。
先取り命令を格納する命令バッファを用いて命令先取り
制御動作を行っているとき、命令の先取り動作時に検出
すべき所定の命令の存在が検出されたときは、アドレス
マツチ制御を行うマイクロプロセッサに直ちに割込みを
かける。マイクロプロセッサは、実行の終了した命令が
検出すべき命令とアドレスマツチしたものであるときは
、直ちにアドレスマツチ割込みを行い検出すべき命令よ
り後の命令の実行を止める。実行された命令が検出すべ
き命令とアドレスマツチしたものでないときは、次に実
行される命令のみを実行して命令バッファをクリアし、
再び命令先取り動作にもどる。
制御動作を行っているとき、命令の先取り動作時に検出
すべき所定の命令の存在が検出されたときは、アドレス
マツチ制御を行うマイクロプロセッサに直ちに割込みを
かける。マイクロプロセッサは、実行の終了した命令が
検出すべき命令とアドレスマツチしたものであるときは
、直ちにアドレスマツチ割込みを行い検出すべき命令よ
り後の命令の実行を止める。実行された命令が検出すべ
き命令とアドレスマツチしたものでないときは、次に実
行される命令のみを実行して命令バッファをクリアし、
再び命令先取り動作にもどる。
実行の終了した命令が検出すべき命令とアドレスマツチ
するまで、前述の動作を繰返す。
するまで、前述の動作を繰返す。
この方式により、従来のフラグレジスタを設けることな
くアドレスマツチ制御を実行することができる。
くアドレスマツチ制御を実行することができる。
本発明の実施例を図面を参照して詳細に説明する。第１
図は本発明の一実施例の全体の構成を示すブロック説明
図、第２図は第１図のマイクロプロセッサのアドレスマ
ツチ制御動作を説明するフローチャート、第３図は本発
明のアドレスマツチ制御方式の一実施例におけるタイム
チャートである。
図は本発明の一実施例の全体の構成を示すブロック説明
図、第２図は第１図のマイクロプロセッサのアドレスマ
ツチ制御動作を説明するフローチャート、第３図は本発
明のアドレスマツチ制御方式の一実施例におけるタイム
チャートである。
第１図及び第２図において、１１はメモリで、実行すべ
き命令が格納されている。１２はアクセスアドレスレジ
スタ（ＡＡＲ）で、メモリ１１をアクセスして命令を先
取りするアクセスアドレスが格納される。１３はアドレ
スマツチアドレスレジスタ（ＡＭＡＲ）で、検出すべき
命令のアドレスすなわちアドレスマツチアドレス（ＡＭ
Ａ）が格納されている。１４は比較器で、ＡＡＲ１２と
ＡＭＡＲ１３の両アドレス値を比較する。１５は命令レ
ジスタで、命令バッファ１５から実行する先頭の命令を
取出して格納する。
き命令が格納されている。１２はアクセスアドレスレジ
スタ（ＡＡＲ）で、メモリ１１をアクセスして命令を先
取りするアクセスアドレスが格納される。１３はアドレ
スマツチアドレスレジスタ（ＡＭＡＲ）で、検出すべき
命令のアドレスすなわちアドレスマツチアドレス（ＡＭ
Ａ）が格納されている。１４は比較器で、ＡＡＲ１２と
ＡＭＡＲ１３の両アドレス値を比較する。１５は命令レ
ジスタで、命令バッファ１５から実行する先頭の命令を
取出して格納する。
１７は命令カウンタ（ＩＣ）で、次に実行される命令の
アドレスＩＡ（命令アドレス）を格納する。１８は命令
レングスコード（ＩＬＣ）で、現在実行中の命令のレン
グス（Ｉ Ｌ）を格納する。
アドレスＩＡ（命令アドレス）を格納する。１８は命令
レングスコード（ＩＬＣ）で、現在実行中の命令のレン
グス（Ｉ Ｌ）を格納する。
１９はアドレスマツチイネーブル回路（ＡＭＥＣ）で、
先取りした命令中にアドレスマツチした命令があること
を指示するアドレスマツチイネーブル信号（ＡＭＥ）が
格納される。２０はマイクロプロセッサで、アドレスマ
ツチ検出動作の制御、アドレスマツチ割込み制御及び命
令実行部の制御を行う。２１は命令実行部である。
先取りした命令中にアドレスマツチした命令があること
を指示するアドレスマツチイネーブル信号（ＡＭＥ）が
格納される。２０はマイクロプロセッサで、アドレスマ
ツチ検出動作の制御、アドレスマツチ割込み制御及び命
令実行部の制御を行う。２１は命令実行部である。
次に、第１図及び第２図の動作について説明する。
アドレスマツチが検出される前の動作は、第１図に示し
た従来のものと同様である。すなわち、検出すべき命令
のアドレスすなわちドレスマツチアドレスＡＭＡが、あ
らかじめＡＭＡＲ１３に格納されている。ＡＡＲ１２か
ら先取りされる命令のアドレスが順次取出されてメモリ
１１をアクセスし、読出された命令は、命令バッファ１
５に格納される。
た従来のものと同様である。すなわち、検出すべき命令
のアドレスすなわちドレスマツチアドレスＡＭＡが、あ
らかじめＡＭＡＲ１３に格納されている。ＡＡＲ１２か
ら先取りされる命令のアドレスが順次取出されてメモリ
１１をアクセスし、読出された命令は、命令バッファ１
５に格納される。
命令レジスタ１６には、命令バッファ１５から実行する
先頭命令が書込まれる。マイクロプロセッサ２０は、命
令実行部２１を制御して、この命令を実行する。
先頭命令が書込まれる。マイクロプロセッサ２０は、命
令実行部２１を制御して、この命令を実行する。
アドレスマツチした命令の存在が検出、されたときは、
第１図は次のように動作する。
第１図は次のように動作する。
比較器１４は、ＡＡＲ１２とＡＭＡＲ１３の両アドレス
を比較し、ＡＡＲ１２のアドレス中にアドレスマツチア
ドレスＡＭＡが存在するか否かを検出する。この場合、
比較器１４は先取りする命令中の中にアドレスマツチし
た命令が含まれているか否かを判定すればよいので、Ａ
ＡＲ１２とＡＭＡＲ１３のアドレス全ビットを比較する
必要はない。したがって、この検出を容易に行うことが
できる。
を比較し、ＡＡＲ１２のアドレス中にアドレスマツチア
ドレスＡＭＡが存在するか否かを検出する。この場合、
比較器１４は先取りする命令中の中にアドレスマツチし
た命令が含まれているか否かを判定すればよいので、Ａ
ＡＲ１２とＡＭＡＲ１３のアドレス全ビットを比較する
必要はない。したがって、この検出を容易に行うことが
できる。
ＡＡＲ１２の先取り命令中にアドレスマツチした命令の
存在が検出されたときは、比較器１４はＡＭＥＣ１９に
信号を送り、アドレスマツチイネーブル信号ＡＭＥを「
ＯＮ」にする。ＡＭＥＣＩ９は、このＯＮ−ＡＭＥをマ
イクロプロセッサ２０に送り、マイクロプロセッサ２０
によるアドレスマツチ検出動作をイネーブルにする。
存在が検出されたときは、比較器１４はＡＭＥＣ１９に
信号を送り、アドレスマツチイネーブル信号ＡＭＥを「
ＯＮ」にする。ＡＭＥＣＩ９は、このＯＮ−ＡＭＥをマ
イクロプロセッサ２０に送り、マイクロプロセッサ２０
によるアドレスマツチ検出動作をイネーブルにする。
一方、ｒｃ１７には、次に実行される命令のアドレスＩ
Ａが格納されており、このＩＡがマイクロプロセッサ２
０に加えられる。またＩＬＣ１８には、現在実行中の命
令のレングス（ＩＬ）が格納されており、このＩＬがマ
イクロプロセッサ２０に加えられる。さらに、ＡＭＡＲ
１３からはアドレスマツチアドレスＡＭＡが、命令実行
部２１からは現在実行中の命令が終了した時点で、命令
終了タイミング信号が、マイクロプロセッサ２０にそれ
ぞれ加えられる。
Ａが格納されており、このＩＡがマイクロプロセッサ２
０に加えられる。またＩＬＣ１８には、現在実行中の命
令のレングス（ＩＬ）が格納されており、このＩＬがマ
イクロプロセッサ２０に加えられる。さらに、ＡＭＡＲ
１３からはアドレスマツチアドレスＡＭＡが、命令実行
部２１からは現在実行中の命令が終了した時点で、命令
終了タイミング信号が、マイクロプロセッサ２０にそれ
ぞれ加えられる。
次に、マイクロプロセッサ２０によるアドレスマツチ制
御動作を第２図及び第３図で説明する。
御動作を第２図及び第３図で説明する。
なお、第１図と第２図に示されている■〜■及びＡは、
両者の対応を示すものであるが、以下の説明においては
、例えば、命令終了タイミング信号■のように、その線
上の信号を表すものとしても用いられる。
両者の対応を示すものであるが、以下の説明においては
、例えば、命令終了タイミング信号■のように、その線
上の信号を表すものとしても用いられる。
まず、第２図により、本発明のアドレスマツチ制御方式
の一般的な動作について説明する。第２図において、２
０Ａ〜２０Ｆは、それぞれマイクロプロセッサ２０の内
部で行われる各処理の内容を表わす。
の一般的な動作について説明する。第２図において、２
０Ａ〜２０Ｆは、それぞれマイクロプロセッサ２０の内
部で行われる各処理の内容を表わす。
処理２０Ａは、ＩＣ１７から次に実行される命令のアド
レスＩＡとＩＬＣｌＢからの現在実行中の命令のレング
スＩＬから、実行が終了した命令のアドレスＦＡＤを作
成する。実行が終了した命令のアドレスＦＡＤは、ＦＡ
Ｄ＝ Ｉ Ａ−Ｉ Ｌ、なる演算により求められる。
レスＩＡとＩＬＣｌＢからの現在実行中の命令のレング
スＩＬから、実行が終了した命令のアドレスＦＡＤを作
成する。実行が終了した命令のアドレスＦＡＤは、ＦＡ
Ｄ＝ Ｉ Ａ−Ｉ Ｌ、なる演算により求められる。
処理２０Ｂは、処理２ＯＡで作成されたＦＡＤとＡＭＡ
Ｒ１３からのアドレスマツチアドレスＡＭＡを比較し、
一致したときに一致信号を発生ずる。
Ｒ１３からのアドレスマツチアドレスＡＭＡを比較し、
一致したときに一致信号を発生ずる。
一方、処理２０Ｃは、ＡＭＥＣ１９よりアドレスマツチ
イネーブル信号ＡＭＥ及び命令実行部２１より命令終了
タイミング信号■が共に加わったことが検出されたとき
に、判定タイミング信号を発生する。
イネーブル信号ＡＭＥ及び命令実行部２１より命令終了
タイミング信号■が共に加わったことが検出されたとき
に、判定タイミング信号を発生する。
処理２０Ｄは、処理２０Ｂ及び２０Ｃからの各信号を受
け、命令実行終了のタイミングでかつ「ＡＭＥＪが「Ｏ
Ｎ」のとき、ＡＭＡとＦＡＤが一致したかを判断する。
け、命令実行終了のタイミングでかつ「ＡＭＥＪが「Ｏ
Ｎ」のとき、ＡＭＡとＦＡＤが一致したかを判断する。
前者は、処理２０Ｃから判定タイミング信号があるとき
に処理２０Ｂから一致信号が得られる場合（ケースＡ）
であり、後者は得られない場合（ケースＢ）である。以
下、この二つの場合に分けて説明する。
に処理２０Ｂから一致信号が得られる場合（ケースＡ）
であり、後者は得られない場合（ケースＢ）である。以
下、この二つの場合に分けて説明する。
（ａ）ケースＡの場合
ケースＡは、命令の実行が終了した時点において、その
終了した命令のアドレスがアドレスマツチアドレスＡＭ
Ａと一致した場合である。
終了した命令のアドレスがアドレスマツチアドレスＡＭ
Ａと一致した場合である。
したがって、割込み条件が満たされるので、処理２０に
より、直ちにアドレスマツチ割込みが行われ、命令実行
部２１における命令の実行が停止されて、それ以後の所
望の処理が行われる。
より、直ちにアドレスマツチ割込みが行われ、命令実行
部２１における命令の実行が停止されて、それ以後の所
望の処理が行われる。
（ｂ）ケースＢの場合
処理２０Ｅは、処理２０Ｄの判断結果が否定の場合は、
命令バッファクリア信号Ａを発生して命令バッファ１５
に加える。命令バッファ１５は、この命令バッファクリ
ア信号Ａを受けると、各バッファを全てクリアする。
命令バッファクリア信号Ａを発生して命令バッファ１５
に加える。命令バッファ１５は、この命令バッファクリ
ア信号Ａを受けると、各バッファを全てクリアする。
このとき、命令レジスタ１６には、次に実行すべき命令
が命令バッファ１５から書込まれているので、命令バッ
ファ１５がクリアされても命令実行部２１により次の命
令が実行される。
が命令バッファ１５から書込まれているので、命令バッ
ファ１５がクリアされても命令実行部２１により次の命
令が実行される。
一方、クリアされた命令バッファ１５には、更に次の命
令がメモリ１１から格納される。
令がメモリ１１から格納される。
以下、前述の動作を繰返すことにより、次に実行される
命令のみを実行して命令バッファをクリアし、再び次の
命令の取出しを行うという逐次制御動作が実行され、ケ
ースＡの状態に達する。
命令のみを実行して命令バッファをクリアし、再び次の
命令の取出しを行うという逐次制御動作が実行され、ケ
ースＡの状態に達する。
以上は本発明の一般的な動作説明であるが、さらに、第
３図により具体的に説明する。
３図により具体的に説明する。
第３図において、横軸はサイクル単位（Ｔ＋〜Ｔｅ）で
示された処理時間である。縦軸のＥＸＥＣは命令実行部
２１で実行される命令を、ｐｒｅフェッチアドレスはｉ
フェッチアドレスよりも１つ前のアドレスを表わす。ｉ
フェッチアドレスは、次に実行する命令のアドレスを表
わし、命令バッファ（先頭）は、命令バッファ１５の先
頭にある命令を表わす。命令は、Ａ−Ｂ−Ｃ−Ｄの順に
サイクル単位で実行される。
示された処理時間である。縦軸のＥＸＥＣは命令実行部
２１で実行される命令を、ｐｒｅフェッチアドレスはｉ
フェッチアドレスよりも１つ前のアドレスを表わす。ｉ
フェッチアドレスは、次に実行する命令のアドレスを表
わし、命令バッファ（先頭）は、命令バッファ１５の先
頭にある命令を表わす。命令は、Ａ−Ｂ−Ｃ−Ｄの順に
サイクル単位で実行される。
検出すべき命令はＤ、すなわちアドレスマツチアドレス
ＡＭＡは命令りのアドレス（アドレスＤ、以下命令Ｘの
アドレスをアドレスＸという）であるとする。いま、命
令実行部２１がすイクルＴ２で命令Ｂを実行していると
すると、命令バッファ１５の先頭部分には命令Ｃが格納
されており、ｉフェッチアドレスはアドレスＣであり、
ｐｒｅフェッチアドレスはアドレスＤとなる。
ＡＭＡは命令りのアドレス（アドレスＤ、以下命令Ｘの
アドレスをアドレスＸという）であるとする。いま、命
令実行部２１がすイクルＴ２で命令Ｂを実行していると
すると、命令バッファ１５の先頭部分には命令Ｃが格納
されており、ｉフェッチアドレスはアドレスＣであり、
ｐｒｅフェッチアドレスはアドレスＤとなる。
したがって、命令実行部２１が命令Ｂを実行していると
きに、比較器１４は、ＡＭＡ （アドレスＤ）のあるこ
とを検出して、ＡＭＥＣ１９よりＯＮ−ＡＭＥをマイク
ロプロセッサ２０に送る。
きに、比較器１４は、ＡＭＡ （アドレスＤ）のあるこ
とを検出して、ＡＭＥＣ１９よりＯＮ−ＡＭＥをマイク
ロプロセッサ２０に送る。
命令Ｂの実行が終了し処理２０Ｃにより判定タイミング
信号が発生されたとき、処理２０Ａにより作成されたア
ドレスはアドレスＢであるので、処理２０Ｂは一致信号
を発生しない。したがって、処理２０ＤによりケースＢ
の実行が指示される。
信号が発生されたとき、処理２０Ａにより作成されたア
ドレスはアドレスＢであるので、処理２０Ｂは一致信号
を発生しない。したがって、処理２０ＤによりケースＢ
の実行が指示される。
命令レジスタ１６には命令バッファ１５の先頭部分の命
令すなわち命令Ｃが格納されているので、命令実行部２
１は、命令Ｂが終了すると、次のサイクルＴ３で次の命
令Ｃを実行する。一方、処理２０Ｅにより命令バッファ
クリア信号Ａが命令バッファ１５に送られ、命令ハソフ
ァ１５はクリアされ、サイクルＴＪ中クリア状態となっ
ている。
令すなわち命令Ｃが格納されているので、命令実行部２
１は、命令Ｂが終了すると、次のサイクルＴ３で次の命
令Ｃを実行する。一方、処理２０Ｅにより命令バッファ
クリア信号Ａが命令バッファ１５に送られ、命令ハソフ
ァ１５はクリアされ、サイクルＴＪ中クリア状態となっ
ている。
命令実行部２１が命令Ｃの実行を終了した時点でも、処
理２０Ａにより作成されるＦＡＤはアドレスＣであるの
で、処理２０Ｂから一致信号は発生されない。一方、命
令バッファ１５はクリアされており、したがって命令レ
ジスタ１６に何も命令が入っていないので、次のサイク
ルＴ４では命令実行部２１による命令の実行はなされな
い。しかしながら、このサイクルＴ４において次に実行
すべ冬命令りが、命令バッファ１５にメモリ１１から格
納される。
理２０Ａにより作成されるＦＡＤはアドレスＣであるの
で、処理２０Ｂから一致信号は発生されない。一方、命
令バッファ１５はクリアされており、したがって命令レ
ジスタ１６に何も命令が入っていないので、次のサイク
ルＴ４では命令実行部２１による命令の実行はなされな
い。しかしながら、このサイクルＴ４において次に実行
すべ冬命令りが、命令バッファ１５にメモリ１１から格
納される。
命令実行部２１が、次のサイクルＴ５において命令りを
実行すると、その命令実行終了時点で処理２０Ｃが判定
タイミング信号を発生したとき、処理２０Ｂにより一致
信号が発生される。
実行すると、その命令実行終了時点で処理２０Ｃが判定
タイミング信号を発生したとき、処理２０Ｂにより一致
信号が発生される。
したがって、処理２０ＤによりケースＡの実行が指示さ
れ、処理２０Ｆによりアドレスマツチ割込みが実行され
る。
れ、処理２０Ｆによりアドレスマツチ割込みが実行され
る。
以上説明したように、本発明によれば、アドレスマツチ
アドレスの存在が検出された後は、命令の先取りをやめ
て逐次制御動作によりアドレスマツチを検出するように
したので、アドレスマツチした命令であることを指示す
るフラグを格納する多数のフラグレジスタが不要となり
、従来のフラグレジスタを用いたアドレスマツチ制御方
式に比しハードウェア量を減少させることができる。ま
た、本発明のマイクロプロセッサによる制御は、フラグ
レジスタを用いた従来方式の制御よりも簡単であるため
、全体の制御機構を簡単化することができる。
アドレスの存在が検出された後は、命令の先取りをやめ
て逐次制御動作によりアドレスマツチを検出するように
したので、アドレスマツチした命令であることを指示す
るフラグを格納する多数のフラグレジスタが不要となり
、従来のフラグレジスタを用いたアドレスマツチ制御方
式に比しハードウェア量を減少させることができる。ま
た、本発明のマイクロプロセッサによる制御は、フラグ
レジスタを用いた従来方式の制御よりも簡単であるため
、全体の制御機構を簡単化することができる。
第１図は本発明の一実施例の説明図、第２図は第１図に
おけるマイクロプロセッサの動作を説明するフローチャ
ート、第３図は本発明の一実施例のタイミングチャート
、第４図は従来のアドレスマツチ制御方式の説明図であ
る。 図中、１１はメモリ、１２はアクセスアドレスレジスタ
（ＡＡＲ） 、１３はアドレスマツチアドレスレジスタ
（ＡＭＡＲ） 、１４は比較器、１５は命令バッファ、
１６は命令レジスタ、１７は命令カウンタ（ＩＣ）、１
８は命令レングスコード（ＩＬＣ）、１９はアドレスマ
ツチイネーブル回路（ＡＭＥＣ） 、２０はマイクロプ
ロセッサ、２０Ａ〜２０Ｆはマイクロプロセッサ２０に
よって実行される各処理、２１は命令実行部、さらに、
３１はメモリ、３２はアクセスアドレスレジスタ（ＡＡ
Ｒ） 、３３はアドレスマツチアドレスレジスタ（ＡＭ
ＡＲ） 、３４は比較器、３５は命令バッファ、３６は
命令レジスタ、３７はフラグレジスタ、３８は命令実行
部、３９はアンド回路、をそれぞれ示す。 特許出願人 富 士 通 株式会社く′
おけるマイクロプロセッサの動作を説明するフローチャ
ート、第３図は本発明の一実施例のタイミングチャート
、第４図は従来のアドレスマツチ制御方式の説明図であ
る。 図中、１１はメモリ、１２はアクセスアドレスレジスタ
（ＡＡＲ） 、１３はアドレスマツチアドレスレジスタ
（ＡＭＡＲ） 、１４は比較器、１５は命令バッファ、
１６は命令レジスタ、１７は命令カウンタ（ＩＣ）、１
８は命令レングスコード（ＩＬＣ）、１９はアドレスマ
ツチイネーブル回路（ＡＭＥＣ） 、２０はマイクロプ
ロセッサ、２０Ａ〜２０Ｆはマイクロプロセッサ２０に
よって実行される各処理、２１は命令実行部、さらに、
３１はメモリ、３２はアクセスアドレスレジスタ（ＡＡ
Ｒ） 、３３はアドレスマツチアドレスレジスタ（ＡＭ
ＡＲ） 、３４は比較器、３５は命令バッファ、３６は
命令レジスタ、３７はフラグレジスタ、３８は命令実行
部、３９はアンド回路、をそれぞれ示す。 特許出願人 富 士 通 株式会社く′
Claims (1)
- 先取り命令を格納する命令バッファを用いて命令先取り
制御動作を行う場合のアドレスマッチ制御方式において
、命令の先取り動作時に検出すべき所定の命令の存在が
検出されたときは、アドレスマッチ制御を行うプロセッ
サにその旨を通知し、プロセッサは、実行された命令が
検出すべき命令とアドレスマッチしたものであるときは
アドレスマッチ割込みを行い、実行された命令が検出す
べき命令とアドレスマッチしたものでないときは、次に
実行される命令のみ実行して命令バッファをクリアし、
再び命令先取り動作にもどるようにしたことを特徴とす
るアドレスマッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213606A JPS6191725A (ja) | 1984-10-12 | 1984-10-12 | アドレスマツチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213606A JPS6191725A (ja) | 1984-10-12 | 1984-10-12 | アドレスマツチ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191725A true JPS6191725A (ja) | 1986-05-09 |
Family
ID=16641963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213606A Pending JPS6191725A (ja) | 1984-10-12 | 1984-10-12 | アドレスマツチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215340A (ja) * | 1988-07-04 | 1990-01-19 | Fujitsu Ltd | 状態履歴記憶装置の制御方式 |
-
1984
- 1984-10-12 JP JP59213606A patent/JPS6191725A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215340A (ja) * | 1988-07-04 | 1990-01-19 | Fujitsu Ltd | 状態履歴記憶装置の制御方式 |
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