JPH01196642A - キャッシュ無効化制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 計算機システムにおいて、主記憶装置のバッファとして
用いられるキャッシュと、主記憶装置との間のデータの
無矛盾性を保証するキャッシュ無効化制御方式に関し。

主記憶装置からキャッシュへデータを読み込むにあたっ
て、ＣＰＵの命令制御部からの要求を必要以上に禁止し
ないようにし、処理効率を向上させることを目的とし。

キャッシュへの各無効化要求を受けた時点と。

主記憶装置からキャッシュへデータが読み込まれる予告
信号を受けた時点との時間的な前後関係を識別する手段
を設け、キャッシュへの読み込みデータより時間的に前
の無効化要求をシリアライズの対象とし１時間的に後の
無効化要求をシリアライズの対象外とする制御を行うよ
うに構成する。

〔産業上の利用分野〕

本発明は、計算機システムにおいて、主記憶装置のバッ
ファとして用いられるキャッシュと、主記憶装置との間
のデータの無矛盾性を保証するキャッシュ無効化制御方
式に関する。

〔従来の技術〕

第４図はキャッシュと主記憶装置間の同時性の保証を説
明するための図、第５図は従来のＢｌスタックのポイン
タ制御説明図、第６図は従来方式％式％ 第４図において、１０−１．１０−２はキャッシュ（バ
ッファ記憶装置）、４０−１．４０−２は中央処理装置
（ＣＰＵ）、４１は主記憶装置（ＭＳＵ−ＭＣＵ）を表
す。

例えば、第４図に示すような主記憶装置４１を共有する
マルチプロセッサシステムでは、主記憶装置４１の内容
と、自ＣＰＵのキャッシュおよびＴ　Ｌ　Ｂ　（Ｔｒａ
ｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ
）に取り込まれている内容の一致を保証するために、他
ＣＰＵが主記憶装置の内容を書き換えたときには、自Ｃ
ＰＵのキャッシュあるいはＴＬＢの８亥当フ゛ロツクを
無効化（Ｂ　ｒ　：　Ｂｕｆｆｅｒ　Ｉｎｖａｌｉｄａ
ｔｉｏｎ　）　Ｌなければならない。そのため、主記憶
装置側からバッファ無効化アドレスを受は取るＢＩスタ
ック（Ｂｕｆｆｅｒ　Ｉｎｖａｌｉｄａｔｉｏｎ　５ｔ
ａｃｋ）が用いられる。Ｂ■スタックは、バイブライン
制御部に無効化処理のリクエストを送り出すＦＩＦＯ型
のスタックである。リクエストが受は付けられると、Ｂ
ｌスタックから１エントリずつ取り出され、バッフ１内
の該当ブロックが無効化される。

キャッシュのブロックデータ間の同時性（ＣａｃｈｅＣ
ｏｎｓ　ｉ　ｓ　ｔｅｎｃｙ）が保証されるならば、Ｂ
ｌリクエストの処理が完了していなくても、キャッシュ
からのデータフェッチをＢｌ処理に優先させて処理でき
る。すなわち、キャッシュへの読み込み（ＭＯＶＢＩＮ
）が実行されなければ、キャッシュデータ間の同時性は
ＣＰＵ内で保持されているので。

キャッシュからのデータフェッチは、Ｂｌ処理に先行で
きる。しかしながら、−旦、ＭＯＶＥＩＮが実行される
と、ＭＯＶＥＩＮデータ（主記憶データ：他ＣＰＵによ
って最近に変更された可能性がある）と、ＭＯＶＥＩＮ
以前に受は取った未処理ＢＴリクエストの未無効化デー
タ（ＭＯＶＢＩＮデータよりも時間的に前に変更された
可能性があるにもかかわらず更新されていない）が、同
一キャッシュ内に存在することになり、同時性が失われ
てしまう、そのため、−時的にキャッシュからのデータ
フェッチを禁止させてＢｌ処理を先行させ、同時性を再
確立するという処理が必要となる。

すなわち、第４図（イ）に示すように、ＣＰＵ４０−１
がデータＢを主記憶装置４１に書き出し。

主記憶装置４１からＣＰＵ４０−２へ無効化要求（Ｂｌ
リクエスト）が出されたとする。さらに。

ＣＰＵ４０−２のキャッシュ１０−２内において。

データＢがまだ無効化されていないときに、主記憶装置
４１から他のデータＡのＭＯＶＢＩＮが実行されると、
キャッシュ１０−２内に１時間的に矛盾するデータが一
時的に存在することになる。

このような同時性に対する保証を考慮し、Ｂｌリクエス
トの処理が完了していな（でも、キャッシュからのデー
タフェッチを許すためには、−時的にキャッシュからの
データフェッチを禁止するという内部的なシリアライズ
処理（Ｉｍｐｌｉｃｉｔ　５ｅｒｉａｌｉｚａｔｉｏｎ
）が必要となる。

具体的に、データのフェッチが許される場合と。

許されない場合を、第４図（ロ）に従って説明すると、
以下のとおりである。

最初、主記憶装置４１には、データＡ１とデータＢｌと
が記憶されており、ＣＰＵ４０−２のキャッシュ１０−
２にも、これらのデータが取り込まれていたとする。こ
こで、ＣＰＵ４０−１が。

まずデータＡ１をデータＡ２に更新し、その後に。

データＢ１をデータＢ２に更新し、たとする。

ＣＰＵ４０−２が、データＢ１のアドレスからデータを
読み、その後にデータＡ１のアドレスからデータを読む
ときに、同時性が保証されているのは１次のケースであ
る。

（ｉ）データＢｌを読み、データＡ１を読む場合。

（ｉｉ）データＢ１を読み、データＡ２を読む場合。

（ｉｉｉ　）データＢ２を読み、データＡ２を読む場合
。

一方１次の場合には、同時性は保証されないことになる
。

（ｉｖ　）データＢ２を読み、データＡ１を読む場合。

この（ｉｖ）のケースは、−時的にも主記憶装置４１上
にデータＡＩとデータＢ２とが共有する状態が現れない
ので、同時性が失われることになり。

このようなフェッチは許されない。換言すれば。

以上の同時性が保証される限り、ＢＩリクエスト処理が
完了していなくても、キャッシュからのデータフェッチ
を行ってもよいことになる。

ところで、従来、Ｂｌスタックは１例えば第５図に示す
ようなポインタによって管理されている。

第５図において、１６はＢＩスタック、５０〜５２はそ
れぞれＢＴスタック１６へのポインタ、５３はある時点
におけるポインタ５０の値を記憶するレジスタである。

第５図に示すように、ＢＩスタック１６は、複数のエン
トリから構成されるリング状のスタックで、これを′Ｗ
ＩＩＩＩするために、ｎビットのポインタ３個（ＩＮ−
ＰＯＩＮＴＥＲ，０ＵＴ−ＰＯｒＮＴＥｌ？、　ＣＰＬ
Ｔ−ＰＯＩＮＴＥＲ）と、　ＩＮ−ＰＯＩＮＴＥＲの値
を保持しておくｎビットのレジスタ（ＭＡＲＫＥＲ）　
５３とを持つ。

ＩＮ−ＰＯＩＮＴＥＲは、Ｂｌスタック１６に書き込む
場所を示し、書き込みごとに＋１ずつ更新される。

０υＴ−ＰＯＩＮＴＥＲは２次のＢ！処理エントリを示
し。

パイプライン制御部にリクエストを送り出すごとに、＋
１ずつ更新される。　ＣＰＬＴ−ＰＯＩＮＴＥＲは、Ｂ
ｌ処理の完了したエントリを示す。ＭＡＲＫＥＲは、シ
リアライズ処理の際に、　ＩＮ−ＰＯＩＮＴＥＲの出力
を保持しておくためのものであって、これと、　ＣＰＬ
Ｔ−ＰＯＩＮＴＥＲとの指示が一致するまで、キャッシ
ュからのデータフェッチが禁止される。

従来方式では、これらのポインタを利用した内部的なシ
リアライズ処理に関連する制御は、第６図に示すように
行われている。第６図（イ）において、６０−０〜６０
−５はレジスタ、６１．６２は比較回路、６３はアンド
回路、６４はラッチである。

主記憶装置側（ＭＣＵ）から、ＭＯＶＥＩＮデータの送
出が始まる例えば７τ前に、その予告信号として、　　
ＤＯＷ（Ｄａｔａ　Ｏｕｔ　Ｗａｒｎｉｎｇ）が、ＣＰ
Ｕへ送られる。このＤＯＷは、第６図（イ）に示すレジ
スタ６０−θ〜６０−５により、過去の６τ分、順次保
持される。

第５図に示したＩＮ−ＰＯＩＮＴＥＲの値が、　ＣＰＬ
Ｔ−ＰＯＩＮＴＥｌ？の値よりも大きい（Ｂｌスタック
に未処理Ｂｌエントリがある）場合、比較回路６Ｉの出
力が１″になる。ＤＯＷを受けてからετ後に、比較回
路６１の出力と、　ＭＳ−ＤＯＷ−ＶＡＬとのアンド条
件により、　ＳＥＴ−ＭＡＲＫＥＲの信号が出力され、
　ＩＮ−ＰＯＩＮＴＥＲが、　ＭＡＲＫＥＲを保持する
レジスタ５３にセットされる。また、ラフチロ４がセッ
トされて、　５ｌｉＴ−ＩＮｌ（−ＣＰＩＪ−ＢＹ−８
１が出力され、ＣＰＵの命令制御部（Ｉｕｎｉｔ）から
の要求が禁止される。これによって、ＢＩ処理要求が、
命令制御部の要求に優先される。

以後、８１処理要求がＢＩスタック１６からバイブライ
ン制御部に対し送出されるごとに、　ＣＰＬＴ−ＰＯＩ
Ｎ７Ｌ’Ｒの指示が＋１され、これがＭＡＲＫＥＲの指
示に等しくなつた時点、すなわち、ＢＩスタック１６に
未処理Ｂｌエントリがなくなった時点に、　ＢＩ−ＭＡ
ＲＫＥＲ−ＭＡＴＣ）Ｉの信号が出力されると共に、ラ
ッチ６４がリセットされ、　５ＥＴ−ＩＮＨ−ＣＰＵ−
ＢＹ−Ｂｌが消えて、命令制御部からの要求の受付が再
開される。

第６図（ロ）は、この制御に関するＤＯＷ受信時のタイ
ムチャートを示している。これかられかるように、　Ｍ
ＡＲＫＥＲにセントされるＩＮ−ＰＯＩＮＴＥＲの値は
、ＭＯＶＥｒＮが始まる時点のものである。

〔発明が解決しようとする問題点〕

ＭＯＶＢＩＮデータに関する主記憶装置内データとの同
時性は、主記憶装置側（ＭＣＵ）によって、ＤＯＷ送出
時点で保証されている。従って。

ＤＯＷ以降に受は取ったＢＩ処理要求は、少なくとも内
部的なシリアライズ処理の対象にする必要はない、第４
図（ロ）で説明したように、キャッシュ内のデータが、
主記憶装置内のデータより古いデータであっても、一連
のデータアクセス間で時間的逆転が生じるようなアクセ
スでなければ問題はないからである。

しかしながら、第６図に示したような従来方式では、Ｄ
ＯＷを受は取った後のＢｌ処理要求、すなわち、第６図
（ロ）に示すａの期間に発生したＢｌ処理要求を、それ
以前のＢｌ処理要求と区別することはできず、　５ＥＴ
−ＩＮＨ−ＣＰＵ−ＢＹ−Ｂｌによって命令制御部から
の要求を禁止すると、その時点でＢＩスタック１６内に
あるＢｌ処理要求を、すべて処理してしまうため、命令
制御部からの要求を必要以上に制限してしまい、その分
だけ効率を低下させることになっている。

本発明は上記問題点の解決を図り、主記憶装置からキャ
ッシュへデータを読み込むにあたって。

ＣＰＵの命令制御部からの要求を必要以上に禁止しない
ようにし、処理効率を向上させることを目的としている
。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。

第１図において、１０はキャッシュ（バッファ記憶装置
）、１１はデータを記憶するバッファデータ部、１２は
パンファデータ部ｌｌ内のデータに対応して、そのアド
レス情報および有効／無効情報等を記憶するバッファタ
グ部、１３はキャッシュエントリの無効化要求を制御す
るＢ（＠？ｉ回路、１４はＢｌ処理要求とＤＯＷを受け
た時点との前後関係を識別する前後関係識別手段、１５
はＢｌ処理要求をパイプライン制御部（図示省略）へ送
り出す無効化制御手段、１６はＢｌスタックを表す。

本発明では９前後関係識別手段１４を設け、これより、
各Ｂｌ処理要求を受けた時点と、キャッシュ１０ヘデー
タが読み込まれる予告信号ＤＯＷを受けた時点との時間
的な前後関係を識別する。

すなわち、Ｂｌスタック１６に登録されるＢｌ処理要求
について、ＤＯＷを受は取る前のＢｌ処理要求と、ＤＯ
Ｗを受は取った後のＢｌ処理要求とを識別する。

そして、ＤＯＷを受は取る前のＢｌ処理要求を内部的な
シリアライズ処理（ＩｍｐＨｃｉｔ　５ｅｒｉａｌｉｚ
ａＬｉｏｎ）の対象とし、ＤＯＷを受は取った後のＢＥ
処理要求を内部的なシリアライズ処理の対象から除外す
る制御を行う。

〔作用〕

キャッシュ１０のバッファデータ部１１へ読み込まれる
データと、主記憶装置内データとの同時性は、主記憶制
御装置側（ＭＣＵ）によって、予告信号ＤＯＷの送出時
点で保証されている。従９て、ＤＯＷを受は取った後の
Ｂｌ処理要求を保留しておいても、キャッシュ１０と主
記憶装置との同時性は保証される。本発明は、この点に
着目し取ってからＭＯＶＥＩＮが開始されるまでのＢｌ
処理要求があっても、その要求は内部的なシリアライズ
処理の優先対象から外されるので、従来方式に比べて、
その処理時間だけ、命令制御部の要求を制限する時間が
短縮されることになる。

〔実施例〕

第２図は本発明の一実施例、第３図は本発明の他の実施
例を示す。

第２図（イ）において、２０−０ないし２０−５は主記
憶装置側から送られてきたＤＯＷを各ＭＯ〜Ｍ５のパイ
プラインで保持するレジスタ、２１−０ないし２１−５
はＢｌスタックに各Ｂ】処理要求情報を書き込む場所を
示すポインタＩＮ−ＰＱＩＮＴＥＩＩの情報を各ＭＯ〜
Ｍ５のパイプラインで保持するレジスタ、２２．２３は
比較回路、２４はアンド回路、２５はランチ、２６はＤ
ＯＷを受は取った時点のＩＮ−ＰＯＩＮＴＥＩ？の値を
記憶するレジスタを表す。

第２図に示す実施例では、従来方式における一ＡＲＫＥ
Ｒにセットする値を、ＭＯＶＥＩＮの開始時点ではなく
、ＤＯＷを受は付けた時点のＩＮ−ＰＯＩＮＴＥＲの値
とする。これによって、ＤＯＷを受けた時点と、Ｂｌス
タックに登録される各Ｂｌ処理要求の時点との前後関係
を識別し、ＤＯＷ以降のＢｌ処理要求を、内部的なシリ
アライズ処理の対象から除外する。

そのため、第２図（イ）に示すように、ＤＯＷと共に、
ＤＯＷを受は取った際におけるＩＮ−ＰＯＩＮＴＥＲの
指示を、θτ分、順次各レジスタ２１−０〜レジスタ２
１−５に保持させる。なお、以下の説明において、　Ｉ
Ｎ−ＰＯＩＮＴＥＲ，０（ＩＴ−ＰＯＮＪＴＥＩ？　、
　ＣＰＬＴ−ＰＯＩＮＴＥＲ，ＭＡＲＫＥＲは、第５図
で説明したＢｌスタック１６の管理用のポインタおよび
レジスタに対応するものである。

レジスタ２１−５の出力であるＭＳ−ＩＮ−ＰＯＩＮＴ
ＥＲの値が、　ＣＰＬＴ−ＰＯＩＮＴＥＲの値よりも大
きい場合、比較回路２２の出力が“Ｉ”になる。この比
較回路２２の出力と、　　ＭＳ−ＤＯＷ−ＶＡＬとのア
ンド条件により、　ＳＥＴ−ＭＡＲＫｆ！Ｒの信号が出
力され、ＤＯＷを受は付けた時点のＩＮ−ＰＯＩＮＴＥ
Ｒの値、すなわち、　Ｍ５４Ｎ−ＰＯＩＮＴＥＲが、　
ＭＡＲＫＥＲ値を保持するレジスタ２６にセントされる
。また、ラッチ２５がセットされて。

５ＥＴ−ＩＮ）ｌ−ＣＰＵ−ＢＹ−ＢＩが出力され、Ｃ
ＰＵの命令制御部（Ｉ　ｕｎｉｔ）からの要求が禁止さ
れる。これによって、Ｂｌ処理要求が、命令制御部の要
求に優先されるが、その優先されるＢｌ処理要求は、Ｄ
ＯＷを受は付ける前までのＢｌ処理要求であり。

ＤＯＷを受は取った後のＢｌ処理要求は除外される。そ
のため、シリアライズに関する制御の無駄を省くことが
できる。

第２図（ロ）は、この制御に関するＤＯＷ受信時のタイ
ムチャートを示している。これかられかるように、　Ｍ
ＡＲＫＥＲにセントされるＩＮ−ＰＯＩＮＴＥＲの値は
、ＤＯＷを受は付けた時点のものであり、Ｂｌスタック
におけるＤＯＷ受付時点のＩＮ−ＰＯＩＮＴＥＲまでの
Ｂｌ処理要求だけがシリアライズ処理の対象となる。

第３図は２本発明の第２の実施例を示すものである。こ
の例では、第３図（イ）に示すように。

Ｂｌスタック１６の各エントリ、すなわち、ＢＴ処理要
求単位にカウンタ３１が付与され、各カウンタ３１の値
によって、ＤＯＷ以降の処理要求を。

内部的なシリアライス処理の対象から外す制御がなされ
る。

各カウンタ３１は、ＢＩ処理要求を主記憶装置側（ＭＣ
Ｕ）から受は取って、それをＢｌスタック１６に登録す
る際に初期化される。そして、ＤＯＷを受は取った時点
で、カウンタ３１によるカウントが開始される。

Ｂｌ処理要求のプライオリティがとれて、パイプライン
制御部に送り出されれば、カウントはその時点で無効に
なるが、そのままカウントが続いて、カウント値が「６
」に達した場合、すなわち。

ＤＯＷを受は取る以前のＢｌ処理要求のうち３Ｍ０ＶＥ
ＩＮ開始時点（開始後も含む）で未処理のものが１つ以
上存在する場合、第３図（ロ）に示す判断回路３２によ
り、ラッチ３３がセットされ。

内部的なシリアライゼーションとして、　５ＥＴ−Ｎｆ
ｌ−ＣＰＵ−ＢＹ−Ｂｌが出力されて、命令制御部から
の要求が禁止され、ＢＩ処理要求が優先的に処理される
。

Ｂｌスタック１６における有効フラグ３０が“１”の有
効エントリに対応するカウント３１の値で、「６Ｊ以上
のものがなくなれば、ランチ３３はリセフトされ、　５
ＥＴ−ＩＮ）ｌ−ＣＰＵ−ＢＹ−Ｂｌの信号は落とされ
る。これにより、命令制御部からのリクエストが再開さ
れることになる。

第３図（ハ）は、この第２の実施例についてのタイムチ
ャートを示しており、ここで、　Ｃｏｕｎｔｅｒ−ｏｆ
−Ｅｎｔｒｙ−１は、１番目のカウンタ３１の値を示し
ている。

この例でも、ＤＯＷを受は取った後のＢｌ処理要求は、
内部的なシリアライス処理の対象から除外されるため、
バッファ制御上の無駄が省かれることになる。

〔発明の効果〕

以上説明したように１本発明によれば、キャッシュ内デ
ータ間の同時性を保証すると共に、ＣＰＵの命令Ｍ扉部
からの要求を必要以上に禁止することがなくなるので、
システム全体の処理効率が向上する。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の第１実施例。 第３図は本発明の第２実施例。 第４図はキャッシュと主記憶装置間の同時性説引回。 第５図は従来のＢ［スタックのポインタ制御説明図。 第６図は従来方式の例を示す。 図中、１０はキャッシュ、１１はバッファデータ部、１
２はパフファタグ部、１３はＢＩ制御回路、１４は前後
関係識別手段、１５は無効化制御手段、１６はＢｌスタ
ックを表す。

Claims (1)

1. 【特許請求の範囲】 主記憶装置に記憶されるデータの一部を記憶するキャッ
   シュを有し、該キャッシュと主記憶装置との間のデータ
   の無矛盾性を保証するためのキャッシュエントリの無効
   化機構を有する情報処理装置において、 前記キャッシュへの各無効化要求を受けた時点と、前記
   主記憶装置から前記キャッシュへデータが読み込まれる
   予告信号を受けた時点との時間的な前後関係を識別する
   手段（１４）を設け、前記キャッシュへの読み込みデー
   タより時間的に前の無効化要求をシリアライズの対象と
   し、時間的に後の無効化要求をシリアライズの対象外と
   する制御を行うようにしたことを特徴とするキャッシュ
   無効化制御方式。