JPH0461383B2 - - Google Patents
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- JPH0461383B2 JPH0461383B2 JP61316133A JP31613386A JPH0461383B2 JP H0461383 B2 JPH0461383 B2 JP H0461383B2 JP 61316133 A JP61316133 A JP 61316133A JP 31613386 A JP31613386 A JP 31613386A JP H0461383 B2 JPH0461383 B2 JP H0461383B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はコンピユータシステム、特に中央処
理装置（CPU）からメモリサブシステムにデー
タ書込みをバツフアする装置に関するものであ
る。
理装置（CPU）からメモリサブシステムにデー
タ書込みをバツフアする装置に関するものであ
る。
典型的なコンピユータシステムは、命令を実行
する中央処理装置（CPU）と、命令とデータを
保持するメモリサブシステムとを含むいくつかの
サブシステムに分割される。CPUは、読取要求
を出してメモリから情報を得て、書込み要求を出
してメモリに情報を書込む。メモリが、急速に一
杯になれば、メモリアクセス要求が直ちに実行さ
れる。CPUがその作業を続ける用意ができる時
までに要求は完了される。しかしながら、多くの
コンピユータでは、メモリサブシステムはCPU
ほど速くない。つまり、CPUがメモリアクセス
要求を出すと、進行前に完了すべき要求に従い、
メモリサブシステムは待ち状態または立往生状態
となるにちがいない。この問題は、多くの減少命
令セツトコンピユータ（RISCs）で使用されるよ
うな高速パイプライン式CPUsに度々現われる。
このようなCPUsでは、命令がパイプに入いる時
間と、命令実行が完了する時間との間で、非常に
速いクロツクの数サイクルが通過するが、新たな
命令は取出されるか、新たなメモリアクセス要求
は非常に速いクロツクの各サイクルに出される。
する中央処理装置（CPU）と、命令とデータを
保持するメモリサブシステムとを含むいくつかの
サブシステムに分割される。CPUは、読取要求
を出してメモリから情報を得て、書込み要求を出
してメモリに情報を書込む。メモリが、急速に一
杯になれば、メモリアクセス要求が直ちに実行さ
れる。CPUがその作業を続ける用意ができる時
までに要求は完了される。しかしながら、多くの
コンピユータでは、メモリサブシステムはCPU
ほど速くない。つまり、CPUがメモリアクセス
要求を出すと、進行前に完了すべき要求に従い、
メモリサブシステムは待ち状態または立往生状態
となるにちがいない。この問題は、多くの減少命
令セツトコンピユータ（RISCs）で使用されるよ
うな高速パイプライン式CPUsに度々現われる。
このようなCPUsでは、命令がパイプに入いる時
間と、命令実行が完了する時間との間で、非常に
速いクロツクの数サイクルが通過するが、新たな
命令は取出されるか、新たなメモリアクセス要求
は非常に速いクロツクの各サイクルに出される。
多くのコンピユータでは、２つのレベルのメモ
リ、つまり、大きくて比較的遅いが安価な記憶装
置および小さくて速いキヤシユメモリを実現して
この問題の厳しさを減少している。キヤシユメモ
リは、“瞬時的ローカリテイの原則（Principle
of temporal locality）”即ち、ある時点で参照
とされるメモリーロケーシヨンは、その後再び直
ぐに参照される傾向にあるという大程のコンピユ
ータプログラムでの固有特性を利用したものであ
る。キヤツシユに基づくコンピユータアーキテク
チヤでは、CPUは最初に、キヤツシユ内で必要
とされる命令とデータを発見しようとする。キヤ
ツシユは十分に速く、CPUと歩調が合う。情報
がキヤツシユ内にない場合だけ、読取要求が主記
憶装置に出される。要求された情報が到着する
と、潜在する将来の利用のため、情報はCPUに
提供され、キヤツシユに書込まれる（いくつかの
前のエントリと重ね書きされる）。CPUからのデ
ータ書込みにおいて、キヤツシユまたは主記憶装
置または両方共、更新でき、他方に書込みが生じ
たことを一方に示すため、フラグが必要であるの
が分かる。キヤツシユメモリの使用は、CPUが
入力しなければならない多くの待ち状態を著しく
減少するため、コンピユータの全体のスループツ
トを改良する。しかしながら、主記憶装置へのア
クセスが必要である時、なお待ち状態が必要とな
る。
リ、つまり、大きくて比較的遅いが安価な記憶装
置および小さくて速いキヤシユメモリを実現して
この問題の厳しさを減少している。キヤシユメモ
リは、“瞬時的ローカリテイの原則（Principle
of temporal locality）”即ち、ある時点で参照
とされるメモリーロケーシヨンは、その後再び直
ぐに参照される傾向にあるという大程のコンピユ
ータプログラムでの固有特性を利用したものであ
る。キヤツシユに基づくコンピユータアーキテク
チヤでは、CPUは最初に、キヤツシユ内で必要
とされる命令とデータを発見しようとする。キヤ
ツシユは十分に速く、CPUと歩調が合う。情報
がキヤツシユ内にない場合だけ、読取要求が主記
憶装置に出される。要求された情報が到着する
と、潜在する将来の利用のため、情報はCPUに
提供され、キヤツシユに書込まれる（いくつかの
前のエントリと重ね書きされる）。CPUからのデ
ータ書込みにおいて、キヤツシユまたは主記憶装
置または両方共、更新でき、他方に書込みが生じ
たことを一方に示すため、フラグが必要であるの
が分かる。キヤツシユメモリの使用は、CPUが
入力しなければならない多くの待ち状態を著しく
減少するため、コンピユータの全体のスループツ
トを改良する。しかしながら、主記憶装置へのア
クセスが必要である時、なお待ち状態が必要とな
る。
主記憶装置読取要求の速度は、コンピユータシ
ステムのスループツトにとつて重大である。その
理由は、大程のCPUは、要求された情報を受取
るまで、操作を続行できないからである。しかし
ながら、メモリ書込み要求の速度は重大なもので
ないと認められていた。データが主記憶装置に送
り出されるやいなや、CPUはもはやデータを必
要とせず、主記憶装置を共用するいくつかの他の
装置により、データを必要としなければ、理論
上、CPUが要求を出す次の時間まで、実際上、
データを書込む必要がない。このことは、CPU
主記憶装置との間に書込みバツフアサブシステム
を挿入することで都合よく使用できる。このよう
なサブシステムは、読取要求をメモリに直ちに通
すが、バスが、既に使用されていない時だけ、書
込み要求をメモリに通す。書込み要求は代わり
に、内部バツフア内でバツフアされ、バスが使用
可能になるまで保持される。書込みバツフアサブ
システムは典型的には、任意の到着メモリ読取要
求が、書込みバツフア内でなお要求されるデータ
であるかどうかを決めるロジツクを含む。要求さ
れるデータであれば、これらのシステムはCPU
を一時的に停止し、その間、書込みバツフアサブ
システムは、矛盾する書込み要求および要求を処
理する全てをバツフア内で実行する。書込みバツ
フアサブシステムは典型的にはまたバツフア・フ
ル信号を生成して、サブシステムが書込み要求を
受取れない時、CPUが書込み要求を出するのを
妨げる。
ステムのスループツトにとつて重大である。その
理由は、大程のCPUは、要求された情報を受取
るまで、操作を続行できないからである。しかし
ながら、メモリ書込み要求の速度は重大なもので
ないと認められていた。データが主記憶装置に送
り出されるやいなや、CPUはもはやデータを必
要とせず、主記憶装置を共用するいくつかの他の
装置により、データを必要としなければ、理論
上、CPUが要求を出す次の時間まで、実際上、
データを書込む必要がない。このことは、CPU
主記憶装置との間に書込みバツフアサブシステム
を挿入することで都合よく使用できる。このよう
なサブシステムは、読取要求をメモリに直ちに通
すが、バスが、既に使用されていない時だけ、書
込み要求をメモリに通す。書込み要求は代わり
に、内部バツフア内でバツフアされ、バスが使用
可能になるまで保持される。書込みバツフアサブ
システムは典型的には、任意の到着メモリ読取要
求が、書込みバツフア内でなお要求されるデータ
であるかどうかを決めるロジツクを含む。要求さ
れるデータであれば、これらのシステムはCPU
を一時的に停止し、その間、書込みバツフアサブ
システムは、矛盾する書込み要求および要求を処
理する全てをバツフア内で実行する。書込みバツ
フアサブシステムは典型的にはまたバツフア・フ
ル信号を生成して、サブシステムが書込み要求を
受取れない時、CPUが書込み要求を出するのを
妨げる。
多くのコンピユータでは、命令またはデータは
フルワードより小さい単位で取出されるか記憶さ
れる。それで、コンピユータシステムを32ビツト
ワードで設計すれば、CPUはそれぞれ16ビツト
ハードワードまたは８ビツトバイトの取出コマン
ドまたは書込みコマンドを出すことができる。こ
の柔軟性のあるコンピユータは異なる方法で改良
できる。米国特許第4347562号には、32ビツトワ
イドメモリに書込むため、周辺機器から到着する
16ビツトデータユニツトをバツフアに入れる装置
が記載されている。この装置は、第１の16ビツト
データユニツトと、周辺機器から受取られる宛先
アドレスを保持する手段から成る。データをメモ
リに書込む前に、この装置は第２アドレスデータ
ペアの到着するのを待ち、２つのアドレスが単一
メモリワードにあるかどうかを決める。それらの
アドレスが単一メモリワード内にあれば、この装
置は第１データユニツトと第２データユニツトを
同時にメモリ内に書込む。もし、２つのアドレス
が同じメモリワード内になければ、この装置は第
１データユニツトをメモリに書込み、周辺機器か
らさらに受取るため、第３アドレスデータペアと
組合わせできるように第２アドレスデータペアを
保持する。
フルワードより小さい単位で取出されるか記憶さ
れる。それで、コンピユータシステムを32ビツト
ワードで設計すれば、CPUはそれぞれ16ビツト
ハードワードまたは８ビツトバイトの取出コマン
ドまたは書込みコマンドを出すことができる。こ
の柔軟性のあるコンピユータは異なる方法で改良
できる。米国特許第4347562号には、32ビツトワ
イドメモリに書込むため、周辺機器から到着する
16ビツトデータユニツトをバツフアに入れる装置
が記載されている。この装置は、第１の16ビツト
データユニツトと、周辺機器から受取られる宛先
アドレスを保持する手段から成る。データをメモ
リに書込む前に、この装置は第２アドレスデータ
ペアの到着するのを待ち、２つのアドレスが単一
メモリワードにあるかどうかを決める。それらの
アドレスが単一メモリワード内にあれば、この装
置は第１データユニツトと第２データユニツトを
同時にメモリ内に書込む。もし、２つのアドレス
が同じメモリワード内になければ、この装置は第
１データユニツトをメモリに書込み、周辺機器か
らさらに受取るため、第３アドレスデータペアと
組合わせできるように第２アドレスデータペアを
保持する。
米国特許第3449724号には、別のバツフアリン
グスキーマが記載されており、これは、インタリ
ーブメモリシステムに対して読取と書込みをバツ
フアに入れるものである。ここで記載されたスキ
ーマは、２つのバツフアされたメモリアクセス要
求が同じメモリ位置に向けられ、単一メモリ選択
作用による実行のため、共に連鎖するのが認めら
れる。このスキーマは使用中のインタリーブメモ
リモジユールにアクセスするために必要な時間を
減少しなければならない。
グスキーマが記載されており、これは、インタリ
ーブメモリシステムに対して読取と書込みをバツ
フアに入れるものである。ここで記載されたスキ
ーマは、２つのバツフアされたメモリアクセス要
求が同じメモリ位置に向けられ、単一メモリ選択
作用による実行のため、共に連鎖するのが認めら
れる。このスキーマは使用中のインタリーブメモ
リモジユールにアクセスするために必要な時間を
減少しなければならない。
本発明の目的はコンピユータシステムのバス使
用法を改良することである。
用法を改良することである。
本発明の他の目的は主記憶装置に対する書込み
コマンドのバツフアリングを改良することであ
る。
コマンドのバツフアリングを改良することであ
る。
本発明の更に他の目的は、同じメモリアドレス
に書込まれるデータのバイトを集める装置を提供
することである。
に書込まれるデータのバイトを集める装置を提供
することである。
更に本発明の他の目的は、同じメモリアドレス
に順次書込みコマンドを集めることでメモリ書込
みを行なうのに必要なバス時間を減少し、これら
コマンドを同時に行なう方法を提供することであ
る。
に順次書込みコマンドを集めることでメモリ書込
みを行なうのに必要なバス時間を減少し、これら
コマンドを同時に行なう方法を提供することであ
る。
本発明によると、CPUと主記憶装置との間に
書込みバツフアサブシステムが挿入される。この
書込みバツフアサブシステは、CPUからのアド
レスデータペアを受取り、それらを多数のランク
のある内部バツフアの第１レベルまたはランクに
置く。それから、主記憶装置バスコントローラへ
要求を出し、データセツトが主記憶装置での書込
み使用可能であることを通報する。バスが空いて
いる時、コントローラはデータをバスにセツトで
き、書込みを行なわせる。書込みが完了すると、
コントローラは、情報の使用に応答して、書込み
バツフアサブシステムからの他の要求を待つ。書
込みバツフアサブシステムがCPUから連続して、
同じメモリワードアドレスを参照する２つの書込
みコマンドを受取ると、このサブシステムはこれ
らのコマンドを単一のバツフアランクに集め、主
記憶装置への単一アクセス中にこれらのコマンド
を実行できる。しかしながら、バスコントローラ
による実行を連続的に待ちながら、バツフアラン
ク内で書込みコマンドを変更しようとすれば、書
込みコマンドは集められない。非順次書込みコマ
ンドもまた集められない。これらの両方の制限
は、集合により得られる改良されたバス使用法を
著しく低下することなく、書込みバツフアサブシ
ステムを実現するのに必要なロジツクの複雑さを
著しく減らす。更に、非順次書込みコマンドの集
合を妨げることにより、必要ならば、ダミーアド
レスに介入書込みコマンドを出すことにより、ソ
フトウエアは短時間フレームで２度、同じアドレ
スに情報を書込むことができる。また、この書込
みバツフアサブシステムは、CPUに対してバツ
フア・フル状態の信号を送る手段を含み、書込み
コマンドがペンテイング中のため、アドレスに対
するメモリ読取コマンドの発行を検出するのに有
用な信号を提供する。
書込みバツフアサブシステムが挿入される。この
書込みバツフアサブシステは、CPUからのアド
レスデータペアを受取り、それらを多数のランク
のある内部バツフアの第１レベルまたはランクに
置く。それから、主記憶装置バスコントローラへ
要求を出し、データセツトが主記憶装置での書込
み使用可能であることを通報する。バスが空いて
いる時、コントローラはデータをバスにセツトで
き、書込みを行なわせる。書込みが完了すると、
コントローラは、情報の使用に応答して、書込み
バツフアサブシステムからの他の要求を待つ。書
込みバツフアサブシステムがCPUから連続して、
同じメモリワードアドレスを参照する２つの書込
みコマンドを受取ると、このサブシステムはこれ
らのコマンドを単一のバツフアランクに集め、主
記憶装置への単一アクセス中にこれらのコマンド
を実行できる。しかしながら、バスコントローラ
による実行を連続的に待ちながら、バツフアラン
ク内で書込みコマンドを変更しようとすれば、書
込みコマンドは集められない。非順次書込みコマ
ンドもまた集められない。これらの両方の制限
は、集合により得られる改良されたバス使用法を
著しく低下することなく、書込みバツフアサブシ
ステムを実現するのに必要なロジツクの複雑さを
著しく減らす。更に、非順次書込みコマンドの集
合を妨げることにより、必要ならば、ダミーアド
レスに介入書込みコマンドを出すことにより、ソ
フトウエアは短時間フレームで２度、同じアドレ
スに情報を書込むことができる。また、この書込
みバツフアサブシステムは、CPUに対してバツ
フア・フル状態の信号を送る手段を含み、書込み
コマンドがペンテイング中のため、アドレスに対
するメモリ読取コマンドの発行を検出するのに有
用な信号を提供する。
以下添付図面を参照して本発明を更に詳しく説
明する。
明する。
第１図はコンピユータシステムの重要な部分を
示し、中央処理装置（CPU）１２と、この発明
による書込みバツフアサブシステム１０と、主記
憶装置２２とを含む。コンピユータシステムの一
般的なアーキテクチヤは、それぞれ８ビツトバイ
ト，16ビツトバイト，24ビツトバイト，32ビツト
バイトが主記憶装置でアクセスできるようになつ
ている。CPU２はCPUアドレスバス１４とCPU
データバス１６から成るCPUバス１３を介して
書込みバツフアサブシステムと連絡する。書込み
バツフアサブシステムはメモリアドレスバス２４
とメモリデータバス２６から成るメモリバス２３
を介して主記憶装置２２と連絡する。メモリバス
２３はバスコントローラ２０の制御により動作す
る。このコンピユータシステムは減少命令セツト
コンピユータ（RISC）技術を採用したもので、
通常、別のバス（図示せず）を介してCPU１２
に接続されるキヤツシユ（図示せず）から必要な
命令とデータを得る。しかしながら、必要とされ
る情報がキヤツシユ内にないか、情報が記憶装置
のキヤツシユされないセグメントがあるか、デー
タ書込みを実行しなければならないか、等の場
合、このCPUは書込みバツフアサブシステム１
０に対して適当なメモリアクセス要求を出す。
示し、中央処理装置（CPU）１２と、この発明
による書込みバツフアサブシステム１０と、主記
憶装置２２とを含む。コンピユータシステムの一
般的なアーキテクチヤは、それぞれ８ビツトバイ
ト，16ビツトバイト，24ビツトバイト，32ビツト
バイトが主記憶装置でアクセスできるようになつ
ている。CPU２はCPUアドレスバス１４とCPU
データバス１６から成るCPUバス１３を介して
書込みバツフアサブシステムと連絡する。書込み
バツフアサブシステムはメモリアドレスバス２４
とメモリデータバス２６から成るメモリバス２３
を介して主記憶装置２２と連絡する。メモリバス
２３はバスコントローラ２０の制御により動作す
る。このコンピユータシステムは減少命令セツト
コンピユータ（RISC）技術を採用したもので、
通常、別のバス（図示せず）を介してCPU１２
に接続されるキヤツシユ（図示せず）から必要な
命令とデータを得る。しかしながら、必要とされ
る情報がキヤツシユ内にないか、情報が記憶装置
のキヤツシユされないセグメントがあるか、デー
タ書込みを実行しなければならないか、等の場
合、このCPUは書込みバツフアサブシステム１
０に対して適当なメモリアクセス要求を出す。
書込みバツフアサブシステム１０がCPU１２
から書込み要求（アドレスデータ対やいくつかの
制御信号から成る）を受けると、それらの内の１
つが生じる。もし他の書込み要求が書込みバツフ
アサブシステム１０内でペンテイング中でなく、
主記憶装置２２へのバスが空いていれば書込み要
求は、実行のためわずかな遅れの後で主記憶装置
２２にパスされる。もし他の書込み要求が書込み
バツフアサブシステム１０内でペンデイング中で
なくて、主記憶装置２２へのバスが使用中であれ
ば、書込み要求が内部書込みバツフアの第１ラン
クに記憶され、要求の有用性がバスコントローラ
２０に表示される。バスコントローラ２０は、バ
スが空いている時、書込みが完了するときに、記
憶装置への要求が情報の使用に応答できるように
する。
から書込み要求（アドレスデータ対やいくつかの
制御信号から成る）を受けると、それらの内の１
つが生じる。もし他の書込み要求が書込みバツフ
アサブシステム１０内でペンテイング中でなく、
主記憶装置２２へのバスが空いていれば書込み要
求は、実行のためわずかな遅れの後で主記憶装置
２２にパスされる。もし他の書込み要求が書込み
バツフアサブシステム１０内でペンデイング中で
なくて、主記憶装置２２へのバスが使用中であれ
ば、書込み要求が内部書込みバツフアの第１ラン
クに記憶され、要求の有用性がバスコントローラ
２０に表示される。バスコントローラ２０は、バ
スが空いている時、書込みが完了するときに、記
憶装置への要求が情報の使用に応答できるように
する。
新しい要求を受け入れる時、確実に他方の書込
み要求が書込みバツフアサブシステム内でペンデ
イング中であれば、この新しい要求は単に次の使
用可能なバツフアランクに記憶される。１以上の
他の書込み要求がペンデイング中であれば、サブ
システム１０は入力要求のワードアドレスをバツ
フア内の直前の要求のワードアドレスと比較す
る。そして合致しなければ、新しい要求は現在の
バツフアランクに書込まれ、合致すれば、新しい
要求は先行要求と共にに前のバツフアランクに
“集合”される。コンピユータの一般的なアーキ
テクチヤに応じて、有効であり、即ち、主記憶装
置内でアドレス指定された語のバイトを重ね置き
しようとする入力データのバイトだけが、バツフ
アランク内でバイトを重ね書きする。バツフアラ
ンク内のバイトは、そのバイトに対する入力デー
タが無効であれば変化せずに残される。かくし
て、例えば、もし入力書込み要求が、あるワード
アドレスのバイト１と２の半語（ハーフワード）
書込み要求であり、前の書込み要求が同じワード
アドレスのバイト１，２，３に対する３バイト書
込み要求であれば、２つの要求はフルワード書込
み要求に変換され、前の要求を保持するバツフア
ランクに記憶される。バイト０と１内のデータは
新しい要求により寄与されるデータとなり、バイ
ト２と３内のデータは前の要求により寄与される
データとなる。このことは主記憶装置に対して全
32ビツトバス幅を使用するために要求が結合され
るのみならず、宛先ワードアドレスのバイト１に
対する不必要な書込みが排除されるという利益を
有する。
み要求が書込みバツフアサブシステム内でペンデ
イング中であれば、この新しい要求は単に次の使
用可能なバツフアランクに記憶される。１以上の
他の書込み要求がペンデイング中であれば、サブ
システム１０は入力要求のワードアドレスをバツ
フア内の直前の要求のワードアドレスと比較す
る。そして合致しなければ、新しい要求は現在の
バツフアランクに書込まれ、合致すれば、新しい
要求は先行要求と共にに前のバツフアランクに
“集合”される。コンピユータの一般的なアーキ
テクチヤに応じて、有効であり、即ち、主記憶装
置内でアドレス指定された語のバイトを重ね置き
しようとする入力データのバイトだけが、バツフ
アランク内でバイトを重ね書きする。バツフアラ
ンク内のバイトは、そのバイトに対する入力デー
タが無効であれば変化せずに残される。かくし
て、例えば、もし入力書込み要求が、あるワード
アドレスのバイト１と２の半語（ハーフワード）
書込み要求であり、前の書込み要求が同じワード
アドレスのバイト１，２，３に対する３バイト書
込み要求であれば、２つの要求はフルワード書込
み要求に変換され、前の要求を保持するバツフア
ランクに記憶される。バイト０と１内のデータは
新しい要求により寄与されるデータとなり、バイ
ト２と３内のデータは前の要求により寄与される
データとなる。このことは主記憶装置に対して全
32ビツトバス幅を使用するために要求が結合され
るのみならず、宛先ワードアドレスのバイト１に
対する不必要な書込みが排除されるという利益を
有する。
書込み要求をCPU１２から受けて、書込みバ
ツフアサブシステム１０内のバツフアランクの内
の１つを除いて全てが満たされると、３つの可能
な結果が生じる。即ち、 (1) バスコントローラ２０が既に第１の記憶され
た要求で動作していれば、新たな要求は、最後
のバツフアランクに単に記憶される（又は、上
記のように前のランクでの要求と共に集められ
る）だけである。第１の記憶された要求がまさ
に空になりかけているため、この時点では
CPUに対して書込バツフア・フル
（WBFULL）は信号を送る必要がない。
ツフアサブシステム１０内のバツフアランクの内
の１つを除いて全てが満たされると、３つの可能
な結果が生じる。即ち、 (1) バスコントローラ２０が既に第１の記憶され
た要求で動作していれば、新たな要求は、最後
のバツフアランクに単に記憶される（又は、上
記のように前のランクでの要求と共に集められ
る）だけである。第１の記憶された要求がまさ
に空になりかけているため、この時点では
CPUに対して書込バツフア・フル
（WBFULL）は信号を送る必要がない。
(2) バスコントローラがまだ第１の記憶された要
求で動作していなければ、入力要求のワードア
ドレスが直前の要求のワードアドレスと一致
し、新たな要求は上記のような前のランク内の
要求と共に集められる。一致を検出するのに必
要な時間のために、WBFULLは１クロツクサ
イクルの信号を送る。
求で動作していなければ、入力要求のワードア
ドレスが直前の要求のワードアドレスと一致
し、新たな要求は上記のような前のランク内の
要求と共に集められる。一致を検出するのに必
要な時間のために、WBFULLは１クロツクサ
イクルの信号を送る。
(3) バスコントローラがまだ第１の記憶された要
求で動作せず、入力要求のワードアドレスが直
前の要求のワードアドレスと一致しなければ、
新たな要求は最後の使用可能なバツフアに記憶
され、WBFULLは信号を送る。CPU１２が書
込み要求の準備ができて、WBFULLが稼動中
であれば、CPU１２は、WBFULLがクリアす
るまで、待ち状態に入いる。
求で動作せず、入力要求のワードアドレスが直
前の要求のワードアドレスと一致しなければ、
新たな要求は最後の使用可能なバツフアに記憶
され、WBFULLは信号を送る。CPU１２が書
込み要求の準備ができて、WBFULLが稼動中
であれば、CPU１２は、WBFULLがクリアす
るまで、待ち状態に入いる。
書込みバツフアサブシステム１０は常に、
CPUアドレスバス１４のワードアドレスを全て
ペンデイング中の書込み要求のワードアドレスと
比較し、一致を見いだすと、MATCHIN信号を
発生し、この信号が読取り要求中に発生すれば、
CPU１２を待ち状態にする。それから、
MATCHINがクリアするまで、バスコントロー
ラ２０はバツフアランク内で記憶された順番で、
ペンデイング中の書込み要求を実行する。このこ
とは、メモリ位置に対する全てのペンデイング中
の書込み要求が完了するまで、メモリ位置からの
読取り要求は決して実行されないことを保証す
る。
CPUアドレスバス１４のワードアドレスを全て
ペンデイング中の書込み要求のワードアドレスと
比較し、一致を見いだすと、MATCHIN信号を
発生し、この信号が読取り要求中に発生すれば、
CPU１２を待ち状態にする。それから、
MATCHINがクリアするまで、バスコントロー
ラ２０はバツフアランク内で記憶された順番で、
ペンデイング中の書込み要求を実行する。このこ
とは、メモリ位置に対する全てのペンデイング中
の書込み要求が完了するまで、メモリ位置からの
読取り要求は決して実行されないことを保証す
る。
この発明による書込みバツフアサブシステム
は、４つのゲート配列と小量のランダムロジツク
を用いて設計して構成してある。ゲート配列はサ
ブシステムをスライスに分割し、各々のスライス
は各々の４つのバツフアランクで、32アドレスビ
ツトの内の８アドレスビツトの記憶装置と、36デ
ータビツトの内の９データビツト（８データビツ
トに１パリテイビツトを加えたもの）の記憶装置
と、カウンタと付加要素とから成る。
は、４つのゲート配列と小量のランダムロジツク
を用いて設計して構成してある。ゲート配列はサ
ブシステムをスライスに分割し、各々のスライス
は各々の４つのバツフアランクで、32アドレスビ
ツトの内の８アドレスビツトの記憶装置と、36デ
ータビツトの内の９データビツト（８データビツ
トに１パリテイビツトを加えたもの）の記憶装置
と、カウンタと付加要素とから成る。
第２ａ図と第２ｂ図を参照して、第１図で示す
書込みバツフアサブシステム１０を詳細に説明す
る。この書込みバツフア１０は４つのバツフアラ
ンクから成り、各々のバツフアランクは、データ
ランク７０と、ワードアドレスランク８０と、
“バリツドランク”50とから成るのが分かる。
各々のバリツドランク５０ａ，５０ｂ，５０ｃ，
５０ｄは、４情報ビツトを保持し、各々のビツト
は、対応するデータランク内の対応するバイトが
有効かどうかを表示する。任意の書込み要求を伴
うCPU１２からの制御信号に応じて、有効なビ
ツトがセツトされる。バリツドランク５０からの
出力は後述するORゲート５２ａ，５２ｂ，５２
ｃ，５２ｄを介して入力にフイードバツクされ
る。これらのバリツドランク５０は、ゲートされ
ないクロツク信号でクロツクされ、ORゲート５
２の第２入力が低い限り、有効なビツトは単に再
循環される。
書込みバツフアサブシステム１０を詳細に説明す
る。この書込みバツフア１０は４つのバツフアラ
ンクから成り、各々のバツフアランクは、データ
ランク７０と、ワードアドレスランク８０と、
“バリツドランク”50とから成るのが分かる。
各々のバリツドランク５０ａ，５０ｂ，５０ｃ，
５０ｄは、４情報ビツトを保持し、各々のビツト
は、対応するデータランク内の対応するバイトが
有効かどうかを表示する。任意の書込み要求を伴
うCPU１２からの制御信号に応じて、有効なビ
ツトがセツトされる。バリツドランク５０からの
出力は後述するORゲート５２ａ，５２ｂ，５２
ｃ，５２ｄを介して入力にフイードバツクされ
る。これらのバリツドランク５０は、ゲートされ
ないクロツク信号でクロツクされ、ORゲート５
２の第２入力が低い限り、有効なビツトは単に再
循環される。
CPU１２からの制御信号はACCESSTYPEIN
信号を含み、この信号は、書込み要求が、バイ
ト，ハーフワード，３バイトまたはフルワードを
書込むためのものであるかどうかを表示する。
信号を含み、この信号は、書込み要求が、バイ
ト，ハーフワード，３バイトまたはフルワードを
書込むためのものであるかどうかを表示する。
ACCESSTYPEIN信号はデコーダ５４に送ら
れ、このデコーダは、アドレス入力
ADDRESSIN（１：０）の下位２ビツトを更に参
照することで、４バイト入力データワードを書込
むことを表示する４ビツト信号を発生する。これ
らの４ビツトが、後述する書込みストローブ
WTSTROBEおよび入力ランク選択信号
INRANKSELのある論理ユニツト５６に送られ
る。これらの信号に従つて適当な時間において、
論理ユニツト５６は、入力書込み要求を記憶する
バツフアランクに対応する４ビツト出力に４ビツ
ト入力を転送する。論理ユニツト５６は、それぞ
れが書込みバツフアサブシステム１０の各々のバ
ツフアランクに対応する４ビツト出力を有する。
論理ユニツト５６の４ビツト出力は対応するOR
ゲート５２の第２入力に送られる。かくして、適
当な時間において、書込み要求が、書込みバツフ
アサブシステム１０の所定ランクに書込まれる
と、そのランクに既にあるデータバイトの有効性
を示す４つのビツトと、入力データの有効性を示
す４つのビツトのORがとられ、その結果が適当
なバリツドランク５０に再び書込まれる。論理ユ
ニツト５６はまた４つの１ビツト信号、つまり、
ADDRSELA，ADDRSELB，ADDRSELC，
ADDRSELDを発生する。これらの信号は後述す
るように入力アドレスを適当なアドレスランクに
書込むために使用される。
れ、このデコーダは、アドレス入力
ADDRESSIN（１：０）の下位２ビツトを更に参
照することで、４バイト入力データワードを書込
むことを表示する４ビツト信号を発生する。これ
らの４ビツトが、後述する書込みストローブ
WTSTROBEおよび入力ランク選択信号
INRANKSELのある論理ユニツト５６に送られ
る。これらの信号に従つて適当な時間において、
論理ユニツト５６は、入力書込み要求を記憶する
バツフアランクに対応する４ビツト出力に４ビツ
ト入力を転送する。論理ユニツト５６は、それぞ
れが書込みバツフアサブシステム１０の各々のバ
ツフアランクに対応する４ビツト出力を有する。
論理ユニツト５６の４ビツト出力は対応するOR
ゲート５２の第２入力に送られる。かくして、適
当な時間において、書込み要求が、書込みバツフ
アサブシステム１０の所定ランクに書込まれる
と、そのランクに既にあるデータバイトの有効性
を示す４つのビツトと、入力データの有効性を示
す４つのビツトのORがとられ、その結果が適当
なバリツドランク５０に再び書込まれる。論理ユ
ニツト５６はまた４つの１ビツト信号、つまり、
ADDRSELA，ADDRSELB，ADDRSELC，
ADDRSELDを発生する。これらの信号は後述す
るように入力アドレスを適当なアドレスランクに
書込むために使用される。
４つのバリツドランク５０の４ビツト出力は共
通のデータセレクタ５８に連結され、このセレク
タは後述する信号OUTRANKSELにより連続的
に指定されるバツフアランクに対応して４ビツト
出力を選択する。この選択された４ビツト信号は
エンコーダ６０に送られ、信号WBENを介して
バスコントローラ２０により割込可能にされる
時、エンコーダは４ビツトを
ACCESSTYPEOUT信号と２つのアドレス出力
ADDRESOUT（１：０）の下位ビツトに変換す
る。各々のバリツドランク５０からの４ビツト出
力はまたORゲート６２ａ，６２ｂ，６２ｃ，６
２ｄにより共に論理和がとられ、少なくとも、対
応するデータランクの１つのバイトが有効データ
を含むことを示すNOTEMPTYA，
NOTEMPTYB，NOTEMPTYCおよび
NOTEMPTYD信号を発生する。
通のデータセレクタ５８に連結され、このセレク
タは後述する信号OUTRANKSELにより連続的
に指定されるバツフアランクに対応して４ビツト
出力を選択する。この選択された４ビツト信号は
エンコーダ６０に送られ、信号WBENを介して
バスコントローラ２０により割込可能にされる
時、エンコーダは４ビツトを
ACCESSTYPEOUT信号と２つのアドレス出力
ADDRESOUT（１：０）の下位ビツトに変換す
る。各々のバリツドランク５０からの４ビツト出
力はまたORゲート６２ａ，６２ｂ，６２ｃ，６
２ｄにより共に論理和がとられ、少なくとも、対
応するデータランクの１つのバイトが有効データ
を含むことを示すNOTEMPTYA，
NOTEMPTYB，NOTEMPTYCおよび
NOTEMPTYD信号を発生する。
書込みバツフアサブシステム１０は更に、各々
が32ビツトデータワードを保持する４つのデータ
ランク７０ａ，７０ｂ，７０ｃ，７０ｄを含む。
データランク７０の出力はデータセレクタ７２
ａ，７２ｂ，２ｃ，７２ｄを介して、入力にフイ
ードバツクされ、バリツドランク５０と同様に、
ゲートされないクロツクにより連続的にクロツク
される。データセレクタ７２の第２入力は第２ｂ
図でDATAIN（35：０）として表わされるCPU
データバス１６に全て連結される。各々のデータ
セレクタ７２は、１つが９ビツトバイトである４
セレクト入力を有する。これらのセレクト入力は
論理ユニツト５６の対応する４ビツト出力のそれ
ぞれに連結される。しかして、通常状態ででは、
データランク７０からのデータは連続的にデータ
セレクタ７２を介して再循環する。書込み要求を
CPU１２から受けると、適当な時間において、
データセレクタ７２は、適当なデータランク７０
に書込まれる有効な入力データのバイトだけを選
択する。他の全てのデータランク７０の全てのバ
イトと同様にデータランク７０の残りのバイト
は、単に再循環される。データランク７０の出力
はまた、データセレクタ７４に連結され、制御ラ
インWBENを介してバストコントローラ２０に
より割込可能にされる時、データセレクタは、メ
モリデータバス２６に、OUTRANKSELにより
選択されるバツフアランク内のデータワードを出
力する。
が32ビツトデータワードを保持する４つのデータ
ランク７０ａ，７０ｂ，７０ｃ，７０ｄを含む。
データランク７０の出力はデータセレクタ７２
ａ，７２ｂ，２ｃ，７２ｄを介して、入力にフイ
ードバツクされ、バリツドランク５０と同様に、
ゲートされないクロツクにより連続的にクロツク
される。データセレクタ７２の第２入力は第２ｂ
図でDATAIN（35：０）として表わされるCPU
データバス１６に全て連結される。各々のデータ
セレクタ７２は、１つが９ビツトバイトである４
セレクト入力を有する。これらのセレクト入力は
論理ユニツト５６の対応する４ビツト出力のそれ
ぞれに連結される。しかして、通常状態ででは、
データランク７０からのデータは連続的にデータ
セレクタ７２を介して再循環する。書込み要求を
CPU１２から受けると、適当な時間において、
データセレクタ７２は、適当なデータランク７０
に書込まれる有効な入力データのバイトだけを選
択する。他の全てのデータランク７０の全てのバ
イトと同様にデータランク７０の残りのバイト
は、単に再循環される。データランク７０の出力
はまた、データセレクタ７４に連結され、制御ラ
インWBENを介してバストコントローラ２０に
より割込可能にされる時、データセレクタは、メ
モリデータバス２６に、OUTRANKSELにより
選択されるバツフアランク内のデータワードを出
力する。
第２ａ図を参照すると、書込みバツフアサブシ
ステム１０は更に４つのアドレスランク８０ａ，
８０ｂ，８０ｃ，８０ｄを含む。これらのアドレ
スランクは、上位30ビツトを構成する各々の書込
み要求に対するワードアドレスだけを保持する。
データランク７０と同様に、アドレスランク８０
内の情報は、再循環されてそれぞれのデータセレ
クタ８２ａ，８２ｂ，８２ｃ，８２ｄを介して、
ゲートされないクロツクの各サイクルでの入力に
戻される。しかしながら、データセレクタ７２と
異なり、データセレクタ８２は、30ビツト入力の
内の１つだけを完全に選択できる。データセレク
タ８２の第２入力は全てCPUアドレスバス１４
であるADDRESSIN（31：２）の上位30ビツトに
連結される。データセレクタ８２のセレクト入力
はそれぞれ、ADDRSELA，ADDRSELB，
ADDRSELC，ADDRSELDに連結される。アド
レスランク８０内のアドレス情報はそれで、書込
みバツフアサブシステム１０で書込み要求が書込
まれる時を除いて再循環され、その場合、
INRANKSELにより指定されたアドレスランク
の内容だけが、入力アドレス信号により重ね書き
される。アドレスランク８０の30ビツト出力はま
た、データセレクタ８４に連結され、信号
WBENを介してバスコントローラ２０により割
込可能にされる時、データセレクタはメモリアド
レスバス２４に、OUTRANKSELにより指定さ
れるバツフアランク内のワードアドレスを出力す
る。
ステム１０は更に４つのアドレスランク８０ａ，
８０ｂ，８０ｃ，８０ｄを含む。これらのアドレ
スランクは、上位30ビツトを構成する各々の書込
み要求に対するワードアドレスだけを保持する。
データランク７０と同様に、アドレスランク８０
内の情報は、再循環されてそれぞれのデータセレ
クタ８２ａ，８２ｂ，８２ｃ，８２ｄを介して、
ゲートされないクロツクの各サイクルでの入力に
戻される。しかしながら、データセレクタ７２と
異なり、データセレクタ８２は、30ビツト入力の
内の１つだけを完全に選択できる。データセレク
タ８２の第２入力は全てCPUアドレスバス１４
であるADDRESSIN（31：２）の上位30ビツトに
連結される。データセレクタ８２のセレクト入力
はそれぞれ、ADDRSELA，ADDRSELB，
ADDRSELC，ADDRSELDに連結される。アド
レスランク８０内のアドレス情報はそれで、書込
みバツフアサブシステム１０で書込み要求が書込
まれる時を除いて再循環され、その場合、
INRANKSELにより指定されたアドレスランク
の内容だけが、入力アドレス信号により重ね書き
される。アドレスランク８０の30ビツト出力はま
た、データセレクタ８４に連結され、信号
WBENを介してバスコントローラ２０により割
込可能にされる時、データセレクタはメモリアド
レスバス２４に、OUTRANKSELにより指定さ
れるバツフアランク内のワードアドレスを出力す
る。
アドレスランク８０の出力は、更にそれぞれの
比較器９０ａ，９０ｂ，９０ｃ，９０ｄの第１入
力に連結される。比較器９０の第２入力は入力ア
ドレス信号ADDRESSIN（31：２）に連結され
る。同等だけを示す比較器９０の出力は、信号
NOTEMPTYA，NOTEMPTYB，
NOTEMPTYC，NOTEMPTYDにより、AND
ゲート９２ａ，９２ｂ，９２ｃ，９２ｄを介して
ゲートされ、それぞれ、信号MATCHINA，
MATCHINB，MATCHINC，MATCHINDを
発生する。後者の信号は入力ワードアドレス信号
が対応するバツフアランクのワードアドレスに一
致することを示す。任意のMATCHINの起動を
防ぐために後者の信号は、NOTEMPTYにより
ゲートされ、即ち、バスコントローラにより主記
憶装置２２に既に書込まれている記憶されたワー
ドアドレスに基底付けられたものである。信号
MACHINA，MATCHINB，MATCHINC，
MATCHINDはORゲート９４により付加的に論
理和がとられ、合成MATCHIN信号を発生する。
この信号は、入力ワードアドレスが少なくとも、
有効な記憶されたワードアドレスの１つと一致
し、前記のように、CPU１２からの要求を読取
るために使用されることを示す。
比較器９０ａ，９０ｂ，９０ｃ，９０ｄの第１入
力に連結される。比較器９０の第２入力は入力ア
ドレス信号ADDRESSIN（31：２）に連結され
る。同等だけを示す比較器９０の出力は、信号
NOTEMPTYA，NOTEMPTYB，
NOTEMPTYC，NOTEMPTYDにより、AND
ゲート９２ａ，９２ｂ，９２ｃ，９２ｄを介して
ゲートされ、それぞれ、信号MATCHINA，
MATCHINB，MATCHINC，MATCHINDを
発生する。後者の信号は入力ワードアドレス信号
が対応するバツフアランクのワードアドレスに一
致することを示す。任意のMATCHINの起動を
防ぐために後者の信号は、NOTEMPTYにより
ゲートされ、即ち、バスコントローラにより主記
憶装置２２に既に書込まれている記憶されたワー
ドアドレスに基底付けられたものである。信号
MACHINA，MATCHINB，MATCHINC，
MATCHINDはORゲート９４により付加的に論
理和がとられ、合成MATCHIN信号を発生する。
この信号は、入力ワードアドレスが少なくとも、
有効な記憶されたワードアドレスの１つと一致
し、前記のように、CPU１２からの要求を読取
るために使用されることを示す。
書込みバツフアサブシステム１０は更に、バス
コントローラ２０が次の書込み要求を取らないよ
うバツフアのトラツクを保つOUTカウンタ１０
０と、CPU１２からの新たな入力書込み要求の
ため使用可能な次のバツフアランクのトラツクを
保つINカウンタ１０２とを含む。OUTカウンタ
１００は、バスコントローラ２０により発生され
るACKNOWLEDGE信号の存在中にクロツク信
号により増加され、出力としてOUTRANKSEL
を発生する。ACKNOWLEGEはまた、サブシス
テム制御ロジツク１０４に連結され、このロジツ
クは、OUTRANKSELと、WTMEM（書込み要
求がCPUバス１３に置かれたことを示すCPU１
２からの信号）と、INONT（INカウンタ１０２
の出力）と、NOTEMPTYAと、
NOTEMPTYBと、NOTEMTYCと、
NOTEMTYDと、MATCHINAと、
MATCHINBと、MATCHINCと、
MATCHINDに連結される付加入力を有する。
サブシステム制御ロジツク１０４は、次のように
書込みバツフアサブシステム１０のための制御シ
ステムを生成する。
コントローラ２０が次の書込み要求を取らないよ
うバツフアのトラツクを保つOUTカウンタ１０
０と、CPU１２からの新たな入力書込み要求の
ため使用可能な次のバツフアランクのトラツクを
保つINカウンタ１０２とを含む。OUTカウンタ
１００は、バスコントローラ２０により発生され
るACKNOWLEDGE信号の存在中にクロツク信
号により増加され、出力としてOUTRANKSEL
を発生する。ACKNOWLEGEはまた、サブシス
テム制御ロジツク１０４に連結され、このロジツ
クは、OUTRANKSELと、WTMEM（書込み要
求がCPUバス１３に置かれたことを示すCPU１
２からの信号）と、INONT（INカウンタ１０２
の出力）と、NOTEMPTYAと、
NOTEMPTYBと、NOTEMTYCと、
NOTEMTYDと、MATCHINAと、
MATCHINBと、MATCHINCと、
MATCHINDに連結される付加入力を有する。
サブシステム制御ロジツク１０４は、次のように
書込みバツフアサブシステム１０のための制御シ
ステムを生成する。
書込み要求がペンデイング中であり、実行のた
め使用可能であることをバスコントローラ２０に
示すWTREQAVLは、任意のNOTEMTYiが稼
動中である時はいつでも稼動中である。
め使用可能であることをバスコントローラ２０に
示すWTREQAVLは、任意のNOTEMTYiが稼
動中である時はいつでも稼動中である。
入力書込み要求を記憶するか集めるかをバツフ
アランクに指示するため、書込みバツフアサブシ
ステム１０内で使用されるINRANKSELは、も
し、(1)INCTがOUTRANKSEL＋１に等しいか、
(2)バツフアランクINCT−１のための
MATCHINiが活動停止していれば、INCNTに
等しくセツトされ、もし、INCNTが
OUTRANKSEL＋１と異なり、バツフアランク
INCNT−１のためのMATCHINiが稼動中であ
れば、INCNT−１に等しくセツトされる。
アランクに指示するため、書込みバツフアサブシ
ステム１０内で使用されるINRANKSELは、も
し、(1)INCTがOUTRANKSEL＋１に等しいか、
(2)バツフアランクINCT−１のための
MATCHINiが活動停止していれば、INCNTに
等しくセツトされ、もし、INCNTが
OUTRANKSEL＋１と異なり、バツフアランク
INCNT−１のためのMATCHINiが稼動中であ
れば、INCNT−１に等しくセツトされる。
INカウンタ１０２のクロツク入力に連結され
るINCREMETINは、WTMEMに応答してクロ
ツクされる。しかしながら、もし、(1)INCNTが
OUTRANKSEL＋１に等しいか、(2)バツフアラ
ンクINCNT−１のためのMATCHINiが活動停
止している場合だけ、クロツキングを生じる。
るINCREMETINは、WTMEMに応答してクロ
ツクされる。しかしながら、もし、(1)INCNTが
OUTRANKSEL＋１に等しいか、(2)バツフアラ
ンクINCNT−１のためのMATCHINiが活動停
止している場合だけ、クロツキングを生じる。
書込みバツフアサブシステム１０がいつぱいで
あり、もはや書込みを受取れないことをCPU１
２に信号で伝えるWBFULLは、(1)全ての
NOTEMPTYiが稼動中であれば稼動中である
か、(2)WTMEMに応答して、(a)３つの
NOTEMPTYiが稼動中であり、(b)
ACKNOWLEDGEが活動停止していれば、稼動
中である。
あり、もはや書込みを受取れないことをCPU１
２に信号で伝えるWBFULLは、(1)全ての
NOTEMPTYiが稼動中であれば稼動中である
か、(2)WTMEMに応答して、(a)３つの
NOTEMPTYiが稼動中であり、(b)
ACKNOWLEDGEが活動停止していれば、稼動
中である。
入力書込み要求の記憶をバツフアに与えるた
め、書込みバツフアサブシステム１０内で使用さ
れるタイミング信号であるWTSTROBEは、適
当な遅れの後でWTMEMに応答する。
め、書込みバツフアサブシステム１０内で使用さ
れるタイミング信号であるWTSTROBEは、適
当な遅れの後でWTMEMに応答する。
第２ａ図および第２ｂ図で示す書込みバツフア
サブシステムの動作を説明する。パワーアツプさ
れると、書込み要求が、実行のため連続的にバス
コントローラ２０に対して使用可能であることを
指示するため、バリツドランク５０内の全ビツト
がクリアされる。OUTカウンタ１００とINカウ
ンタ１０２も共に０にセツトされ、活動停止の
WTREQAVL信号が発生される。書込み要求が
CPU１２から受取られないとき（即ち、
WTMEMが活動停止しているとき）、バリツドラ
ンク５０，データランク７０，アドレスランク８
０内の情報は変化されずに再循環する。バリツド
ランク５０内の情報はORゲート５２を通過する
が、WTSTROBEが活動停止状態であるので、
ORゲート５２の第２入力は低く留まる。同様に
して、同じ理由で、データセレクタ７２（再循環
データ情報がこのセレクタを通過する）と、セレ
クタ８２（再循環アドレス情報がこのセレクタを
通過する）とが、CPUデータおよびアドレスバ
ス１６と１４での情報より再循環情報をバツフア
ランクに入力するために選択を続ける。
サブシステムの動作を説明する。パワーアツプさ
れると、書込み要求が、実行のため連続的にバス
コントローラ２０に対して使用可能であることを
指示するため、バリツドランク５０内の全ビツト
がクリアされる。OUTカウンタ１００とINカウ
ンタ１０２も共に０にセツトされ、活動停止の
WTREQAVL信号が発生される。書込み要求が
CPU１２から受取られないとき（即ち、
WTMEMが活動停止しているとき）、バリツドラ
ンク５０，データランク７０，アドレスランク８
０内の情報は変化されずに再循環する。バリツド
ランク５０内の情報はORゲート５２を通過する
が、WTSTROBEが活動停止状態であるので、
ORゲート５２の第２入力は低く留まる。同様に
して、同じ理由で、データセレクタ７２（再循環
データ情報がこのセレクタを通過する）と、セレ
クタ８２（再循環アドレス情報がこのセレクタを
通過する）とが、CPUデータおよびアドレスバ
ス１６と１４での情報より再循環情報をバツフア
ランクに入力するために選択を続ける。
CPU１２がWTMEMを稼動して書込み要求の
信号を送ると、バツフアランクａに入力書込み要
求を書込ませるために、適当な時間において、
WTSTROBEが起動される。バツフアランクａ
は、INカウンタをバツフアランクａに指定する
ために選択され、前のバツフアランク（ランク
ｄ）の全有効ビツトが活動停止しているので、
NOTEMPTYDである。このことは、
MATCHINDをANDゲート９２ｄを介して、強
制的に活動停止して、INカウンタ１０２の出力
に等しく、サブシステム制御ロジツク１０４を
INRANKSELにセツトする。
信号を送ると、バツフアランクａに入力書込み要
求を書込ませるために、適当な時間において、
WTSTROBEが起動される。バツフアランクａ
は、INカウンタをバツフアランクａに指定する
ために選択され、前のバツフアランク（ランク
ｄ）の全有効ビツトが活動停止しているので、
NOTEMPTYDである。このことは、
MATCHINDをANDゲート９２ｄを介して、強
制的に活動停止して、INカウンタ１０２の出力
に等しく、サブシステム制御ロジツク１０４を
INRANKSELにセツトする。
WTSTROBEが、WTMEMにより起動される
ために実際の書込が生じる。このことにより、論
理ユニツト５６を１クロツクサイクルのため
ADDRSELAにターンオンにして、CPUアドレ
スバス１４のワードアドレスがデータセレクタ８
２ａにより選択され、アドレスランク８０ａに記
憶される。WTSTROBEはまた、１クロツクサ
イクルのため、バツフアランクａに対応する４ビ
ツト出力の内の適当な１つに論理ユニツト５６を
ターンオフする。例えば、基準がフルワード書込
みであるとすれば、ACCESSTYPEINは、その
ような４つの全ビツトが起動されることを指示す
る。これらの全ビツトは、ORゲート５２を介し
てバリツトランク５０ａ内で既にある情報と論理
和が取られるが、“１”の論理和は全て“１”で
あるので、バリツドランク５０ａの全ての４ビツ
トがセツトされる。（ORゲート５２の機能は、
バリツドランク５０のためのJKフリツプフロツ
プを使用することで達成できることは明らかであ
る。）同様に、ランクａに対応して論理ユニツト
５６の４ビツト出力は、データセレクタ７２ａ
が、１クロツクサイクルのため、全ての４バイト
のため、データランク７０ａ内に記憶するため
に、CPUデータバス１６のデータを選択するよ
うにする。
ために実際の書込が生じる。このことにより、論
理ユニツト５６を１クロツクサイクルのため
ADDRSELAにターンオンにして、CPUアドレ
スバス１４のワードアドレスがデータセレクタ８
２ａにより選択され、アドレスランク８０ａに記
憶される。WTSTROBEはまた、１クロツクサ
イクルのため、バツフアランクａに対応する４ビ
ツト出力の内の適当な１つに論理ユニツト５６を
ターンオフする。例えば、基準がフルワード書込
みであるとすれば、ACCESSTYPEINは、その
ような４つの全ビツトが起動されることを指示す
る。これらの全ビツトは、ORゲート５２を介し
てバリツトランク５０ａ内で既にある情報と論理
和が取られるが、“１”の論理和は全て“１”で
あるので、バリツドランク５０ａの全ての４ビツ
トがセツトされる。（ORゲート５２の機能は、
バリツドランク５０のためのJKフリツプフロツ
プを使用することで達成できることは明らかであ
る。）同様に、ランクａに対応して論理ユニツト
５６の４ビツト出力は、データセレクタ７２ａ
が、１クロツクサイクルのため、全ての４バイト
のため、データランク７０ａ内に記憶するため
に、CPUデータバス１６のデータを選択するよ
うにする。
WTMEMが活動停止状態に戻ると、INカウン
タ１０２が増加し、バツフアランクｂを指定す
る。NOTEMPTYAは稼動中であるので、
WTREQAVLが起動され、書込み要求がバツフ
アランクの１つでベンデイング中であることをバ
スコントローラ２０に表示される。しかしなが
ら、この例示のために、バスコントローラ２０
は、この要求においてまだ動作していないと仮定
される。
タ１０２が増加し、バツフアランクｂを指定す
る。NOTEMPTYAは稼動中であるので、
WTREQAVLが起動され、書込み要求がバツフ
アランクの１つでベンデイング中であることをバ
スコントローラ２０に表示される。しかしなが
ら、この例示のために、バスコントローラ２０
は、この要求においてまだ動作していないと仮定
される。
WTMEMがCPU１２により再び起動され、第
２書込み要求の存在を指示する時、情報がバツフ
アランクｂに書込まれる。INカウンタ１０２が
バツフアランクｂを指定するためにバツフアラン
クｂが選択される。バツフアランクｂは
OUTRANKSELにより指定されるバツフアラン
クより、１ランク高い。それで、サブシステム制
御ロジツク１０４は、入力ワードアドレスと任意
のバツフアランクのワードアドレス間の任意の一
致にもかかわらず、INCNT（バツフアランクｂ
を指定する）に等しいINRANKSELをセツトす
る。この例のために、この第２の書込み要求は所
定のワードアドレスのバイト１，２，３に対する
書込み要求であり、ACCESSTYPEINと
ADDRESSI（１：00）が表われる。それで、論理
ユニツト５６はバツフアランクｂに対応した４ビ
ツト出力の１，２，３のビツトだけターンオフ
し、ビツト０は起動しない。ORゲート５２ｂを
介してバリツドランク５０ｂのバイト１，２，３
がセツトされ、バリツドランク５０ｂのバイト０
はセツトされずに残る。同様に、データセレクタ
７２ｂを介してデータランク７０ｂのバイト１，
２，３がCPUデータバス１６の入力データのバ
イト１，２，３により重ね書きされる。データラ
ンク７０ｂのバイト０は変化せず、このバイトは
パワアツプしても変化しないのでランダム情報を
含む。WTMEMが活動停止状態に戻る時、INカ
ウンタ１０２は再び増加し、WTREQAVLは起
動状態のままである。もう一度、バスコントロー
ラ２０がこの時点で任意のバツフアランクを空に
しないと考えられる。
２書込み要求の存在を指示する時、情報がバツフ
アランクｂに書込まれる。INカウンタ１０２が
バツフアランクｂを指定するためにバツフアラン
クｂが選択される。バツフアランクｂは
OUTRANKSELにより指定されるバツフアラン
クより、１ランク高い。それで、サブシステム制
御ロジツク１０４は、入力ワードアドレスと任意
のバツフアランクのワードアドレス間の任意の一
致にもかかわらず、INCNT（バツフアランクｂ
を指定する）に等しいINRANKSELをセツトす
る。この例のために、この第２の書込み要求は所
定のワードアドレスのバイト１，２，３に対する
書込み要求であり、ACCESSTYPEINと
ADDRESSI（１：00）が表われる。それで、論理
ユニツト５６はバツフアランクｂに対応した４ビ
ツト出力の１，２，３のビツトだけターンオフ
し、ビツト０は起動しない。ORゲート５２ｂを
介してバリツドランク５０ｂのバイト１，２，３
がセツトされ、バリツドランク５０ｂのバイト０
はセツトされずに残る。同様に、データセレクタ
７２ｂを介してデータランク７０ｂのバイト１，
２，３がCPUデータバス１６の入力データのバ
イト１，２，３により重ね書きされる。データラ
ンク７０ｂのバイト０は変化せず、このバイトは
パワアツプしても変化しないのでランダム情報を
含む。WTMEMが活動停止状態に戻る時、INカ
ウンタ１０２は再び増加し、WTREQAVLは起
動状態のままである。もう一度、バスコントロー
ラ２０がこの時点で任意のバツフアランクを空に
しないと考えられる。
WTMEMが３回目に起動し、CPUバス１３に
まだ他の書込み要求があることを示す時、入力ワ
ードアドレスがバツフアランクｂ内に記憶された
ワードアドレスと一致するかどうかにより、情報
がバツフアランクｃかバツフアランクｂかに書込
まれる。一致しなければ、MATCHINB信号は
活動停止となる。それで、サブシステム制御ロジ
ツク１０４、連続的にバツフアランクｃを指定す
るINカウンタ１０２の出力に等しい
INRANKSELをセツトする。入力ワードアドレ
スがバツフアランクｂ内のワードアドレスに一致
しなければ、MATCHINB信号が表われる。
INCNTはOUTRANKSELより上のバツフアラ
ンクをもはや指定しない（バツフアランクａのま
まである）ので、サブシステム制御ロジツク１０
４はINカウンタ１０２により指定されるバツフ
アランク以下のバツフアランクに等しい
INRANKSELをセツトする。入力情報はそれで
バツフアランクｂに書込まれる。
まだ他の書込み要求があることを示す時、入力ワ
ードアドレスがバツフアランクｂ内に記憶された
ワードアドレスと一致するかどうかにより、情報
がバツフアランクｃかバツフアランクｂかに書込
まれる。一致しなければ、MATCHINB信号は
活動停止となる。それで、サブシステム制御ロジ
ツク１０４、連続的にバツフアランクｃを指定す
るINカウンタ１０２の出力に等しい
INRANKSELをセツトする。入力ワードアドレ
スがバツフアランクｂ内のワードアドレスに一致
しなければ、MATCHINB信号が表われる。
INCNTはOUTRANKSELより上のバツフアラ
ンクをもはや指定しない（バツフアランクａのま
まである）ので、サブシステム制御ロジツク１０
４はINカウンタ１０２により指定されるバツフ
アランク以下のバツフアランクに等しい
INRANKSELをセツトする。入力情報はそれで
バツフアランクｂに書込まれる。
この例のために、入力書込み要求がバイト０と
１に対するハーフワードであり、そのワードアド
レスがバツフアランクｂのワードアドレスに一致
すると仮定する。前の書込み要求と同じように、
入力ワードアドレスはINRANKSELにより指定
されるバツフアランクに対応するアドレスランク
８０ｂに書込まれる。論理ユニツト５６は、ビツ
ト０とビツト１が起動し、ビツト２とビツト３が
起動しないバツフアランクｂに対する４ビツト出
力を生成する。これらのビツトはORゲート５２
ｂにより、バリツドランク５０ｂに既にある有効
ビツトと論理和が取られ、ビツト０をターンオン
し（前はオフであつた）、ビツト１をターンオン
し（既にオンであつた）、ビツト２とビツト３を
前の（オン）状態にする。バリツドランク５０ｂ
の全ビツトがそれで今やセツトされている。同様
にデータセレクタ７２ｂは、入力データからバイ
ト０とバイト１を選択し、再循環データからバイ
ト２とバイト３を選択し、データランク７０ｂに
記憶する。バイト０内のランダムデータは入力デ
ータのバイト０と重ね書きされ、データランク７
０ｂ内の前のデータのバイト２とバイト３は変動
せず残る。WTMEMが活動停止状態に戻ると、
INカウンタ１０２は増加しない。その理由は、
(1)INカウンタはOUTRANKSELにより指定され
るバツフアランク以上のバツフアランクを連続的
に指定せず、(2)MATCHINBが起動しているか
らである。
１に対するハーフワードであり、そのワードアド
レスがバツフアランクｂのワードアドレスに一致
すると仮定する。前の書込み要求と同じように、
入力ワードアドレスはINRANKSELにより指定
されるバツフアランクに対応するアドレスランク
８０ｂに書込まれる。論理ユニツト５６は、ビツ
ト０とビツト１が起動し、ビツト２とビツト３が
起動しないバツフアランクｂに対する４ビツト出
力を生成する。これらのビツトはORゲート５２
ｂにより、バリツドランク５０ｂに既にある有効
ビツトと論理和が取られ、ビツト０をターンオン
し（前はオフであつた）、ビツト１をターンオン
し（既にオンであつた）、ビツト２とビツト３を
前の（オン）状態にする。バリツドランク５０ｂ
の全ビツトがそれで今やセツトされている。同様
にデータセレクタ７２ｂは、入力データからバイ
ト０とバイト１を選択し、再循環データからバイ
ト２とバイト３を選択し、データランク７０ｂに
記憶する。バイト０内のランダムデータは入力デ
ータのバイト０と重ね書きされ、データランク７
０ｂ内の前のデータのバイト２とバイト３は変動
せず残る。WTMEMが活動停止状態に戻ると、
INカウンタ１０２は増加しない。その理由は、
(1)INカウンタはOUTRANKSELにより指定され
るバツフアランク以上のバツフアランクを連続的
に指定せず、(2)MATCHINBが起動しているか
らである。
バスコントローラ２０がペンデイング中の書込
み要求を実行する用意が整う時、
ACKNOWLEDGE信号とWBEN信号を起動す
る。OUTRANKSELがバツフアランクａを指定
するので、データセレクタ７４と８４は、データ
ランク７０ａとアドレスランク８０ａから、それ
ぞれ、データとワードアドレスを選択する。同時
に、バリツドランクａからの有効ビツトがデータ
セレクタ５８により選択されててエンコーダ６０
に与えられる。４つの有効ビツト全てが稼動中で
あるので、バツフアランクａ内の書込み要求が、
エンタイヤワードのためであることをエンコーダ
０が決定し、従つてACCESSTYPEOUTをセツ
トする。また、対応して、このエンコーダは、０
に対する下位の２つのアドレスビツトである
ADDRESSOUT（１：０）をセツトする。書込み
要求が完了すると、バスコントローラ２０は、
ACKNOWLEDGE信号の活動を停止し、それに
より、OUTRANKSELを増加して、バツフアラ
ンクｂを指定する。バスコントローラ２０が、書
込みバツフアサブシステム１０内でペンデイング
中の次の書込み要求を実行する用意をする時、バ
スコントローラは再び、ACKNOWLEDGEと
WBENを起動する。今、OUTRANKSELがバツ
フアランクｂを指定しているので、バツフアラン
クｂからのワードアドレスとデータはデータセレ
クタ７４と８４により選択され、メモリバス２３
に割込みできる。本発明によると、バリツドラン
クｂ内の全ての有効ビツトが稼動している。前に
説明したように、このことは２つの異なる書込み
要求の組合わせを表わし、同じワードアドレス内
にバイトのグループを重ねることである。それ
で、この書込みバツフアシステム１０は、バスコ
ントローラ２０と主記憶装置２２により扱われな
ければならない書込み要求の数を効率的に１つに
減少するものである。前記のように、アドレスさ
れるワードのバイト１に対する余分な書込みがそ
の上除去されている。この主記憶装置サブシステ
ムは、ワードの隣接しない２つのバイトに対する
書込み要求を実行できないことに注意すべきであ
る。そうであれば、例えば、位置０と３だけに有
効データバイトを有するバツフアランクを空にす
るため、２つのバスサイクルが必要となる。この
処理のために余分の回路が必要となる。しかしな
がら、同数の書込み要求を記憶するために、少数
のバツフアランクを要するので、なお長所があ
る。
み要求を実行する用意が整う時、
ACKNOWLEDGE信号とWBEN信号を起動す
る。OUTRANKSELがバツフアランクａを指定
するので、データセレクタ７４と８４は、データ
ランク７０ａとアドレスランク８０ａから、それ
ぞれ、データとワードアドレスを選択する。同時
に、バリツドランクａからの有効ビツトがデータ
セレクタ５８により選択されててエンコーダ６０
に与えられる。４つの有効ビツト全てが稼動中で
あるので、バツフアランクａ内の書込み要求が、
エンタイヤワードのためであることをエンコーダ
０が決定し、従つてACCESSTYPEOUTをセツ
トする。また、対応して、このエンコーダは、０
に対する下位の２つのアドレスビツトである
ADDRESSOUT（１：０）をセツトする。書込み
要求が完了すると、バスコントローラ２０は、
ACKNOWLEDGE信号の活動を停止し、それに
より、OUTRANKSELを増加して、バツフアラ
ンクｂを指定する。バスコントローラ２０が、書
込みバツフアサブシステム１０内でペンデイング
中の次の書込み要求を実行する用意をする時、バ
スコントローラは再び、ACKNOWLEDGEと
WBENを起動する。今、OUTRANKSELがバツ
フアランクｂを指定しているので、バツフアラン
クｂからのワードアドレスとデータはデータセレ
クタ７４と８４により選択され、メモリバス２３
に割込みできる。本発明によると、バリツドラン
クｂ内の全ての有効ビツトが稼動している。前に
説明したように、このことは２つの異なる書込み
要求の組合わせを表わし、同じワードアドレス内
にバイトのグループを重ねることである。それ
で、この書込みバツフアシステム１０は、バスコ
ントローラ２０と主記憶装置２２により扱われな
ければならない書込み要求の数を効率的に１つに
減少するものである。前記のように、アドレスさ
れるワードのバイト１に対する余分な書込みがそ
の上除去されている。この主記憶装置サブシステ
ムは、ワードの隣接しない２つのバイトに対する
書込み要求を実行できないことに注意すべきであ
る。そうであれば、例えば、位置０と３だけに有
効データバイトを有するバツフアランクを空にす
るため、２つのバスサイクルが必要となる。この
処理のために余分の回路が必要となる。しかしな
がら、同数の書込み要求を記憶するために、少数
のバツフアランクを要するので、なお長所があ
る。
上述の記載において本発明を特別な実施例に関
して説明したが、発明の範囲内で数多くの変更が
可能であるのが分かる。例えば、上記実施例は、
直前の要求以外の任意の要求による入力書込み要
求の集合は許容しないが、このような集合を許容
するシステムも設計可能である。更に、上記実施
例はOUTカウンタにより連続的に指定される要
求により、入力書込み要求の集合を許容しない
が、ある状況では、この集合を許容するシステム
を設計できる。最後に、上記実施例では、書込み
要求はCPUにより生成されて、データが記憶装
置に書込まれるけれども、書込み要求を他の周辺
装置で生成し、データを他の出力装置に書込むシ
ステムに対しても本発明を同等に利用できる。こ
れらの変更は全てこの発明の範囲内のものであ
る。
して説明したが、発明の範囲内で数多くの変更が
可能であるのが分かる。例えば、上記実施例は、
直前の要求以外の任意の要求による入力書込み要
求の集合は許容しないが、このような集合を許容
するシステムも設計可能である。更に、上記実施
例はOUTカウンタにより連続的に指定される要
求により、入力書込み要求の集合を許容しない
が、ある状況では、この集合を許容するシステム
を設計できる。最後に、上記実施例では、書込み
要求はCPUにより生成されて、データが記憶装
置に書込まれるけれども、書込み要求を他の周辺
装置で生成し、データを他の出力装置に書込むシ
ステムに対しても本発明を同等に利用できる。こ
れらの変更は全てこの発明の範囲内のものであ
る。
本発明によると、CPUと主記憶装置との間に
書込みバツフアサブシステムが挿入されるので、
この書込みバツフアサブシステムは、CPUから
のアドレスデータペアを受取り、それらを多数の
ランクのある内部バツフアの第１レベルまたはラ
ンクに置き、それから、主記憶装置バスコントロ
ーラへ要求を出し、データセツトが主記憶装置で
の書込み使用可能であることを通報する。また、
バスが空いている時、コントローラはデータをバ
スにセツトでき、書込みを行なわせる。書込みが
完了すると、コントローラは、情報の使用に応答
して、書込みバツフアサブシステムからの他の要
求を待つ。
書込みバツフアサブシステムが挿入されるので、
この書込みバツフアサブシステムは、CPUから
のアドレスデータペアを受取り、それらを多数の
ランクのある内部バツフアの第１レベルまたはラ
ンクに置き、それから、主記憶装置バスコントロ
ーラへ要求を出し、データセツトが主記憶装置で
の書込み使用可能であることを通報する。また、
バスが空いている時、コントローラはデータをバ
スにセツトでき、書込みを行なわせる。書込みが
完了すると、コントローラは、情報の使用に応答
して、書込みバツフアサブシステムからの他の要
求を待つ。
書込みバツフアサブシステムがCPUから連続
して、同じメモリワードアドレスを参照する２つ
の書込みコマンドを受取ると、このサブシステム
はこれらのコマンドを単一のバツフアランクに集
め、主記憶装置への単一アクセス中にこれらのコ
マンドを実行できる。しかしながら、バスコント
ローラによる実行を連続的に待ちながら、バツフ
アランク内で書込みコマンドを変更しようとすれ
ば、書込みコマンドは集められない。非順次書込
みコマンドもまた集められない。これらの両方の
制限は、集合により得られる改良されたバス使用
法を著しく低下することなく、書込みバツフアサ
ブシステムを実現するのに必要なロジツクの複雑
さを著しく減少することができる。更に、非順次
書込みコマンドの集合を妨げることにより、必要
ならば、ダミーアドレスに介入書込みコマンドを
出すことにより、ソフトウエアは短時間フレーム
で２度、同じアドレスに情報を書込むことができ
る。また、この書込みバツフアサブシステムは、
CPUに対してバツフアフル状態の信号を送る手
段を含み、書込みコマンドがペンテイング中のた
め、アドレスに対するメモリ読取コマンドの発行
を検出するのに有用な信号を提供することができ
る。
して、同じメモリワードアドレスを参照する２つ
の書込みコマンドを受取ると、このサブシステム
はこれらのコマンドを単一のバツフアランクに集
め、主記憶装置への単一アクセス中にこれらのコ
マンドを実行できる。しかしながら、バスコント
ローラによる実行を連続的に待ちながら、バツフ
アランク内で書込みコマンドを変更しようとすれ
ば、書込みコマンドは集められない。非順次書込
みコマンドもまた集められない。これらの両方の
制限は、集合により得られる改良されたバス使用
法を著しく低下することなく、書込みバツフアサ
ブシステムを実現するのに必要なロジツクの複雑
さを著しく減少することができる。更に、非順次
書込みコマンドの集合を妨げることにより、必要
ならば、ダミーアドレスに介入書込みコマンドを
出すことにより、ソフトウエアは短時間フレーム
で２度、同じアドレスに情報を書込むことができ
る。また、この書込みバツフアサブシステムは、
CPUに対してバツフアフル状態の信号を送る手
段を含み、書込みコマンドがペンテイング中のた
め、アドレスに対するメモリ読取コマンドの発行
を検出するのに有用な信号を提供することができ
る。
以上の説明から明らかのように、本発明によれ
ば、コンピユータにおけるバスの使用法が改良さ
れ、コンピユータにおける主記憶装置に対する書
込みバツフアリングが改良される。また、本発明
により、改善された、同じメモリアドレスに書込
まれるデータのバイトを集める手段が提供される
ので、同じメモリアドレスに順次書込みコマンド
を集めることによりメモリの書込みに要するバス
時間を大巾に減少し、これらのコマンドを同時に
行うことが可能となる。上述の効果は特に本発明
における別の書込みバツフアサブシステムの挿入
により達成されるものである。
ば、コンピユータにおけるバスの使用法が改良さ
れ、コンピユータにおける主記憶装置に対する書
込みバツフアリングが改良される。また、本発明
により、改善された、同じメモリアドレスに書込
まれるデータのバイトを集める手段が提供される
ので、同じメモリアドレスに順次書込みコマンド
を集めることによりメモリの書込みに要するバス
時間を大巾に減少し、これらのコマンドを同時に
行うことが可能となる。上述の効果は特に本発明
における別の書込みバツフアサブシステムの挿入
により達成されるものである。
第１図はこの発明による書込みバツフアサブシ
ステムを組込んだコンピユータのブロツク線図で
ある。第２ａ図と第２ｂ図は、第１図の書込みバ
ツフアサブシステムの詳細を示す。 符号の説明、１０……書込みバツフアサブシス
テム、１２……CPU、１３……CPUバス、１４
……CPUアドレスバス、１６……CPUデータバ
ス、２０……バスコントローラ、２２……主記憶
装置、２３……メモリバス、２４……メモリアド
レスバス、２６……メモリデータバス、５０ａ，
５０ｂ，５０ｃ，５０ｄ……バリツドランク、５
２ａ，５２ｂ，５２ｃ，５２ｄ……ORゲート、
５４……デコーダ、５６……論理ユニツト、５８
……共通データセレクタ、６０……エンコーダ、
６２ａ，６２ｂ，６２ｃ，６２ｄ……ORゲー
ト、７０ａ，７０ｂ，７０ｃ，７０ｄ……データ
ランク、７２ａ，７２ｂ，７２ｃ，７２ｄ……デ
ータセレクタ、７４……データセレクタ、８０
ａ，５８ｂ，８０ｃ，８０ｄ……アドレスラン
ク、８２ａ，８２ｂ，８２ｃ，８２ｄ……データ
セレクタ、８４……データセレクタ、１００……
OUTカウンタ、１０２……INカウンタ、１０４
……サブシステム制御ロジツク。
ステムを組込んだコンピユータのブロツク線図で
ある。第２ａ図と第２ｂ図は、第１図の書込みバ
ツフアサブシステムの詳細を示す。 符号の説明、１０……書込みバツフアサブシス
テム、１２……CPU、１３……CPUバス、１４
……CPUアドレスバス、１６……CPUデータバ
ス、２０……バスコントローラ、２２……主記憶
装置、２３……メモリバス、２４……メモリアド
レスバス、２６……メモリデータバス、５０ａ，
５０ｂ，５０ｃ，５０ｄ……バリツドランク、５
２ａ，５２ｂ，５２ｃ，５２ｄ……ORゲート、
５４……デコーダ、５６……論理ユニツト、５８
……共通データセレクタ、６０……エンコーダ、
６２ａ，６２ｂ，６２ｃ，６２ｄ……ORゲー
ト、７０ａ，７０ｂ，７０ｃ，７０ｄ……データ
ランク、７２ａ，７２ｂ，７２ｃ，７２ｄ……デ
ータセレクタ、７４……データセレクタ、８０
ａ，５８ｂ，８０ｃ，８０ｄ……アドレスラン
ク、８２ａ，８２ｂ，８２ｃ，８２ｄ……データ
セレクタ、８４……データセレクタ、１００……
OUTカウンタ、１０２……INカウンタ、１０４
……サブシステム制御ロジツク。
Claims (1)
- 【特許請求の範囲】 １ 各書込み要求が、それらの要求と対応するデ
ータとアドレスとを有する書込み要求を出力装置
にバツフアする装置において、 第１のバツフアランクと、 前記第１のバツフアランクと異なる第２のバツ
フアランクと、 前記書込み要求のうちの第１の書込み要求を前
記第１のバツフアランクに書込む手段と、 前記第１のバツフアランクが空であれば、前記
書込み要求のうちの第２の書込み要求を前記第１
のバツフアランクに書込む手段と、 前記第１のバツフアランクが空でなくかつ前記
第１の書込み要求と対応するアドレスが、前記第
２の書込み要求と対応するアドレスと一致しなけ
れば、前記第２のバツフアランクに前記第２の書
込み要求を書込む手段と、 前記第２の書込み要求と対応するアドレスが前
記第１の書込み要求と対応するアドレスと一致し
かつ前記第１のバツフアランクが空でなければ、
前記第１のバツフアランク内で前記第２の書込み
要求を前記第１の書込み要求と併合する手段を具
備し、前記併合する手段は、前記第２の書込み要
求によつて出力装置に書込まれる予定の前記第２
の書込み要求と対応するデータのビツトだけを前
記第１のバツフアランクに書込む手段を具備して
いる書込みバツフア装置。 ２ 前記併合する手段が、前記第１の書込み要求
によつて前記出力装置に書込まれる予定でありか
つ前記第２の書込み要求によつて前記出力装置に
書込まれる予定でない前記第１の書込み要求と対
応したデータのビツトを前記バツフアランク内に
保持する特許請求の範囲第１項に記載の書込みバ
ツフア装置。 ３ 各書込み要求と対応するデータがデータワー
ドであり、かつ各書込み要求が前記出力装置に書
込まれるべきデータワードのビツトを指す有効な
信号と対応しており、さらに各バツフアランクが
データワードを保持するデータレジスタと、前記
データワードからのデータが書込まれるべきアド
レスを保持するアドレスレジスタと、書込まれる
べきビツトを指すバリツドレジスタを具備してお
り、前記バツフアランクは、前記バリツドレジス
タが前記データレジスタのビツトのうちのどれも
指さなければ空と認められ、また前記バリツドレ
ジスタが前記データレジスタのビツトのうちの少
なくとも１つを指せば空でないと認められように
なされており、さらに、 第１の入力書込み要求のアドレスを前記バツフ
アランクのうちの第１の入力バツフアランクのア
ドレスレジスタに書込む手段と、 前記第１の入力書込み要求の有効な信号によつ
て指される第１の入力書込み要求のデータワード
のビツトだけを前記バツフアランクのうちの第１
の入力バツフアランクのデータレジスタに書込む
手段と、 前記第１の入力書込み要求の有効な信号によつ
て指されるビツトと変更手段の起動直前にバリツ
ドレジスタによつて指されるビツトを指すように
前記第１の入力入力バツフアランクのバリツドレ
ジスタの内容を変更する手段をさらに具備してい
る特許請求の範囲第２項に記載の装置。 ４ 前記バツフアランクのうちの出力バツフアラ
ンクを空にしかつその出力バツフアランクのデー
タレジスタのビツトのどれをも指さないように前
記出力バツフアランクのバリツドレジスタを変更
する手段をさらに具備している特許請求の範囲第
３項に記載の装置。 ５ 前記バツフアランクのうちの出力バツフアラ
ンクを空にしかつその出力バツフアランクのデー
タレジスタのビツトのどれをも指さないように前
記出力バツフアランクのバリツドレジスタを変更
する手段と、 前記第２の入力書込み要求の有効な信号によつ
て指される前記第２の入力書込み要求のデータワ
ードのビツトだけを前記バフアランクのうちの第
２の入力バフアランクのデータレジスタに書込む
手段と、 いかなる書込み要求も介在しないで前記第１の
入力書込み要求に続く第２の入力書込み要求のア
ドレスを、前記バツフアランクのうちの第２の入
力バツフアランクのアドレスレジスタに書込む手
段と、 前記第２の入力書込み要求の有効な信号によつ
て指されるビツトと変更手段の起動直前にバリツ
ドレジスタによつて指されるビツトを指すように
前記第２の入力入力バツフアランクのバリツドレ
ジスタの内容を変更する手段を具備しており、 前記第２の入力書込み要求のアドレスが前記第
１の入力書込み要求のアドレスと一致しておりか
つ前記第１の入力バツフアランクが空でなけれ
ば、あるいは、前記第２の入力書込み要求のアド
レスが前記第１の入力書込み要求のアドレスと一
致しておらずかつ前記第１の入力バツフアランク
が空であれば、前記バツフアランクの第２の入力
バツフアランクが前記バツフアランクの第１の入
力バツフアランクとなるように選択されるように
なされている特許請求の範囲第３項に記載の装
置。
Applications Claiming Priority (2)
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|---|---|---|---|
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Family Applications (1)
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