JPS63240650A - キヤツシユメモリ装置 - Google Patents

キヤツシユメモリ装置

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JPS63240650A
JPS63240650A JP62073000A JP7300087A JPS63240650A JP S63240650 A JPS63240650 A JP S63240650A JP 62073000 A JP62073000 A JP 62073000A JP 7300087 A JP7300087 A JP 7300087A JP S63240650 A JPS63240650 A JP S63240650A
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JP
Japan
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data
cache memory
program
cache
memory
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Application number
JP62073000A
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Tsukasa Matoba
司 的場
Mitsuo Saito
光男 斎藤
Kenichi Maeda
賢一 前田
Takeshi Aikawa
健 相川
Mitsuyoshi Okamura
岡村　光善
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to KR1019880003334A priority patent/KR910002556B1/ko
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    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の＋１１用分野） 本発明は、高速アクセスをｎＩ能にするため、電子計算
機の中央処理装置と主記憶装置との間に設けられるキャ
ッシュメモリ装置（バッファ記憶部）に関する。
（従来の技術） 電子計算機の記憶装置は、高速かつ人容二であることが
望ましいか、一般に高速な記憶素子は高価であるため全
記憶装置を一種類の素子で構成することは困難である。
そのため、人容ごの安価な素子と小容量の高速素子とを
組み合せ、等価的に高速大容量記憶を実現することか行
なわれている。この場合、後者をキャッシュメモリ（バ
ッファＪ己憶）と呼ぶ。このキャッシュメモリは、プロ
セッサと人容量主記憶部との間に配置される。キャッシ
ュメモリには、プロセッサが主記憶部との間で頻繁にや
りとりするデータ、プログラムを一時的に格納しておき
、プロセッサがアクセス（リード／ライト）しようとす
るデータ（プログラムら含む）がキャッシュ中に存在す
れば、そのアクセスは主記憶部ではなくキャッシュメモ
リに対して行なわれる。これをキャツシュヒツトと呼ぶ
。
つまりアクセス頻度の高いものを高速記憶に置くことに
より等価的に高速化することができる。
キャッシュメモリの構成としては次の２種かある。第１
は１つのキャッシュメモリで、プロセッサが扱うデータ
とプログラムの両ツノ″をバッファリングする構成であ
り、第２はデータ用、プログラム用の２つのキャッシュ
メモリを分けるＢ、７成をとるものである。キャッシュ
メモリの容瓜には限りがあるため、その内容は随時更新
され、（主記憶部との間でデータ交換され）常に最も頻
度の高いデータ、プログラムが入っているようにｊｉｌ
制御しなければならない。後者のようにデータ用キャッ
シュメモリとプログラム用キャッシュメモリとを分離す
れば、使用頻度によるキャッシュ内容の入れかえアルゴ
リズムにおいてデータとプログラムとか相互に千１歩し
ないようにすることができる。要するにデータ用キャッ
シュ（Ｄキャッシュ）とプログラム用キャッシュ（１（
インストラクション）キャッシュ）の内容を最適化可能
である。また、プロセッサのデータアクセスポートと命
令フェッチポートが分離している場合は、両者を同時並
行に処理できるというメリットがあった。
しかしながら、Ｄ、Ｉキャッシュを分離することによる
デメリットも存在する。プログラムが、実行中にそれ自
身のプログラムを書きかえる動作、いわゆる自己変更コ
ードの場合、両キャッシュさらに主記憶との間で一貫性
がとれなくなることである。すなわち、プロセッサがプ
ログラムを古きかえる動作はあたかもそれがデータであ
るかのように行なわれる（Ｄキャッシュを対象とする）
のに対して、これをプロセッサが実行する際は■キャッ
シュより命令をフェッチするためである。っまりＤキャ
ッシュに対して書き込んだ命令が、主記憶へ戻される（
ライトバック）までは、そのアドレスの命令実行時に主
記憶からフェッチした内容は何ら変更が施されていない
ことになる。同様のことが変更時にすでにそのアドレス
の内容かＩキャッシュに入っている場合にも言える。こ
のような問題を回避するために、従来、自己女史の行な
われるプログラムは、キャッシュメモリには入れずに直
接主記憶をアクセスする方法をとっていた。当然この場
合、キャッシュメモリの効果は得られず、プログラム実
行を低速化させていた。しかし、自己変更プログラムは
本来そのプログラム自身を高速化するためにしばしば行
なわれる手法であることから、これがキャッシュ化でき
ないということは大きなデメリットである。それをさけ
るためには通常バスウォッチと呼ばれるアクセスの状態
の監視を常に行う大きなハードウェアを必要とした。ま
たＰ　ｒｏｌｏｇ　、　　Ｌ　ｌｓｐ等に代表される人
工知能用言語はその実行過程において、あだかもプログ
ラムを生成しつつそれを実行するかのような動作を行う
。すなわち、これらの言語には、自己変更プログラムの
手法が必須である。
以上のことから、Ｄ、Ｉキャッシュを独立に持ち、かつ
自己変更プログラムに対しても、Ｄ、　　１両キャッシ
ュ及び主記憶部の間で一貫性を保つことのできるキャッ
シュメモリが必要となっていた。
（発明が解決しようとする問題点） このように、従来のデータキャッシュ、プログラムキャ
ッシュ分離形のキャッシュメモリ装置では、自己変更コ
ードの実行の一貫性を保つことができないか、あるいは
自己変更コードをキャッシングできない又はキャッシュ
を監視する大きなハードウェアを必要とするという問題
があった。
本発明は、かかる問題点を解決し、キャッシュ効果を損
わず、かつハードウェアの大幅な増加を伴うことなしに
、自己変更コードに対する一貫性を確保することができ
るキャッシュメモリ装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、データ用キャッシュメモリ（Ｄキャッシュ）
と命令用キャッシュメモリ（Ｉキャッシュ）に加えて、
プロセッサが主記憶部のプログラム領域に対して書き込
みを行なったことを検出するプログラム変更検出部と、
このプログラム変更検出部によりプログラム領域への書
込みが検出された際には、前記データ用キャッシュメモ
リへの書込みを前記主記憶部へのＩα接的な書込みに変
更すべく前記データ用キャッシュメモリを制御するとと
もに、変更されたプログラム領域の内容か命令用キャッ
シュメモリに格納されている場合には、その命令用キャ
ッシュメモリに格納されている内容を無効化するか、変
更後の新たな内容に書替えるプログラム変更処理部とを
具備したことを特徴としている。
（作用） 本発明によれば、プロセッサがＤキャッシュに対してプ
ログラム領域のアドレスにデータをライトする場合、デ
ータはキャッシングされずに主記憶部へ直接書込まれる
（ライトスルー）。同時に１キヤツシユ内を調べ、その
アドレスに対応するコードがすでにキャッシングしてい
れば、これを無効化するか、あるいは新たなコードに書
替える。もしそのコードを無効化すれば、次回のプロセ
ッサのフェッチでミスキャッシュを起こすので、主記憶
部からデータが読み込まれる。また、コードを書替えた
場合には、ミスキャッシュを起こすことなく処理が進行
する。こうして一貫性が保たれるばかりでなく、自己変
更プログラムはキャッシングされるため、実行速度も高
速になる。
尚、コードの書き替えの頻度は、実行によるアクセス頻
度に比較し、圧倒的に低いため、Ｄキャッシュをスルー
することは性能にはあまり影響がない。
（実施例） 以下、図面を用いて本発明の実施例について説明する。
第１図は一実施例のブロック図である。
プロセッサ１と主記憶部２とは、アドレスバス３及びデ
ータバス４を介して接続されるが、プロセッサ１と１一
記両バス′３，４との間には、Ｄキャッシュメモリ５及
びＩキャッシュメモリ６が設けられている。
Ｄキャッシュメモリ５は、プロセッサ１からのリードラ
イトコントロール信号（Ｒ／Ｗ）及び後述するライトス
ルー命令信号に基づいて記憶制御を行なうＤキャッシュ
制御部１１と、プロセッサ１からのＤアドレス（ＤＡＤ
ｌ？Ｓ）を保持するタグ部１２と、このアドレスに対応
したプロセッサ１からのＤデータ（ＤＤＡＴＡ）を保持
するデータ部１３とを具備している。また、Ｉキャッシ
ュメモリ６もほぼ同様の構成となっており、プロセッサ
１からの後述するプログラム変更命令信号に基づいて記
憶制御を行なうＩキャッシュ制御部１４と、プロセッサ
１からのＩアドレス（ＤＡＤＲ３）を保持するタグ部１
５と、このアドレスに対応したプロセッサ１からの１デ
ータ（ＤＩ）ＡＴＡ）を保持するデータ部］６とを具備
している。
プロセッサ１からのＤＡＤＲ３信号とＲハ信号は、コー
ド領域変更検出部２１に与えられている。コード領域変
更検出部２１は、プロセッサ１のコード領域の書込みを
検出して自己変更コード検出信号を出力する。コード変
更処理部２２は、この自己変更コード検出信号をもとに
、前述したライトスルー命令及びプログラム変更命令を
出力するとともに、Ｄキャッシュアドレスセレクト信号
を出力する。この信号は■キャッシュアドレス用セレク
タ２３に切替え信号として与えられている。セレクタ２
３は、自己変更コード検出時に、対応するアドレスのコ
ードが１キヤツシユメモリ６中に格納されているかどう
かを確認するため、ＤＡＤＲ９信号でＩキャッシュメモ
リ６をアクセスするように切替えるものである。
上記り、Ｉキャッシュメモリ５．６のタグ部１２．１５
は、第２図に示すように、アドレス以外に有効フラグ（
Ｖ）を含んでおり、Ｖ−１の時はデータ部が角効、■−
０の時は無効であることを示している。
プロセッサ１からのアドレスの下位ビットにより参照さ
れるキャッシュのタグ部の、アドレスフィールドと、プ
ロセッサアドレスの」１位ビットが一致し、有効フラグ
が１であれば、キャツシュヒツトとして扱われ、タグに
対応するデータ部がアクセスされる。もし、アドレスフ
ィールド不一致か、有効フラグが０、またはその両方の
時は、キャッシュミスとなり、主記憶部２から正しいデ
ータをリードし、データ部にリードし、同時にタグ部は
正しいアドレス上位がロードされ、有効フラグ−１とな
る。
続いて、あらためて、プロセッサよりアクセスが開始さ
れる。
さて、プロセッサ１は、通常は、■キャッシュメモリ６
を通して実行する命令を取り込み、その実行時にＤキャ
ッシュメモリ５を通してデータをアクセスする。主記憶
部２」−ではプログラム領域とデータ領域とは明確に分
離されており、普通、プログラム領域にはデータの書込
みが許されないことか多い。しかし、プログラム実行の
高速化のための手法として、プログラムがそれ自身を変
更しつつ実行を進める、いわゆる自己変更コードを用い
た手法が存在する。さらに最近注目されているＰｒｏｌ
ｏｇ、　Ｌｉ５Ｉ）等の言語においてはその実行過程で
、プログラム領域の変更が頻繁に起こることがよく知ら
れている。Ｄ、１分離形のキャッシュメモリを用いたシ
ステムでは、プロセッサ１がプログラムを書きかえるの
はＤキャッシュメモリ５からであり、プログラムの取込
みは■キャッシュメモリ６からであることから、問題と
なるのは、両キャッシュメモリ５，６ａびに主記憶部２
の間の自己変更コードのコンシスチンシーがとれなくな
ることである。つまり自己変更コードでＤキャッシュメ
モリ５を変更しても■キャッシュメモリ６側に反映され
ないという問題が起こる。
そこで、本装置では、プロセッサ１のＤキャッシュメモ
リ５へのライトアクセスが主記憶部２上のデータ領域に
対するものか、プログラム領域に対するものかを判断す
る第１の部分としてコード領域変更検出部２１を設け、
もし、プロセッサ１からのライトアクセスがプログラム
領域に対してであれば、Ｄキャッシュメモリ５をバスし
て直Ｊ？判記憶部２に対してライトを行い（ライトスル
ー）かつ、■キャッシュメモリ６のタグ部１５を調べ、
プロセッサアドレスに対するデータがキャッシングされ
ていればそのタグの有効フラグを０にする処理を行う第
２の部分としてコード変更処理部２２を設けている。
コード領域変更検出部２１は、例えば主記憶部２上のプ
ログラム、データ領域の配置を表わすテーブルからなる
ものである。
例えば第３図に示すように、プロセッサ１のアドレスが
３２ビツトアドレスであった場合、下位１６ビツトアド
レスごと（６４Ｋバイト単位）に１セグメントとしてく
くり、この１セグメント！ｌｉ位でプログラム、データ
領域が定義されているものとすると、コード領域変更検
出部２１は、第４図に示すように、アドレスの」二位１
６ビツトに対応する６４に個（６４にビット）のテーブ
ルを持ち、その内容として０または１を設定している。
０の時は上位１６ビツトアドレスが共通である６４にバ
イト（１セグメント）の領域がデータ領域であることを
表わしている。逆に１の時はプログラム領域であること
を表わしている。本テーブルの内容は主記憶部２上の状
態が変化するごとに更新されるものである。
コード領域変更検出部２１はプロセッサ１がらのアドレ
スの上位１６ビツトにより本テーブルを参照し、もしそ
の内容が１で、かつプロセッサ１のリードライトコント
ロール信号ＲＡＷがライトであれば、このプロセッササ
イクルは自己変更サイクルであるとみなし、自己変更コ
ード検出信号をコード変更処理部２２に出力する。
コード変更処理部２２は」−紀自己変更コード検出信号
を受け、次の２つの処理を行う。まず第１の処理として
、コード変更処理部２２はＤキャッシュメモリ５に対し
てライトスルー命令信号を出力する。これによりＤキャ
ッシュ制御部１１は本アクセスをパスし、主記憶部２に
対して直接データライトを行う。この時Ｄキャッシュメ
モリ５のタグ部１２、データ部１３は不変である。
第２の処理として、コード変更処理部２２はＩキャッシ
ュ制御部１４に対してプログラム変更命令を出力し、か
つセレクタ２３に対してＤキャッシュアドレスセレクタ
信号を出力する。これにより、■キャッシュ制御部１４
は変更されたプログラムアドレスの内容が１キヤツシユ
メモリ６内にキャッシングされているかどうかチェック
する。
この結果、もしキャッシングされていればそのタグ部１
５の有効ビットをＯにする。これによりキャッシングデ
ータは無効となり、次にそのデータがプロセッサ１より
フェッチされた際にはミスヒツトを起こし、主記憶部２
に正しいデータをアクセスしていくことになる。こうし
てプログラム領域の変更においてもコンシスチンシーが
保たれる。
なお、本発明は、上述した実施例に限定されるものでは
なく、例えば第５図に示すように、前述した実施例に新
たにデータ用セレクタ２４を追加し、コード変更処理部
２２は変更されたプログラムデータが１キヤツシユメモ
リ６にキャッシングされていれば、データ用セレクタ信
号をセレクタ２４に出力して、Ｄキャッシュメモリ５へ
のデータを１キヤツシユメモリ６へも与え、キャッシン
グされていた占いデータをこの新たなデータに置きかえ
る。この際、釘効フラグビット（Ｖ）は１とする。
これにより、次にこの変更されたプログラムがプロセッ
サによりフェッチされる時にミスキャッシュを起こすこ
ともなく正しい内容が読出される。
なお、この際、！キャッシュメモリ６に、データが書替
えられたことを示す変更フラグを付加し、この変更フラ
グが変更状態であるデータＡが他のデータＢと入れ替え
られる時のみ前記主記憶部２のデータＡに対応する番地
へデータＡを古き戻す命令用キャッシュライトバック機
能を備えるようにしても良い。このような機能を備える
ことにより、命令部書替えに際して、Ｄキャッシュ側は
動作する必要がなくなる。
また、」−記２つの実施例では、キャッシュをダイレク
トマツプｈ゛式として説明したが、これはその他の方法
（例えば２　ｗａｙセットアソシアティブ方式）による
ものでも構わない。
この他、本発明の要旨を逸脱しない範囲で変形すること
は可能である。
［発明の効果］ 本発明によれば、データキャッシュ、プログラムキャッ
シュ分離形のキャッシュＩ、ζ成において、プロセッサ
によりプログラムの変更がなされた場合でも、変更され
たプログラムの実行において一貝性を保つことが可能で
ある。従来は同様な効果を見出すために、自己変更を行
うプログラムはキャッシングしないなどの方法をとって
いたが、これではプログラム実行の低速化を招く。
本発明を用いることによって、プログラム変更時に主記
憶側を直接アクセスし、■キャッシュ側を無効化する、
あるいはデータを正しく書き変える処理を行うだけでよ
く、変更後は通常のキャッシング可能プログラムと同様
高速実行が期待できる。
【図面の簡単な説明】
第１図〜第４図は本発明の一実施例を説明すルだめの図
で、第１図は本実施例の構成を示すブロック図、第２図
はり、！キャッシュメモリのタグ部の内容を示す図、第
３図は主記憶部の領域分割を説明するための図、第４図
はコード領域変更検出部のテーブルの一例を示す図、第
牟図は本発明の他の実施例の構成を示すブロック図であ
る。 １・・・プロセッサ、２・・・主記憶部、３・・・アド
レスバス、４・・・データバス、５・・・Ｄキャッシュ
メモリ、６・・・Ｉキャッンユメモリ、１１・・・Ｄキ
ャッシュ制御部、１２・・・Ｄキャッシュタグ部、１３
・・・Ｄキャッシュデータ部、１４・・・ｌキャッシュ
制御部、１５・・・エキャッシュタグ部、１６・・・Ｄ
キャッシュデータ部、２１・・・コード領域変更検出部
、２２・・・コード変更処理部、２３・・・■キャッシ
ュアドレス用セレクタ、２４・・・夏キャッシュデータ
用セレクタ。 出願人代理人　弁理士　鈴江武彦 第２図 第３図

Claims (3)

    【特許請求の範囲】
  1. （１）コンピュータの中央処理装置と主記憶部との間に
    設けられ前記中央処理装置が実行する命令を蓄える命令
    用キャッシュメモリと、前記中央処理装置と主記憶部と
    の間に設けられデータを蓄えるデータ用キャッシュメモ
    リと、前記中央処理装置が前記主記憶部のプログラム領
    域に対して書き込みを行なったことを検出するプログラ
    ム変更検出部と、このプログラム変更検出部によりプロ
    グラム領域への書込みが検出された際には、前記データ
    用キャッシュメモリへの書込みを前記主記憶部への直接
    的な書込みに変更すべく前記データ用キャッシュメモリ
    を制御するとともに、変更されたプログラム領域の内容
    が命令用、キャッシュメモリに格納されている場合には
    、その命令用キャッシュメモリに格納されている内容を
    無効化するプログラム変更処理部とを具備したことを特
    徴とするキャッシュメモリ装置。
  2. （２）コンピュータの中央処理装置と主記憶部との間に
    設けられ前記中央処理装置が実行する命令を蓄える命令
    用キャッシュメモリと、前記中央処理装置と主記憶部と
    の間に設けられデータを蓄えるデータ用キャッシュメモ
    リと、前記中央処理装置が前記主記憶部のプログラム領
    域に対して書き込みを行なったことを検出するプログラ
    ム変更検出部と、このプログラム変更検出部によりプロ
    グラム領域への書込みが検出された際には、前記データ
    用キャッシュメモリへの書込みを前記主記憶部への直接
    的な書込みに変更すべく前記データ用キャッシュメモリ
    を制御するとともに、変更されたプログラム領域が命令
    用キャッシュメモリに格納されている場合には、その内
    容を変更後の新たな内容に書替えるプログラム変更処理
    部とを具備したことを特徴とするキャッシュメモリ装置
    。
  3. （３）前記命令用キャッシュメモリは、データが書替え
    られたことを示す変更フラグを備え、この変更フラグが
    変更状態であるデータＡが他のデータＢと入れ替えられ
    る時のみ前記主記憶部のデータＡに対応する番地へデー
    タＡを書き戻す命令用キャッシュライトバック機能を備
    えたことを特徴とする特許請求の範囲第２項記載のキャ
    ッシュメモリ装置。
JP62073000A 1987-03-28 1987-03-28 キヤツシユメモリ装置 Pending JPS63240650A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP62073000A JPS63240650A (ja) 1987-03-28 1987-03-28 キヤツシユメモリ装置
EP19880302700 EP0285346A3 (en) 1987-03-28 1988-03-25 Cache memory device
US07/173,296 US4992977A (en) 1987-03-28 1988-03-25 Cache memory device constituting a memory device used in a computer
KR1019880003334A KR910002556B1 (ko) 1987-03-28 1988-03-28 캐쉬메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62073000A JPS63240650A (ja) 1987-03-28 1987-03-28 キヤツシユメモリ装置

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JPS63240650A true JPS63240650A (ja) 1988-10-06

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ID=13505652

Family Applications (1)

Application Number Title Priority Date Filing Date
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US (1) US4992977A (ja)
EP (1) EP0285346A3 (ja)
JP (1) JPS63240650A (ja)
KR (1) KR910002556B1 (ja)

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