CN1380793A - 借助多个处理器对数据进行处理的设备 - Google Patents

Abstract

一种包括例如处理器101的多个处理器的数据处理设备,所述处理器对存储器系统150进行访问。存储器系统150包括至少两个存储器111和112。所述数据处理设备包括每个存储器一个总线,例如总线121。所述总线通过例如桥131的至少一个桥相互连接。一个处理器被连接到一个总线上,所述数据处理设备包括例如141的至少一个存储器表,用于规定哪个存储器执行在一个处理器和所述存储器系统150之间必须执行的数据项交换。本发明允许减少数据处理过程中的反应时间并扩充通频带。本发明在例如视频数据处理系统的考虑实时限制的系统中是非常有用的。

Description

借助多个处理器对数据进行处理的设备

技术领域

本发明涉及一种使用包括能够对存储器系统进行访问的多个处理器的数据处理设备。本发明可以应用于诸如像用于电视的译码器或接收机译码器(顶置盒)的视频数据处理设备的专用于具有实时型限制应用的系统中。

背景技术

在集成电路中，利用多个能够对存储在一个存储器中的数据进行访问的处理器执行数据处理。国际专利申请WO95/32578描述了一种用于数字电视的译码器，包括多个处理器和一个外部存储器。在所述外部存储器和不同处理器之间的数据传输是通过一个汇集总线执行的。控制单元控制所述外部存储器和所述汇集总线以便使所述的数据传输最佳化。

一个处理器和一个存储器之间的数据传输通常如同上述国际专利申请所述是经过一个总线执行的。传统的结构是使用一个汇集总线，通过该汇集总线，不同的处理器可以访问一个汇集存储器。当借助于一个汇集总线将多个处理器连接到一个单一的存储器上时，由于希望访问所述存储器的处理器在这个存储器空闲之前必须等待，所以，所述多个处理器不能同时对这个存储器进行访问，这在数据处理过程中产生了相对较长的反应时间。对于诸如在视频数据处理中具有实时型限制的应用程序来讲，必须减少这些反应时间。此外，为了确保这些数据传输，所述总线必须具有按照比特数/每个时间单元的某个通频带。在所述存储器中读或写数据的情况下处理器消耗和产生数据的速度总和确定了该总线所需的所述通频带。由于诸如在数字电视中的标准高清晰度技术的发展，所述总线需要的通频带很大且不能很容易地利用上述的结构实现。

发明内容

本发明的目的是要提供一种数据处理设备，利用这种设备，可以扩大所述通频带并减少反应时间。

根据本发明，在公开的段落中描述了一种数据处理设备，其特征在于

所述存储器系统包括至少两个存储器；

所述数据处理设备包括每个存储器一条总线；

所述总线由至少一个桥互联；

一个处理器被连接到一个总线上，和

所述数据处理设备包括至少一个存储器表，该存储器表规定用哪个存储器执行在一个处理器和所述存储器系统之间必须执行的数据项交换。

当一个处理器希望与所述存储器系统交换数据时，即当它希望在所述存储器系统中写入或读出数据时，它为连接到它的数据总线规定一个它所希望读或写这些数据的存储器系统地址。借助于一个存储器表，这个总线规定被考虑的数据必须从或向哪一个存储器读出或写入以及从或向所述存储器中的哪一个位置读出或写入。如果这个存储器被直接连接到这个总线上，则经过该总线发生所述的数据交换。如果这个存储器被连接到其他总线上，则经过所述桥或者经过将这个其他总线连接到与被考虑处理器相连接的所述总线上的桥发生所述的数据交换。由此，如果两个处理器希望访问的数据存在于不同的存储器中，他们可以同时访问所述存储器系统。结果是由于较高的总线数量和反应时间的减少可以获得一个扩展的通频带。

在本发明的一个特定实施例中，所述数据处理设备包括仲裁器，在多个处理器希望同时访问一个给定存储器的情况下，该仲裁器试图通过所述处理器规定对该给定存储器的访问优先顺序。在发生冲突的情况下、即当多个处理器希望同时访问同一个存储器时，这个仲裁器允许反应时间的减少。此外，通过在所述存储器中慎密地放置所述数据，它可以明显地减少冲突的数量。

附图说明

通过下面结合附图，借助于不仅限于此例给出的描述，本发明将可以得到更好的理解且其他细节将更加清楚。其中：

图1示出了本发明的结构特征；

图2示出了包括一个单一存储器的数据处理设备结构的例子；

图3示出了根据本发明使用两个处理器和多个协处理器的一个数据处理设备结构的例子；

图4示出了在用于处理可视音频数据的电路中使用本发明的例子。

具体实施方式

图1示出了本发明的结构特征。根据本发明的数据处理设备包括第一处理器101、第二处理器102、第三处理器103、第一存储器111、第二存储器112、第三存储器113、第一总线121、第二总线122、第三总线123、第一桥131、第二桥132、第三桥133、第一存储器表141、第二存储器表142和第三存储器表143。三个存储器111、112和113组合构成第一存储器系统150。所示出的这个例子用于对三个同步动态存储器进行访问的三个处理器。很明显，本发明也可以用于不同数目的处理器或同步动态存储器。本发明也可以应用到例如动态存储器或静态存储器的其他类型的存储器上。

当第一处理器101希望读出或写入所述第一存储器系统150中的数据项时，它将这个数据项的地址规定给所述第一总线121。借助第一总线121中的第一存储器表141，这个总线规定存储器111、112或113中的哪个存储器的数据项必须被读出或写入。在必须读出第一存储器111中数据项的情况下，经过第一总线121传输这个数据项。在必须读出第二存储器112中数据项的情况下，经过所述第一桥131和第一总线121执行所述数据项的传输。在必须读出第三存储器113的数据项的情况下，经过第三桥133和第一总线121执行所述数据项的传输。从第一处理器101的角度来看，将被读出的数据项是存在于第一存储器111、第二存储器112还是第三存储器113中并不重要；所述数据项的读出是以只有一个存储器、即第一存储器系统150时相同的方式执行的。基于这个事实，必须考虑总体存储器结构的模型，以有利于必须对所述数据处理设备进行编程的编程人员。相同的理由也适用于在所述第一存储器系统150中写入一个数据项，以及利用所述第二处理器102和第三处理器103访问所述第一存储器系统150。与现有技术相同，如果只有一个单一的存储器，只要在至少有两个处理器同时希望在这个单一的存储器中读出或写入数据时，就会发生冲突。这里，只要存储器中必须被读出或写入的那些数据不同，至少两个处理器就可以向在所述第一存储器系统150中同时读出或写入数据。例如，让我们假设所述第一处理器101希望读出存在于所述第二存储器112中的数据项、第二处理器102希望读出存在于第一存储器111中的数据项并且第三处理器103希望读出存在于第三存储器113中的数据项，那么，这些作用可以同时发生，而在现有技术中这是不可能的。另外，多个总线和多个存储器的使用允许所述通频带的扩展和反应时间的减少。存储器表141、142和143的作用如下。第一存储器表141与第一总线121相关，第二存储器表142与第二总线122相关以及第三存储器表143与第三总线123相关。每个存储器表的左侧部分包括第一存储器系统1 50中的地址。每个存储器表的右侧部分向存储器111、112或113中的某一个指出对应的这些地址。例如，当第一处理器101希望读出存储在第一存储器系统150中这个地址处的数据项时，该处理器101将规定地址@11。然后，第一存储器表141允许第一总线121规定必须被读出这个数据项的所述存储器，也就是说，在这种情况下是第一存储器111。类似的，存储在第一存储器系统150中地址@23处的数据项位于第二存储器112中以及存储在第一存储器系统150中地址@33处的数据项位于第二存储器112中。应当注意，当两个不同的存储器表可以希望访问相同的数据时，对于两个不同的存储器表，在所述存储器表左侧部分中的地址可以是相同的。

图2示出了只包括一个单一存储器的数据处理设备的结构例子。这种数据处理设备包括第一处理器101、第二处理器102、第一存储器111、第一总线121和标记为201到208的8个协处理器。协处理器201到205是第一处理器101的协处理器并且协处理器206到208是第二处理器102的协处理器。很明显，所述协处理器的数量是借助例子选择的并且可以增加或减少。

如果协处理器201到205中的至少两个或协处理器201到205中的至少一个和第一处理器101同时希望从/向第一存储器111读出/写入一个数据项，那么，在图2中没有示出的仲裁器将负担在所述协处理器201到205和第一处理器101当中规定其中的哪一个具有访问第一存储器111的优先权的任务。相同的功能也应用于第二处理器102和协处理器206到208。这种仲裁器对于本领域普通技术人员来讲是公知的；它可以由本领域普通技术人员公知的例如固定访问方案或优先级访问方案来实现。让我们假设所述第一处理器101和第二处理器102具有对第一存储器111进行访问的优先权并且这两个处理器希望同时在第一存储器111中读出或写入数据。所述仲裁器必须规定这些处理器中的哪一个具有访问第一存储器111的优先权，并且这两个存储器中只有一个能够访问第一存储器111。这个结果需要相当长的反应时间。

图3示出了根据本发明使用两个处理器和协处理器的一个数据处理设备的结构例子。这种数据处理设备包括第一处理器101、第二处理器102、第一存储器111、第二存储器112、第一总线121、第二总线122、第一桥131和标号为201到208的8个协处理器。两个存储器111和112组合成为第二存储器系统340。参照图1所描述的第一存储器表141以及第二存储器表142，在图3中没有示出。

在第一处理器101和协处理器201到205之间规定对第二存储器系统340访问优先权的操作与结合图2所述相同。同样的操作也用于第二处理器102和协处理器206到208。让我们假设协处理器204和第二处理器102中的每个都被给予了在第二存储器系统340中读出数据项的优先权。如果其功能已经结合图1进行了描述的第一总线121和第二总线122的存储器表指出将被协处理器204读出的数据项存在于第一存储器111中以及将被第二处理器102读出的数据项存在于第二存储器112中，那么，将经过第一总线121和第二总线122同时读出所述数据。如果第一总线121和第二总线122的存储器表指出将被协处理器204读出的数据项存在于第二存储器112中以及将被第二处理器102读出的数据项存在于第一存储器111中，那么，经过第一总线121、第二总线122和第一桥131同时读出所述数据。但是，如果第一总线121和第二总线122的存储器表指出将被协处理器204和第二处理器102读出的数据存在于同一个存储器111或112中，那么将会产生冲突并且所述仲裁器将负责在协处理器204和第二处理器102之间规定优先权的顺序。它的优点在于使用如在图2的描述中所引入的同一个仲裁器。在前述的基础上，应当注意，与现有技术相比较，冲突的数量明显地减少了。此外，可以将所述数据缜密地放置在不同的存储器中。实际上，第二处理器102和协处理器206到208没有访问或很少访问的的数据可以优先放置在第一存储器111中，第一处理器101以及协处理器201到205没有访问或很少访问的数据被优先放置在第二存储器112中。在编制用于规定将被所述数据处理设备执行的不同操作的程序的过程中将发生这种缜密的放置。所述冲突的数量将进一步减少。另外，与现有技术相比较，本发明提供了一种能够在所考虑结构的例子中获得大约两倍通频带和1/2反应时间的可能性，在这种情况下，所述结构包括两个存储器111和112。

图4示出了在用于可视音频数据的译码器中使用本发明的一个实例。除了结合前述附图已经描述的构件以外，这个译码器还包括控制处理器401、图形协处理器402、输入协处理器403、解密协处理器404、处理器405、译码协处理器406，格式协处理器407和输出协处理器408。

控制处理器401特别响应交互作用、控制功能和图形处理操作。处理器405特别响应可视音频数据的实时处理。处理器可以执行各种数据处理操作或要求其协处理器中的一个执行某种操作。输入协处理器403负责将经过加密的可视音频数据流存储在第二存储器系统340中。解密协处理器404负责将这些数据进行解密并将经过解密的数据放置在第二存储器系统340中。图形协处理器402可以将图形数据加到所述可视音频数据上，从这些处理操作得出的数据被存储到所述第二存储器系统340中。译码协处理器406负责对诸如MPEG格式数据的所述可视音频数据译码。格式协处理器407负责将所述数据从一种格式转换为其他格式。例如，可以将高清晰度格式的可视音频数据转换为标准清晰度格式的可视音频数据。输出协处理器408负责将经过如此处理的可视音频数据传送给诸如电视屏幕的其他处理设备。顺便说一句，所有的处理器和协处理器都需要对第二存储器系统340进行访问。所述可视音频数据可以包括多个连续帧。这是连续图象形成一个影片的情况。在这种情况下，必须利用处理电路对每个图象进行连续的处理。当假设25个图象必须在一秒内被进行如此处理时，需要理解的一点是在不同处理器和协处理器之间冲突的数量因此而增加，所以，对所述可视音频数据进行处理所需的时间也增加。通过允许减少这些冲突的数量，本发明允许减少处理时间。这样一个译码器可以形成被称之为顶置盒的用于电视接收机译码器设备的一部分。

前面结合附图的描述已经示出、但不是限制、了本发明。在这方面，下面设置了多个标记。图1、3和4示出了根据本发明的数据处理设备结构的例子。可以用不同的途径执行本发明而不脱离本发明的范围。例如，可以使用更多或更少数量的处理器、协处理器、存储器、桥和存储器表来执行本发明。本发明也可以应用于大量的电子系统和不仅仅用于与对可视音频数据进行处理的设备相关的设备。在这方面，本发明优先用在需要大通频带和相对较少反应时间的电子系统中。

Claims (2)

1.一种包括多个用于对存储器系统进行访问的处理器的数据处理设备，其特征是：

所述存储器系统包括至少两个存储器；

所述数据处理设备包括每个存储器一个总线；

所述总线通过至少一个桥相互连接；

一个处理器被连接到一个总线上；以及

所述数据处理器设备包括至少一个用于规定利用哪一个存储器执行在一个处理器和所述存储器系统之间必须执行的数据项交换的存储器表。

2.根据权利要求1所述的数据处理设备，其特征是它包括一个仲裁器，用于在多个处理器希望同时访问所述存储器的情况下，在至少两个存储器当中规定访问一个存储器的优先权顺序。

Images