JP2002196975A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 将来におけるメディア処理毎のバンド幅の割
り当て変更に対処できるよう、高い汎用性を有するデー
タ処理装置を提供する。 【解決手段】メモリデバイスに含まれる複数領域のそれ
ぞれについての使用状況が書込済み、未使用の何れであ
るかを示す使用状況情報を記憶しており、何れかのマス
タデバイスがメモリデバイスへのデータ書き込みを要求
しようとした場合、その使用状況情報が未使用に設定さ
れている領域のアドレスを当該マスタデバイスに通知す
るアドレスサーバを備える。マスタデバイスはアドレス
サーバに空領域のエントリアドレスを問い合わせれば、
その未使用領域のアドレスを特定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデータ転送
要求を効率よく処理するデータ処理装置に関する。

【０００２】

【従来の技術】近年、DVD再生装置やデジタル衛星放送
の受信装置といった様々なタイプのマルチメディア関連
製品が民生機器市場に登場しており、それらを開発する
メーカ間の競争もし烈になりつつある。このような背景
にあって、信号処理の応用分野に携わる設計者は、複数
のメディア処理の並列化を効率良く行う汎用信号処理プ
ロセッサの開発に様々な苦心を払っている。複数メディ
ア処理の並列化に苦心が払われるのは、上記のような製
品の開発において、ビデオ、オーディオのデータが多重
化されたMPEGストリームに加えて、コンピュ−タ・グラ
フィックス等のデータを如何に効率良く同時処理するか
が、これらの製品の市場的価値を大きく左右するからで
ある。ここでメディア処理には、ビデオ復号処理、オー
ディオ復号処理、ビデオ出力処理、コンピュ−タ・グラ
フィックス描画処理等を始めとする様々なものがある。

【０００３】このようなメディア処理では、その他のデ
ータ処理と比較して、統計的に複数の独立したDMA転送
を同時に実行する機会が非常に多いという特徴と、また
それぞれのDMA転送の処理の種類によってバンド幅が異
なるという特徴とが顕著に現れるので、その効率化に様
々な注意が必要となる。ここでDMA(Direct Memory Acce
ss)とは中央処理装置(CPU)の介在無しに複数マスタデバ
イスとメモリとの間で転送を行なうことをいう。

【０００４】上記のメディア処理の一例において各マス
タデバイスは、ビデオ復号処理、オーディオ復号処理、
ビデオ出力処理、コンピュ−タ・グラフィックス描画処
理等の何れかを実現するアプリケーションプログラム
と、このプログラムを動作させるハードウェアとからな
り、またメディア処理の一例において上記メモリは、こ
れらアプリケーションプログラムが利用するビデオデー
タ、オーディオデータ、コンピュ−タ・グラフィックス
データを格納するものである。

【０００５】更にDMA転送のバンド幅とは、各マスタデ
バイス、メモリの読み書きポートのビット幅と、マスタ
デバイス、メモリの動作周波数との間の積により表現さ
れる単位である。大凡の値を例示すると、ビデオ復号処
理のアプリケーションプログラムは、動き補償時に参照
画像のDMA転送を行う必要があり、このDMA転送は800Mby
te/sというオーダのバンド幅を要求する。また、オーデ
ィオデータ、コンピュ−タ・グラフィックスデータ用の
アプリケーションプログラムは、50Mbyte/sというオー
ダのバンド幅を要求するものであり、ビデオ出力処理の
アプリケーションプログラムは、「128Mbyte/s×プレー
ン数」というオーダーのバンド幅を要求する。このよう
にバンド幅の必要数が個々のメディア処理において異な
るのは、処理すべきデータサイズやデータ復号負荷の軽
さ・重さがそれぞれのメディア処理においてバラバラだ
からである。

【０００６】以降、一般のDMA転送を行うDMA転送システ
ムと、メディア処理特有の改良が施されたDMA転送シス
テムとを対比して説明する。前者のシステム構成図を図
２９に示し、後者のシステム構成図を図３０に示す。図
２９においてデータ処理装置はメモリ５１、メモリコン
トローラ５２、アービター５３、バス５４、マスタデバ
イス４５、４６、４７から構成される。

【０００７】マスタデバイス４５、４６、４７は、メデ
ィア処理に係るアプリケーションプログラムを動作させ
ている。各アプリケーションプログラムがDMA転送を要
求した場合、メモリコントローラ５２に対してバスリク
エストを発行する。バスリクエストが発行されると、ア
ービター５３はマスタデバイス４５、マスタデバイス４
６、マスタデバイス４７間の調停を行い、調停の結果、
マスタデバイス４５、マスタデバイス４６、マスタデバ
イス４７の何れかの一つに使用権を付与する。バス使用
権を獲得出来なかったものは、データの転送開始を待
ち、使用権が付与された後、データ転送を開始する。

【０００８】上述した通りメディア処理にはそれぞれの
アプリケーションプログラムに最適なバンド幅を割り当
てる必要があり、このようなバンド幅割り当て技術に
は、バスを複数に分割することにより得られたビット幅
をマスタデバイス４５〜マスタデバイス４７のそれぞれ
に割り当てる方法がある。例えばメモリ５１の読み書き
ポート及びバスのビット幅が128bitである場合、これを
64bit−32bit−32bitに分割して、これらを各アプリケ
ーションプログラムが動作しているマスタデバイス４５
〜マスタデバイス４７のそれぞれに割り当てるのであ
る。図３０は、ビット幅分割により実現されたバンド幅
割り当て技術の一例を示す図である。図３０において12
8bitのバスを64bit、32bit、32bitに分割し、分割によ
り得られたそれぞれのビット幅をマスタデバイス４５〜
マスタデバイス４７に割り当てている。

【０００９】この際、メモリ５１内の読み書きポートを
バスの分割幅に応じて分割すると共に、メモリコントロ
ーラはパラレルにメモリ内部のアクセス制御を行う。即
ち、64bit、32bit、32bitのデータをパラレルにメモリ
内部から読み出し、64bit、32bit、32bitのデータをパ
ラレルにメモリ内部に書き込む。このようなアクセス制
御の並列化を行うためには、64bit、32bit、32bitデー
タの同時アクセスを行うための制御回路（図中の「64bi
t access controll」「32bit access controll」「32bi
t access controll」）をメモリコントローラ内に設け
ねばならないが、このビット幅を分割する方法では、バ
スが分割されることによりマスタデバイス４５〜マスタ
デバイス４７間の競合は生じず、メモリバスのバスロッ
クが発生することはない。

【００１０】ここでマスタデバイス４５は、映像復号処
理を行うものと想定しており、64bitというビット幅を
割り当てている。このようにマスタデバイス４５により
高いビット幅を割り当てているのは、映像復号処理は他
のメディア処理より高いバンド幅を必要としているため
である。つまりメディア処理では、リアルタイム性を維
持するのに足りる充分なバンド幅が互いに異なるので、
このビット幅を分割する方法では、各アプリケーション
プログラムが必要とするバンド幅に応じて、ビット幅の
分割比率を決定せねばならない。

【００１１】最後に上記データ処理装置に用いられるべ
きメモリデバイスについて説明する。上述した信号処理
応用分野は、より大容量で高いバンド幅を有するメモリ
デバイスを要求しており、このような需要にこたえるた
め、半導体プロセスおよび実装技術において様々な技術
革新がなされている。その結果、電子部品市場には高性
能なメモリデバイスが続々と登場しており、そのモデル
チェンジも極めて頻繁に行われている。ここでメモリデ
バイスには、SDRAM,RAMBUS仕様のメモリ等がある。Sync
hronus Dynamic Random Access Memory(SDRAM)とはデー
タのバースト転送を実現し、DRAMと比較して転送能力を
向上させたメモリである。RAMBUS仕様のメモリとは、バ
スとのインターフェイスの仕様が実装方法を含めて厳密
に規定されたメモリでありSDRAMよりも高いバンド幅を
得ることを可能としており、かかるメモリには、D-RDRA
Mと呼ばれるものがある。またデータ処理装置と比較的
大容量のDRAMとを同一の半導体チップ上に搭載するよう
半導体プロセスを行うこと（一般にオンチップ化といわ
れる）も可能となってきている。

【００１２】このように多くのメモリデバイスが登場
し、そのモデルチェンジも頻繁であれば、メモリアーキ
テクチャをどのように設計するかという判断に設計者は
戸惑うことになる。このような判断を行うにあたって大
きな要因はやはりバンド幅と製造コストであるが、デー
タ処理装置の将来性を考慮した設計を行うことも必要で
ある。将来性を考慮したメモリアーキテクチャの設計と
は、様々なハードウェアスぺックを有するメモリデバイ
スを採用することができるようにメモリアーキテクチャ
を汎用化しておくことである。

【００１３】

【発明が解決しようとする課題】ところで第１に説明し
たビット幅を分割して最適なバンド幅を割り当てる方法
は、マスタデバイス４５〜マスタデバイス４７に対して
のそれぞれに割り当てているビット幅を増やしたり、減
らしたりしようとすると、そのようなビット幅の割当変
更が装置全体の設計変更にまで波及するという第１の問
題点を有している。

【００１４】バンド幅の割当変更は、ある装置に設けら
れているデータ処理装置を他の装置に転用する場合等に
必要となる。このような転用は、MPEGストリームの復号
という共通の機能を有する複数製品を並行開発する場合
に、しばしば見受けられるものである。ここで以下に示
すような状況を想定してデータ処理装置の転用について
説明する。図３０に示したデータ処理装置はMPEGストリ
ームの復号装置であり、このMPEGストリームの復号装置
は、それまで光ディスクの再生装置に搭載されることを
前提にして開発されたものとする。また本装置は当初は
ディスク再生装置への搭載が前提であったが、メーカー
の商品開発戦略上の都合により、この復号装置をデジタ
ル衛星放送等の受信装置等の他の装置に転用することが
命じられたものとする。以上の理由で復号装置の転用が
命じられると当該装置の設計者は、再生装置特有のメデ
ィア処理に割り当てているビット幅を受信装置特有のメ
ディア処理に割り当てる対処等を行わねばならないが、
この対処を行なおうとすると、従来のデータ処理装置で
はバスの再配線(1)や、メモリデバイスの読み書きポー
トの設計し直し(2)、マスタデバイス４５〜マスタデバ
イス４７の読み書きポートの設計し直し(3)、メモリコ
ントローラの設計し直し(4)等を考慮する必要がある。

【００１５】例えば、図３０の一例においてメモリコン
トローラは、64bit、32bit、32bitのデータをパラレル
にメモリ内部から読み出すと共に、64bit、32bit、32bi
tのデータをパラレルにメモリ内部に書き込むような制
御を行うが、マスタデバイス４５〜マスタデバイス４７
に対してのビット幅の割り当てを64bit、24bit、8bitに
変更しようとした場合、メモリコントローラは、64bi
t、24bit、8bitのデータをパラレルにメモリ内部から読
み出すと共に、64bit、24bit、8bitのデータをパラレル
にメモリ内部に書き込むような制御を行わねばならない
ので図３０に示したメモリコントローラの制御を根本的
に設計し直す必要がある。また、マスタデバイス４６〜
マスタデバイス４７のインターフェイスのビット幅変更
が発生するので、これらを別のものに置き換えねばなら
ず、またマスタデバイス４６〜マスタデバイス４７のイ
ンターフェイスとバスとの配線接続も新たにやり直さね
ばならない。

【００１６】このような(1)から(4)までの配線やり直し
や再設計を行うことは、設計者にとって多大な負担とな
り、設計者は各メディア処理に異なるバンド幅を割り当
てることに、データ処理装置を再設計にする際に等しい
労力を払わねばならない。また第２に説明したように、
データ処理装置は様々なメモリデバイスの採用が可能な
ようにメモリアーキテクチャを設計しておくことが望ま
しいが、一般に接続すべきメモリデバイスにはその最大
性能を発揮することができる動作周波数が有り、従来の
データ処理装置の動作周波数は、そのような最大性能を
発揮できる値に設定されているので、メモリデバイスを
他のものに置き換えようとする場合、その新たなメモリ
デバイスの最大性能を発揮できる値にデータ処理装置側
の動作周波数を再設定しなければならないという問題点
がある。即ち、データ処理装置の製造コスト、メモリの
容量等の観点から複数メモリデバイスのうち何れか一つ
を採用したが後日の仕様変更によりメモリデバイスを別
のものに置き換えねばならない場合、メモリデバイスの
変更の度にデータ処理装置の動作周波数を変更せねばな
らないので、設計者に大きな負担が強いられるという問
題点がある。

【００１７】加えて、データ処理装置を実装した半導体
チップにメモリをオンチップ化した場合は、オンチップ
化されたメモリ及びメモリデバイスの何れか一方は、最
大性能を発揮することができないという別の問題点があ
る。メモリコントローラ５２−マスタデバイス４５〜マ
スタデバイス４７と、メモリ５１とを同一チップに実装
した場合、これらを同一の動作周波数で動作させる必要
がある。この場合、メモリデバイスの最大性能を発揮さ
せる動作周波数と、オンチップ化されたメモリの最大性
能を発揮させる動作周波数とが異なることも充分有り得
る。この場合、何れか一方側の最大性能を発揮させる動
作周波数でデータ処理装置を動作させれば、他方側は最
大性能を発揮することができない。更に映像関連のメデ
ィア処理では、ディスプレィ装置の動作周波数に基づい
てデータ処理装置の動作周波数を設定するのが望ましい
が、このようにディスプレィ装置の動作周波数に基づい
てデータ処理装置の動作周波数を設定すれば、今度はメ
モリデバイスの最大性能を発揮することができなくなっ
てしまう。

【００１８】上記第１の目的を達成するために本発明
は、将来におけるメディア処理毎のバンド幅の割り当て
変更に対処できるよう、高い汎用性を有するデータ処理
装置を提供することである。上記第２の目的を達成する
ために本発明は、将来におけるメモリデバイスの置き換
えや、メモリのオンチップ化に対処できるよう、高い汎
用性を有するデータ処理装置を提供することである。

【００１９】

【課題を解決するための手段】上記第１の目的は、2つ
のポイントを有しており、そのうち一方のポイントにて
メモリデバイスと接続されるメモリバスと、それぞれが
2つ以上のポイントを有しており、そのうち1つ以上のポ
イントにて各マスタデバイスと接続される複数のローカ
ルバスと、メモリデバイスに対するデータ読み出し、及
び、メモリデバイスに対するデータ書き込みを行い、各
ローカルバス上では、各マスタデバイスが要求する転送
レートにてデータ転送を行わせ、メモリバス上では、メ
モリデバイスが要求する転送レートにてデータ転送を行
わせる転送コントローラと、メモリバスの他方のポイン
ト、及び、各ローカルバスの1つのポイントにて接続さ
れた複数のバッファであり、メモリバスと、ローカルバ
スとの間の転送レートの相違を吸収するよう、データの
入出力を行う複数のローカルバッファ手段とを備えるデ
ータ処理装置により達成される。

【００２０】上記第２の目的は、一方のポートが前記メ
モリデバイスの読み書きポートに接続していて、他方の
ポートが前記複数のローカルバッファ手段に接続してお
り、メモリデバイスにおける動作周波数とデータ処理装
置内部における動作周波数との相違を吸収するよう、メ
モリバスと複数のローカルバッファ手段との間でデータ
の入出力を行うデュアルポートメモリデバイスを備える
データ処理装置により達成される。

【００２１】

【発明の実施の形態】以下データ処理装置の実施の形態
について図面を参照しながら説明する。尚、データ処理
装置の諸機能をまとめて説明しようとすると、説明が著
しく複雑になる恐れがあるので、複数の実施形態におい
てデータ処理装置の諸機能を段階的に説明してゆくこと
する。

【００２２】（第１実施形態）第１実施形態は、少ない
労力で複数のマスタデバイスに対してのバンド幅の割り
当てを変更できるように構成されたデータ処理装置に関
する。データ処理装置を図１に示す。図１に示すよう
に、データ処理装置は、ワンチップのLSIであり、外部
メモリデバイス２と共にマルチメディア関連製品に組み
まれて利用される。このような「ビット幅割当変更作業
の簡易」という要旨を持って構成されたデータ処理装置
を図２に示す。図２の構成図は、データ処理装置の構成
要素のうち、上記の要旨に必要なもののみを図示してお
り、このような要旨と関係無い構成要素については、そ
の図示を省略している。図２において一点鎖線で示す枠
は、データ処理装置としてワンチップ化される部位を示
している。図２において、データ処理装置は、メモリコ
ントローラ３と、マスタデバイス４と、マスタデバイス
５と、マスタデバイス６と、ローカルメモリ７と、ロー
カルメモリ８と、ローカルメモリ９と、バス１０と、バ
ス１１と、バス１２と、ローカルバッファ１３と、ロー
カルバッファ１４と、ローカルバッファ１５と、アービ
ター１６と、ローカルコントローラ１７と、ローカルコ
ントローラ１８と、ローカルコントローラ１９と、接続
回路２０、２１、２２とを備え、128bitバス１を介して
外部メモリデバイス２と接続されている。

【００２３】本実施形態及び以降の実施形態において各
マスタデバイスが要求する転送レート（バンド幅）は、
バスのビット幅と、各マスタデバイスが要求する使用頻
度とによって左右される。即ち、ビット幅が同一のバス
が2つあり、一方のバスにおいてマスタデバイスは、高
い頻度でデータ転送を要求し、他方のバスにおいてマス
タデバイスは、低い頻度でデータ転送を要求する場合、
「前者のマスタデバイスが要求する転送レートは、後者
のマスタデバイスが要求する転送レートより高い」こと
を意味する（尚、以降の説明にあたっては、説明の簡略
化を図るため、各マスタデバイスについての使用頻度に
ついては特に考慮せず、各マスタデバイスが要求する転
送レートを、読み書きポートのビット幅のみで表現する
ものとする。）。

【００２４】また、メディア処理を行うにあたって、各
読み書きポートのビット幅には最適な値が存在するが、
これらを具体的に例示して説明を行うと説明が煩雑化す
る恐れがあるので、以降では、バス１、バス１０、バス
１１、バス１２のビット幅及びバンド幅を128bit、64bi
t、32bit、32bitと仮定して説明を行う。またローカル
バッファ１３、ローカルコントローラ１７、接続回路２
０は、マスタデバイス４に対応づけられた周辺回路なの
で、以降の説明では、これらを『マスタデバイス４の周
辺回路』と総称する。同様に、ローカルバッファ１４、
ローカルコントローラ１８、接続回路２１は、『マスタ
デバイス５の周辺回路』と総称し、ローカルバッファ１
５、ローカルコントローラ１９、接続回路２２を、『マ
スタデバイス６の周辺回路』と総称する。

【００２５】128bitバス１は、外部メモリデバイス２
と、ローカルバッファ１３−ローカルバッファ１４−ロ
ーカルバッファ１５との間のデータ転送を行う。本実施
形態において外部メモリデバイス２の読み書きポートの
ビット幅は128bitであり、ローカルバッファ１３〜ロー
カルバッファ１５の一方側の読み書きポートのビット幅
が128bitなので、128bitバス１におけるデータ転送は12
8bitの転送レートで行われる。

【００２６】図３はバス１と外部メモリデバイス２の入
出力との関係を示すタイミングチャートである。バス１
におけるデータ転送は、本図の第３段目に示している。
本図におけるData(Ptr.4)は、マスタデバイス４がメモ
リからの読み出し又はメモリへの書き込みを要求した12
8bitのデータであり、Data(Ptr.5)、Data(Ptr.6)はそれ
ぞれ、マスタデバイス５、マスタデバイス６がメモリか
らの読み出し又はメモリへの書き込みを要求した128bit
のデータである。

【００２７】本図を参照するとサイクルc1,c3,c5,c7,c9
においてData(Ptr.4)が転送され、サイクルc2,c6,c10に
おいてData(Ptr.5)、サイクルc4,c8においてData(Ptr.
6)が転送されていることがわかる。これは、Data(Ptr.
4)は2サイクルに1回の割合で転送されており、Data(Pt
r.5)、Data(Ptr.6)は4サイクルに1回の割合で転送され
ていることを示す。本図に示すようにバス１は、マスタ
デバイス４〜マスタデバイス６についてのデータを時分
割で転送しているのである。

【００２８】外部メモリデバイス２は、マスタデバイス
４、マスタデバイス５、マスタデバイス６が用いるべき
ワークエリアと、128bitの読み書きポートとを有してお
り、メモリコントローラ３から読出コマンドと、読出先
アドレスと、読み出すべきデータ長とが指示されると、
そのデータをバス１に出力する。一方メモリコントロー
ラ３から書込コマンドと、書込先アドレスとが指示され
ると、バス１に出力されたデータをその書込先アドレス
に書き込む。

【００２９】メモリコントローラ３は、外部メモリデバ
イス２からのデータ読み出し制御と、外部メモリデバイ
ス２に対してのデータ書き込み制御とを行う。メモリコ
ントローラ３によるデータ読み出し制御は、読出先アド
レスと、読出コマンドと、読み出すべきデータ長とを外
部メモリデバイス２に対して発行して、当該読出先アド
レス以降に共に格納されているデータを外部メモリデバ
イス２からバス１に読み出させることにより行われる。
また書き込み制御は、書込先アドレスと、書込コマンド
と、書き込むべきデータ長とを外部メモリデバイス２に
対して発行して、バス１に転送されているデータを外部
メモリデバイス２において当該書込先アドレス以降に書
き込ませることにより行われる。メモリコントローラ３
によるこれらのデータ読出制御／データ書込制御は、マ
スタデバイス４〜マスタデバイス６からの読出要求／書
込要求に従って行われる。そのため、メモリコントロー
ラ３は複数のポインタと、インクリメンタとを有してい
る。複数のポインタのそれぞれは、マスタデバイス４、
マスタデバイス５、マスタデバイス６のそれぞれに対応
づけられ、マスタデバイス４〜マスタデバイス５から発
せられた読出先／書込先アドレスを格納している。ま
た、インクリメンタは、マスタデバイス４〜マスタデバ
イス６のうち何れかのものについての読出コマンド及び
書込コマンドを発行すると、該当するマスタデバイスに
対応したポインタに格納されているアドレスをインクリ
メントする。

【００３０】続いてマスタデバイス４〜マスタデバイス
６についての読出要求／書込要求をどのようなタイミン
グで外部メモリデバイス２に対して行うかを図３のタイ
ミングチャートを参照しながら説明する。本図の第１段
目は外部メモリデバイス２に対してのアドレス出力を示
し、第２段目は外部メモリデバイス２からのデータ出力
を示す。これらを参照すると、Data(Ptr.4)は2サイクル
に1回の割合で転送せねばならず、Data(Ptr.5)、Data(P
tr.6)は4サイクルに1回の割合で転送せねばならないの
で、メモリコントローラ３はサイクルc0,c2,c4,c6,c8,c
10においてアドレスPtr.4についての読出先アドレスと
読出コマンドとを外部メモリデバイス２に出力してお
り、サイクルc1,c5,c9においてアドレスPtr.5について
の読出先アドレスと読出コマンドとを出力している。ま
たサイクルc3,c7においてアドレスPtr.6についての読出
先アドレスと読出コマンドとを出力している。

【００３１】マスタデバイス４は、ローカルメモリ７
と、64bitの読み書きポートとを備え、メモリコントロ
ーラ３に対してデータの読み出し／書き込みを要求する
アクセスコマンドを発行する。データ読み出しを要求す
る際、外部メモリデバイス２に格納されているデータの
読み出しを要求する旨を示すアクセスコマンドをメモリ
コントローラ３に発行し、外部メモリデバイス２−バス
１−ローカルバッファ１３−バス１０を介して、当該デ
ータが転送されてくるのを待つ。データが転送されてく
ると当該データを順次取り込みローカルメモリ７に格納
してゆく。

【００３２】データ書き込みを要求する際、外部メモリ
デバイス２にデータの書き込みを要求する旨を示すアク
セスコマンドをメモリコントローラ３に発行し、外部メ
モリデバイス２に書き込むべきデータをローカルメモリ
７からバス１０に順次出力する。出力されたデータは、
バス１０−ローカルバッファ１３−バス１を介して順次
外部メモリデバイス２に書き込まれてゆく。

【００３３】マスタデバイス５は、ローカルメモリ８
と、32bitの読み書きポートとを備え、マスタデバイス
４同様、メモリコントローラ３に対してデータの読み出
し／書き込みを要求する。マスタデバイス４との差違
は、データの読み出し／書き込みを行う際のデータ転送
経路である。即ち、マスタデバイス４が外部メモリデバ
イス２−バス１−ローカルバッファ１３−バス１０の経
路でデータの読み出し／書き込みを行うのに対して、マ
スタデバイス５は、外部メモリデバイス２−バス１−ロ
ーカルバッファ１４−バス１１の経路でデータの読み出
し／書き込みを行う。

【００３４】マスタデバイス６は、ローカルメモリ９
と、32bitの読み書きポートとを備え、マスタデバイス
４同様、メモリコントローラ３に対してデータの読み出
し／書き込みを要求する。マスタデバイス４との差違
は、データの読み出し／書き込みを行う際のデータ転送
経路である。即ち、マスタデバイス４が外部メモリデバ
イス２−バス１−ローカルバッファ１３−バス１０の経
路データの読み出し／書き込みを行うのに対して、マス
タデバイス６は、外部メモリデバイス２−バス１−ロー
カルバッファ１５−バス１２の経路データの読み出し／
書き込みを行う。

【００３５】バス１０は、マスタデバイス４の読み書き
ポートと、ローカルバッファ１３の他方側読み書きポー
トとに接続されたバスである。バス１１は、マスタデバ
イス５の読み書きポートと、ローカルバッファ１４の他
方側読み書きポートとに接続されたバスである。バス１
２は、マスタデバイス６の読み書きポートと、ローカル
バッファ１５の他方側読み書きポートとに接続されたバ
スである。

【００３６】ローカルバッファ１３は、一方側の読み書
きポートに128bitバス１が接続され、他方側の読み書き
ポートに接続回路２０を介してバス１０が接続されたバ
ッファであり、外部メモリデバイス２が128bitの読み書
きポートにてバス１に出力したデータを取り込み、これ
をバス１０を用いて転送させる。逆に、バス１０に転送
されているデータを取り込み、これをバス１に出力す
る。ここでローカルバッファ１３における他方側読み書
きポートのビット幅は最大128bitであるが、接続回路２
０を介することにより、他方側読み書きポートのビット
幅がマスタデバイス４の読み書きポートと同一のビット
幅、即ち、64bitに設定されている。このようにマスタ
デバイス４の読み書きポートが64bitであり、ローカル
バッファ１３の読み書きポートが64bitに設定されてい
るので、バス１０における転送は64bitの転送レートに
て行われる。

【００３７】続いてローカルバッファ１３の入出力につ
いて図４及び図５を参照しながら説明する。図４は、ロ
ーカルバッファ１３が外部メモリデバイス２へとデータ
を出力する際の動作タイミングを示すタイミングチャー
トであり、図５は、ローカルバッファ１３が外部メモリ
デバイス２から読み出されたデータを入力する際の動作
タイミングを示すタイミングチャートである。

【００３８】図４を参照して、先ずローカルバッファ１
３から外部メモリデバイス２へのデータ書き込み時の処
理について説明する。サイクルc2では、バス１０におい
て64bitにて転送されているデータ"データd0,1をローカ
ルバッファ１３は取り込み、続いてサイクルc3ではバス
１０において64bitにて転送されているデータ"データd
2,3をローカルバッファ１３は取り込む。このようにし
て取り込んだデータd0,1,2,3をサイクルc4においてバス
１に転送する。

【００３９】サイクルc3においてメモリコントローラ３
はマスタデバイス４のための書込先Ptr.4を出力してい
るので、サイクルc4においてバス１に転送されているデ
ータd0,1,2,3がその書込先に書き込まれることになる。
同様にサイクルc4では、バス１０において転送されてい
るデータd4,5を、サイクルc5ではデータ"データd6,7を
ローカルバッファ１３は取り込む。このようにして取り
込んだデータd4,5,6,7をサイクルc6においてバス１に転
送すると、データd4,5,6,7がその書込先アドレスPtr.4
に書き込まれる。

【００４０】続いて図５を参照して、外部メモリデバイ
ス２からローカルバッファ１３へのデータ読み出し時の
処理について説明する。サイクルc3ではメモリコントロ
ーラ３はマスタデバイス４のための読出先アドレスPtr.
4を出力しているので、サイクルc4においてデータd0,1,
2,3がバス１に転送される。サイクルc4において、ロー
カルバッファ１３はバス１において128bitにて転送され
ているデータd0,1,2,3をローカルバッファ１３は取り込
む。続いてサイクルc5では、このようにして取り込んだ
データd0,1,2,3のうち、データd0,1をサイクルc5におい
てバス１０に転送し、データd2,3をサイクルc6において
バス１０に転送する。

【００４１】サイクルc5においてメモリコントローラ３
はマスタデバイス４のための読出先Ptr.4を出力してい
るので、バス１にはその読出先に格納されているデータ
d4,5,6,7が転送されている。サイクルc6においてローカ
ルバッファ１３は、バス１において転送されているデー
タ"データd4,5,6,7を取り込む。このようにして取り込
んだデータd4,5,6,7のうち、データd4,5をサイクルc7に
おいてバス１０に転送し、サイクルc8においてデータd
6,7をバス１０に転送する。

【００４２】以上のようにローカルバッファ１３からバ
ス１へのデータ出力及びバス１からローカルバッファ１
３へのデータ取り込みには2サイクルを要することがわ
かる。Data(Ptr.4)を2サイクルに1回の割合でバス１に
転送させるようメモリコントローラ３がメモリアクセス
を行っていたのは、ローカルバッファ１３におけるデー
タ出力及びデータ取込に2サイクルを要するからであ
る。これらのローカルバッファ１３における入出力によ
り、バス１の転送速度とバス１０の転送速度との速度差
が吸収されていることがわかる。

【００４３】ローカルバッファ１４、ローカルバッファ
１５は、一方側の読み書きポートに128bitバス１が接続
され、他方側の読み書きポートに接続回路２１、接続回
路２２を介してバス１１、バス１２が接続されたバッフ
ァであり、外部メモリデバイス２がバス１に出力したデ
ータを取り込み、これをバス１１、バス１２を用いて転
送させる。逆に、バス１１、バス１２に転送されている
データを取り込み、これをバス１に出力する。ここでロ
ーカルバッファ１４、ローカルバッファ１５における他
方側読み書きポートのビット幅は最大128bitであるが、
接続回路２１、接続回路２２を介することにより、他方
側読み書きポートのビット幅がマスタデバイス５、マス
タデバイス６の読み書きポートと同一のビット幅、即
ち、32bitに設定されている。このようにマスタデバイ
ス５、マスタデバイス６の読み書きポートは32bitに設
定済みであり、ローカルバッファ１４、ローカルバッフ
ァ１５の読み書きポートが32bitに設定されているの
で、バス１１、バス１２における転送は32bitの転送レ
ートにて行われる。

【００４４】続いて図６及び図７を参照しながらローカ
ルバッファ１４の入出力のタイミングについて説明す
る。図６は、ローカルバッファ１４が外部メモリデバイ
ス２にデータを書き込む際の動作タイミングを示すタイ
ミングチャートであり、図７は、ローカルバッファ１４
が外部メモリデバイス２からデータを読み出す際の動作
タイミングを示すタイミングチャートである。

【００４５】先ず図６を参照して、ローカルバッファ１
４から外部メモリデバイス２へのデータ書き込み時の処
理について説明する。サイクルc2では、バス１１におい
て32bitにて転送されているデータd0を取り込み、サイ
クルc3では、データd1を取り込む。同様にサイクルc4,c
5では、データd2,d3を取り込んでゆく。以上のようにし
て取り込んだデータd0,1,2,3をサイクルc6においてバス
１に転送する。

【００４６】サイクルc5ではメモリコントローラ３はマ
スタデバイス４のための書込先"Ptr.5"を出力している
ので、サイクルc6においてバス１に転送されているデー
タd0,1,2,3がその書込先"Ptr.5"に書き込まれることに
なる。同様にサイクルc6,c7では、バス１１において転
送されているデータd4,5を、サイクルc8,9ではデータd
6,7をローカルバッファ１４は取り込む。このようにし
て取り込んだデータd4,5,6,7をサイクルc10においてバ
ス１に転送すると、データd4,5,6,7がその書込先アドレ
スPtr.5に書き込まれる。

【００４７】次に図７を参照して、外部メモリデバイス
２からローカルバッファ１４へのデータ読み出し時の処
理について説明する。サイクルc3ではメモリコントロー
ラ３はマスタデバイス５のための読出先"Ptr.5"を出力
しているので、サイクルc4において、そのデータd0,1,
2,3がバス１に転送される。サイクルc4では、バス１に
おいて128bitにて転送されているデータ"データd0,1,2,
3をローカルバッファ１４は取り込む。続いてサイクルc
5では、このようにして取り込んだデータd0,1,2,3のう
ち、データd0をバス１１に転送し、サイクルc6では、デ
ータd1を転送する。サイクルc7ではデータd2を、サイク
ルc8ではデータd3をそれぞれ出力する。

【００４８】サイクルc7ではメモリコントローラ３はマ
スタデバイス４のための読出先"Ptr.5"を出力している
ので、サイクルc8においてデータd4,5,6,7がバス１に転
送される。ローカルバッファ１４はこのように転送され
たデータd4,5,6,7を取り込む。続いてサイクルc9では、
このようにして取り込んだデータd4,5,6,7のうち、デー
タd4をバス１１に転送し、サイクルc10では、データd5
を転送する。サイクルc11ではデータd6を、サイクルc12
ではデータd7をそれぞれ出力する。

【００４９】以上のようにローカルバッファ１４からバ
ス１へのデータ出力及びバス１からローカルバッファ１
４へのデータ取り込みには4サイクルを要することがわ
かる。Data(Ptr.5)を4サイクルに1回の割合でバス１に
転送させるようメモリコントローラ３がメモリアクセス
を行っていたのは、ローカルバッファ１４におけるデー
タ出力及びデータ取込に4サイクルを要するからであ
る。これらのローカルバッファ１４における入出力によ
り、バス１の転送速度とバス１１の転送速度との速度差
を吸収されていることがわかる。

【００５０】アービター１６は、バス１の使用について
の競合が複数のマスタデバイス間で発生した場合にバス
１の使用に関しての調停を行う。調停の結果、バス１を
使用すべきと認定したマスタデバイスに対してアクノリ
ッジ信号を出力する。一方、バスの使用が否認されたも
のに対してはアクノリッジ信号をインアクティブに設定
するか、あるいは、ホールド信号を出力する。これによ
って、バッファへの書き込み、又は、バッファからの読
み出しが遅延することになり、バス転送が遅延する。

【００５１】尚、既に述べた通り本実施形態では、4サ
イクルのうち、2サイクルをData(Ptr.4)のデータ転送に
割り当てていて、残り2サイクルのうち、1サイクルずつ
Data(Ptr.5)のデータ転送、Data(Ptr.6)のデータ転送に
割り当てているので、マスタデバイス４〜マスタデバイ
ス６のうち何れのものもバス１の使用を待つことは実効
的にはない。

【００５２】ローカルコントローラ１７は、バス１に転
送されているデータと、バス１０に転送されているデー
タとの入出力を行うようローカルバッファ１３を制御す
る。メモリへのデータ書き込みを行う際、ローカルコン
トローラ１７は、ローカルバッファ１３の内部領域を指
示するライトポインタを有しており、バス１０に転送さ
れている64bitデータをライトポインタにて指示されて
いるローカルバッファ１３の領域に格納させる。出力
後、ライトポインタを64bitだけインクリメントさせ
て、次の64bit分をインクリメントされたライトポイン
タに指示されている領域に格納させる。このようなライ
トポインタの更新と、64bit単位のデータ格納とをバス
１０に出力された全てのデータについて繰り返せば、ロ
ーカルバッファ１３に128bitデータが格納されたことに
なる。このように128bitデータを格納した後、バス１に
出力する。128bitを外部メモリデバイス２に送り出した
後、次の64bitデータがバス１０に転送されてくるのを
待ち、転送されてくれば同様の手順を繰り返す。

【００５３】またローカルコントローラ１７は、メモリ
からのデータ読み出しを行う際、バス１に転送されてい
るデータをローカルバッファ１３に格納すると共に、バ
ッファへ読み出された128bitデータのうち、リードポイ
ンタにて指示されている部分から64bit分をバス１０に
出力させる。出力後、リードポインタを64bitだけイン
クリメントして、次の64bit分をバス１０に出力させ
る。このようなリードポインタの更新と、64bit単位の
データ出力とをローカルバッファ１３に読み出された全
てのデータについて繰り返せば、ローカルバッファ１３
のデータは全てマスタデバイス４に送り出されたことに
なる。128bitデータをマスタデバイス４に送り出した
後、次の128bitデータがバス１に転送されてくるのを待
ち、転送されてくれば同様の手順を繰り返す。

【００５４】ローカルコントローラ１８、１９は、64bi
tと32bitとの違いはあるが、ローカルコントローラ１７
と同様にバス１に転送されているデータと、バス１１〜
バス１２に転送されているデータとの入出力を行うよう
ローカルバッファ１４〜ローカルバッファ１５を制御す
る。接続回路２０、２１、２２は、ローカルバッファ１
３〜ローカルバッファ１５と、バス１０〜バス１２とを
それぞれ接続する。接続回路２０〜２２はその回路構成
が共通化されており、バス１０〜バス１２のそれぞれに
ついて将来、読み書きポートのビット幅を変更すべき要
望が生じても、複数セレクタの入出力を設定することに
より簡易に読み書きポートのビット幅を変更できるよう
にしている。上記のように接続回路２０〜接続回路２２
は、ローカルバッファ１３〜ローカルバッファ１５の読
み書きポートのビット幅をそれぞれマスタデバイス４〜
マスタデバイス６の読み書きポートのビット幅と同一の
ビット幅に設定しているが、これらのビット幅の設定
は、接続回路２０〜接続回路２２が具備している複数セ
レクタの入出力を設定することより切り換えることがで
きる。

【００５５】更に、現状のバンド幅ではバス１にバスロ
ックが発生する可能性がある場合、より広いバンド幅を
有するインターフェイスを有する外部メモリデバイス２
に置き換え、バス１のビット幅を広くすることにより、
マスタデバイス４〜マスタデバイス６、バス１０〜バス
１２に変更を加えなくても簡易にバスロックを防ぐこと
が出来るという効果がある。

【００５６】以上のように本実施形態によれば、外部メ
モリデバイス２にバス１を接続すると共に、マスタデバ
イス４〜マスタデバイス６のそれぞれにバス１０〜バス
１２を接続しており、ローカルバッファ１３〜ローカル
バッファ１５はこれらのバスの入出力を行うので、マス
タデバイス４〜マスタデバイス６に割り当てるべきバン
ド幅を変更したい場合は、マスタデバイス４〜マスタデ
バイス６及びバス１０〜バス１２、ローカルバッファ１
３〜ローカルバッファ１５の一方側の読み書きポートを
変更すれば良いので外部メモリデバイス２、メモリコン
トローラ３、バス１を再設計する必要はない。外部メモ
リデバイス２−メモリコントローラ３−バス１の変更を
伴わずにマスタデバイス４〜マスタデバイス６における
バンド幅の割り当てを変更することができるので、将来
バンド幅を変更する必要が生じても、設計者は大きな労
力を払うことはない。

【００５７】（第１実施形態の応用例）本応用例は、32
bitバッファ６１〜32bitバッファ６４、バス１０〜バス
１２、接続回路２０〜２２を共通化する場合の回路構成
を提案するものである。図８は、32bitバッファ６１〜3
2bitバッファ６４、バス１０〜バス１２、接続回路２０
〜２２の回路構成を共通化する場合の回路構成を示す図
である。図８において、32bitバス５７、32bitバス５
８、32bitバス５９、32bitバス６０は、バス１０〜バス
１２を構成するものであり、32bitバッファ６１〜32bit
バッファ６４は何れも128bitバッファ１３〜128bitバッ
ファ１５を構成するものである。4入力-1出力セレクタ
６５、2入力-1出力セレクタ６６、ゲート６７、ゲート
６８、セレクタ７１、セレクタ７２、セレクタ７３、セ
レクタ７４は何れも接続回路２０〜接続回路２２を構成
するものである。図９（ａ）は図８に示したセレクタの
うち32bitバッファ６１〜32bitバッファ６４から32bit
バス５７〜32bitバス６０への読み出し時に用いられる
もののみを図示した図であり、図９（ｂ）は図８に示し
たセレクタのうち32bitバス５７〜32bitバス６０から32
bitバッファ６１〜32bitバッファ６４への書き込み時に
用いられるもののみを図示した図である。

【００５８】32bitバス５７、32bitバス５８、32bitバ
ス５９、32bitバス６０は、それぞれ32bitのビット幅を
有するバスであり、マスタデバイス４〜マスタデバイス
６のそれぞれと接続されている。64bitでデータ転送を
行う場合、32bitバス５７〜32bitバス５８が転送に用い
られ、32bitでデータ転送を行う場合、32bitバス５７の
みが転送に用いられる。

【００５９】32bitバッファ６１、32bitバッファ６２、
32bitバッファ６３、32bitバッファ６４は、32bitのデ
ータを保持するバッファであり、32bitバッファ６１〜3
2bitバッファ６４の全てを併せてバス128bitのデータを
保持する。4入力-1出力セレクタ６５、2入力-1出力セレ
クタ６６、ゲート６７、ゲート６８、セレクタ７１、セ
レクタ７２、セレクタ７３、セレクタ７４は、32bitバ
ス５７〜32bitバス６０における転送を、32bit、64bi
t、128bitのうち何れかのビット幅で行うよう、入出力
の選択切り換えを行う。

【００６０】これらのセレクタ、ゲートについての入出
力の対応表を図１０（ａ）、図１０（ｂ）に図示する。
図１０（ａ）はビット幅と、4入力-1出力セレクタ６５
〜ゲート６８が選択する接続線との対応を示す図であ
る。ビット幅が32bitの欄を参照すると、4入力-1出力セ
レクタ６５についての欄のみ接続線A、接続線B、接続線
C、接続線Dと記述されていることがわかる。これは、32
bitの転送レートの場合、4入力-1出力セレクタ６５が、
接続線A〜接続線Dを介して第１〜第４番目の32bitデー
タを、バス５７上に転送することを示している。

【００６１】ビット幅が64bitの欄を参照すると、4入力
-1出力セレクタ６５についての欄に接続線A、接続線Cと
記述され、2入力-1出力セレクタ６６についての欄のみ
接続線B、接続線Dと記述されていることがわかる。これ
は、64bitの転送レートの場合、接続線A、接続線Cを介
して第１、第３番目の32bitデータをバス５７上に転送
し、接続線B、接続線Dを介して第２、第４番目の32bit
データをバス５８上に転送することを示している。

【００６２】ビット幅が128bitの欄を参照すると、4入
力-1出力セレクタ６５についての欄に接続線A、2入力-1
出力セレクタ６６についての欄に接続線B、ゲート６７
についての欄に接続線C、ゲート６８についての欄に接
続線Dと記述されていることがわかる。これは、128bit
の転送レートの場合、接続線A、接続線B、接続線C、接
続線Dを介して第１〜第４番目の32bitデータをバス５
７、バス５８、バス５９、バス６０上に転送することを
示している。

【００６３】続いて図９（ａ）に示した4入力-1出力セ
レクタ６５、2入力-1出力セレクタ６６、ゲート６７、
ゲート６８の入出力について順次説明する。4入力-1出
力セレクタ６５は、接続線A、接続線B、接続線C、接続
線Dを選択的にバス５７に出力することにより、32bitバ
ッファ６１〜32bitバッファ６４に格納されているデー
タを順次バス５７に転送させる。

【００６４】尚、以降の説明において、128bitデータの
部分ビットであって、上位mビット目から上位nビットま
でに位置するものをビット[m:n]という単位にて称呼す
る。図１１（ａ）は、ビット幅が32bitである場合のタ
イミングチャートである。転送レートが32bitのみであ
る場合、データ転送をバス５７のみで行う必要がある。
そのため図１１（ａ）のサイクルc11において4入力-1出
力セレクタ６５は、第１番目の32bitデータを出力する
ため接続線Aを選択出力する。続くサイクルc12において
4入力-1出力セレクタ６５は、第２番目の32bitデータを
出力するため接続線Bを選択出力し、サイクルc13におい
て第３番目の32bitデータを出力するため接続線Cを選択
出力する。4入力-1出力セレクタ６５は、サイクルc14に
おいて第４番目の32bitデータを出力するため接続線Dを
選択出力する。

【００６５】図１１（ｂ）は、ビット幅が64bitである
場合のタイミングチャートである。転送レートが64bit
である場合、データ転送は、バス５７とバス５８とを同
時に用いることにより実行される。そのため4入力-1出
力セレクタ６５は、図１１（ｂ）のサイクルc11におい
て第１番目の64bitデータの上位32bitを出力するため接
続線Aを選択出力する。次のサイクルc12において4入力-
1出力セレクタ６５は、第２番目の64bitデータの上位32
bitデータを出力するため接続線Cを選択出力する。

【００６６】図１１（ｃ）は、転送レートが128bitであ
る場合のタイミングチャートである。転送レートが128b
itである場合、データ転送は、バス５７とバス５８とバ
ス５９と、バス６０を同時に用いることにより実行され
る。そのため4入力-1出力セレクタ６５は、サイクルc11
において1サイクルを費やして、32bitバッファ６１に格
納されているデータをバス５７に転送させるよう、接続
線Aのデータを出力する。

【００６７】2入力-1出力セレクタ６６は、接続線B、接
続線Dを選択的にバス５７に出力することにより、32bit
バッファ６２、32bitバッファ６４に格納されているデ
ータを順次バス５７に転送させる。図１１（ｂ）に示す
ように転送レートが64bitである場合、データ転送は、
バス５７とバス５８とを同時に用いることにより実行さ
れる。そのため2入力-1出力セレクタ６６は、サイクルc
11において第1番目の64bitデータの下位32bitデータを
出力するため接続線Bを選択出力する。次のサイクルc12
において2入力-1出力セレクタ６６は、第2番目の64bit
データの下位32bitデータを出力するため接続線Dを選択
出力する。転送レートが128bitである場合、データ転送
は、バス５７とバス５８とバス５９とバス６０とを同時
に用いることにより実行される。そのため2入力-1出力
セレクタ６６は、図１１（ｃ）に示すようにサイクルc1
1において128bitデータにおけるビット[95:64]を出力す
るため接続線Bを選択出力する。

【００６８】ゲート６７は、接続線Cを介して32bitバッ
ファ６３に格納されているデータを順次バス５９に転送
させる。図１１（ｃ）に示すように転送レートが128bit
である場合、データ転送は、バス５７とバス５８とバス
５９とバス６０とを同時に用いることにより実行され
る。そのためゲート６７は、サイクルc11において128bi
tデータのビット[63:32]を出力するため接続線Cを選択
出力する。

【００６９】ゲート６８は、接続線Dに転送されている
データを選択的にバス６０に出力することにより、32bi
tバッファ６４に格納されているデータを順次バス６０
に転送させる。転送レートが128bitである場合、データ
転送は、バス５７とバス５８とバス５９とバス６０とを
同時に用いることにより実行される。そのため図１１
（ｃ）に示すように、ゲート６８は、サイクルc11にお
いて128bitデータのビット[31:0]を出力するため接続線
Dを選択出力する。

【００７０】続いて図９（ｂ）に示したセレクタ７１、
セレクタ７２、セレクタ７３、セレクタ７４のそれぞれ
について説明する。図１０（ｂ）は、ビット幅と、第１
〜第４番目のデータが転送してくる接続線との組み合わ
せにおいてセレクタ７１〜セレクタ７４がどの接続線の
選択出力するかを示す図である。

【００７１】転送レートが32bitである場合、データ転
送はバス５７を用いてのみ行われるため、転送レートが
32bitの欄を参照すると、第１、第２、第３、第４番目
の32bitデータは、全て接続線Eと記述されていることが
わかる。これは、32bitの転送レートの場合、第１〜第
４番目の32bitデータは、接続線Eを介して32bitバッフ
ァ６１、32bitバッファ６２、32bitバッファ６３、32bi
tバッファ６４に取り込まれることを示している。

【００７２】転送レートが64bitである場合、データ転
送は、上位32ビットをバス５７、下位32ビットをバス５
８を用いて行われるため、転送レートが64bitの欄を参
照すると、第１、第２番目の64bitデータの上位32bitは
接続線Eと記述され、第１、第２番目の64bitデータの下
位32bitは、接続線Fと記述されていることがわかる。こ
れは、64bitの転送レートの場合、第１番目の64bitデー
タは、接続線E、接続線Fを介して32bitバッファ６１、3
2bitバッファ６２に取り込まれ、第２番目の64bitデー
タは、接続線E,接続線Fを介して32bitバッファ６３、32
bitバッファ６４に取り込まれることを示している。

【００７３】転送レートが128bitである場合、データ転
送は、バス５７、５８、５９、６０を同時に用いて行わ
れるため、転送レートが128bitの欄を参照すると、128b
itデータのビット[127:96]は接続線Eと記述され、128bi
tデータの[95:64]は接続線F、128bitデータのビット[6
3:32]は接続線G、128bitデータのビット[31:0]は接続線
Hと記述されていることがわかる。これは、128bitの転
送レートの場合、128bitデータは、接続線E、接続線F、
接続線G、接続線Hを介してそれぞれ32bitバッファ６１
〜32bitバッファ６４に取り込まれることを示してい
る。

【００７４】セレクタ７１は、バス５７〜バス６０によ
り転送されてくる128bitのデータのうち、バス５７上で
転送されてくる第１番目のものを32bitバッファ６１に
取り込む。図１２（ａ）は、バス５７上に第１番目の32
bitデータ、第２番目の32bitデータ、第３番目の32bit
データ、第４番目の32bitデータが転送されてくる場合
を示すタイミングチャートである。本図においてセレク
タ７１は、第１番目の32bitデータのみを32bitバッファ
６１に取り込んでいることがわかる。図１２（ｂ）は、
バス５７上に第１番目の64bitデータの上位32bit、第２
番目の64bitデータの上位32bitが転送されており、バス
５８上に第１番目の64bitデータの下位32bit、第２番目
の64bitデータの下位32bitが転送されてくる場合を示す
タイミングチャートである。本図においてもセレクタ７
１は、バス５７により転送される第１番目の64bitデー
タの上位32bitデータみを32bitバッファ６１に取り込ん
でいることがわかる。図１２（ｃ）は、バス５７上に12
8bitデータのビット[127:96]が転送されており、バス５
８上に128bitデータのビット[95:64]、バス５９上に128
bitデータのビット[63:32]、バス６０上に128bitデータ
のビット[31:0]が転送されてくる場合を示すタイミング
チャートである。本図においてもセレクタ７１は、32bi
tバス５７により転送される128bitデータの[127:96]の
みを32bitバッファ６１に取り込んでいることがわか
る。

【００７５】2入力-1出力セレクタ７２は、バス５７〜
バス６０により転送されてくる128bitのデータのうち、
ビット[95:64]を32bitバッファ６２に取り込むよう、接
続線E、接続線Fを選択し、バッファ６２へと出力する。
図１２（ａ）では、2番目の32bitを接続線Eを介して32b
itバッファ６２へ、図１２（ｂ）では、1番目の64bitデ
ータの下位32bitを接続線Fを介して32bitバッファ６２
へ、図１２（ｃ）では、128bitデータの[95:64]を接続
線Fを介して32bitバッファ６２に取り込む。

【００７６】セレクタ７３は、バス５７〜バス６０によ
り転送されてくる128bitのデータのうち、ビット[63:3
2]に相当するデータを32bitバッファ６３に取り込むよ
う、接続線E,Gを選択し、32bitバッファ６３に出力す
る。図１２（ｃ）においてセレクタ７３は、バス５９に
転送されている128bitデータのビット[63:32]を接続線G
を介して32bitバッファ６３に取り込んでいることがわ
かる。

【００７７】セレクタ７４は、バス５７〜バス６０によ
り転送されてくる128bitのデータのうち、ビット[31:0]
に相当するデータを32bitバッファ６４に取り込むよ
う、接続線E、接続線F、接続線Hを選択的し、32bitバッ
ファ６４に出力する。図１２（ｃ）では、セレクタ７４
は、バス６０に転送されている128bitデータのビット[3
1:0]を接続線Hを介して32bitバッファ６４に取り込んで
いることがわかる。

【００７８】尚、本応用例において、32bitバッファ６
１、32bitバッファ６２、32bitバッファ６３、32bitバ
ッファ６４のビット幅は全て32bitであるので、転送レ
ート（ビット幅）は32bitデータの整数倍単位で変更可
能であったが、これらのバッファが全て8bitであれば、
転送レート（ビット幅）が8bitの整数倍単位で変更可能
となり、これらのバッファが全て16bitであれば、転送
レート（ビット幅）は16bitの整数倍単位で変更可能と
なる。このように、バッファ６１〜６４のビット幅は、
各マスタデバイスについての転送レートをどのように設
定するかに応じて、設定すればよい。

【００７９】（第２実施形態）第１実施形態では、マス
タデバイス４〜マスタデバイス６のそれぞれにバス１０
〜バス１２のそれぞれを1対1の割合で設けていたが、第
２実施形態では、バス１０に複数のマスタデバイスを設
けた実施形態である。図１３は、複数マスタデバイスが
バス１０に設けられたデータ処理装置を示す図である。
本図においてバス１０にはマスタデバイス４の他にマス
タデバイス２４が設けられている。

【００８０】マスタデバイス２４は、マスタデバイス４
と同一のバンド幅でDMA転送を要求するアプリケーショ
ンプログラムが動作しており、外部メモリデバイス２を
アクセスする際、ローカルコントローラ１７にDMA転送
要求を出力する。アービター２５は、マスタデバイス
４、マスタデバイス２４がDMA転送要求を出力すると、
これらのDMA転送要求についての調停を行い、マスタデ
バイス４、マスタデバイス２４の何れか一方にマスタデ
バイスにアクノリッジ信号を通達することによりバス１
０のアクセス権を付与する。アクセス権を得たマスタデ
バイス４、マスタデバイス２４は、第１実施形態と同様
に外部メモリデバイス２に対してのDMA転送を行う。一
方、アクセス権を獲得することができなかったものに対
しては、アクノリッジ信号をインアクティブに設定する
か、あるいは、ホールド信号を出力する。これによって
バスへの転送を遅延する。また、マスタデバイス４とマ
スタデバイス２４とのバス１０のアクセス権を全バス制
御用のアービター２５により決定する代わりに、個々の
バス（ここではバス１０）制御専用のアービターを設
け、そのアービターにより上記アクセス権制御を行う機
構でも、同様の効果が得られ、且つアービターの機構を
簡単なものにすることができる。

【００８１】以上のように本実施形態によれば、オーデ
ィオデータ、副映像、OSD等、サブシステムという系統
に分類されるメディア処理を行う複数のマスタデバイス
については、それら複数のマスタデバイスを１つのバス
１０とローカルバッファ１３とに対応づけるので、サブ
システムに属するメディア処理が多数存在する場合でも
システムを簡易化することができる。

【００８２】（第３実施形態）第３実施形態は、データ
処理装置と、外部メモリデバイス２との非同期制御を実
現する実施形態である。ここでデータ処理装置と、外部
メモリデバイス２との非同期制御が求められるのは、以
下の理由による。即ち、マスタデバイス４〜マスタデバ
イス６がメディア処理を行う場合、データ処理装置はデ
ィスプレィ装置との同期制御を実現する必要があるの
で、データ処理装置内のマスタデバイス４〜マスタデバ
イス６、メモリコントローラ３、ローカルコントローラ
１７〜ローカルコントローラ１９はディスプレィ装置の
表示期間に基づいた動作周波数で、動作せねばならな
い。これに対して外部メモリデバイス２は、そのハード
ウェアスぺックにおいて最適な動作周波数が決められて
いるので、その動作周波数で動作せねばならない。この
ようにデータ処理装置と、外部メモリデバイス２とはそ
の動作に最適な動作周波数が異なるので、非同期制御が
必要なのである。

【００８３】非同期制御が可能なデータ処理装置の構成
を図１４に示す。図１４において新規なのはデュアルポ
ートメモリ２６が設けられている点である。デュアルポ
ートメモリ２６は、一方のポートが外部メモリデバイス
２と接続していて、他方のポートがローカルバッファ１
３〜ローカルバッファ１５に接続しており、外部メモリ
デバイス２から読み出されたデータ、及び、ローカルバ
ッファ１３〜ローカルバッファ１５から出力されたデー
タを格納している。

【００８４】第３実施形態においてマスタデバイス４〜
マスタデバイス６は、二段階の読出要求を経て、外部メ
モリデバイス２のデータを得る。第１段階目は、外部メ
モリデバイス２からデュアルポートメモリ２６への読み
出しである。この際、マスタデバイス４〜マスタデバイ
ス６は読出要求をローカルコントローラ１７〜１９を介
してメモリコントローラ３に出力し、外部メモリデバイ
ス２からデュアルポートメモリ２６へのデータ読み出し
をメモリコントローラ３に行わせる。第２段階目は、デ
ュアルポートメモリ２６からローカルバッファ１３〜ロ
ーカルバッファ１５を介したDMAマスタ４〜６への読み
出しである。デュアルポートメモリ２６に必要なデータ
が読み出された段階でローカルコントローラ１７〜１９
に対してメモリコントローラ３から読出アクノリッジ信
号が出力されるので、ローカルコントローラ１７〜１９
はこのアクノリッジ信号を受け取った際に、第１実施形
態と同様に、デュアルポートメモリ２６からローカルバ
ッファ１３〜ローカルバッファ１５を介してマスタデバ
イス４〜マスタデバイス６へとデータ転送を行う。

【００８５】一方マスタデバイス４〜マスタデバイス６
は、二段階の書込要求を経て、外部メモリデバイス２に
データを書き込む。第１段階目の書込要求は、第１実施
形態と同様の書き込みであり、マスタデバイス４〜マス
タデバイス６は、対応するバスのローカルコントローラ
の制御の元、書き込むべきデータをローカルバッファ１
３〜ローカルバッファ１５を介してデュアルポートメモ
リ２６に書き込む。第２段階目は、デュアルポートメモ
リ２６から外部メモリデバイス２への書込要求であり、
メモリコントローラ３に対してローカルコントローラ１
７〜１９が書き込みを要求する。

【００８６】第３実施形態においてメモリコントローラ
３は、マスタデバイス４〜マスタデバイス６から外部メ
モリデバイス２からのデータ読出が要求されると、デュ
アルポートメモリ２６の読み書きポートの取得リクエス
トを発行し、取得できた段階で外部メモリデバイス２に
対して読みだしコマンドを発行する。これにより、外部
メモリデバイス２からデュアルポートメモリ２６へとデ
ータを読み出させる。メモリコントローラ３はデータ読
みだしが完了するのを待ち、デュアルポートメモリ２６
に必要なデータが読み出された段階でローカルコントロ
ーラ１７〜１９に対して読みだしアクノリッジ信号を返
す。またメモリコントローラ３は、マスタデバイス４〜
マスタデバイス６からデータ書込が要求され、外部メモ
リデバイス２に書き込むべきデータがデュアルポートメ
モリ２６に蓄積すると、データが蓄積した段階で外部メ
モリデバイス２に対して書込コマンドを発行する。これ
により、デュアルポートメモリ２６から外部メモリデバ
イス２へのデータ書き込みが行われる。

【００８７】第３実施形態においてローカルコントロー
ラ１７〜１９は、読出要求がなされた後、外部メモリデ
バイス２から読み出されたデータがデュアルポートメモ
リ２６に蓄積された段階で、デュアルポートメモリ２６
に蓄積されたデータをローカルバッファ１３〜ローカル
バッファ１５に出力する。書込要求がなされると書き込
むべきデータがローカルバッファ１３〜ローカルバッフ
ァ１５にたまった段階でデュアルポートメモリ２６の読
み書きポートの取得要求を発行し、読み書きポートが取
得できた段階でローカルバッファ１３〜ローカルバッフ
ァ１５からデュアルポートメモリ２６へのデータ書き込
みを行なう。

【００８８】以上のように本実施形態によれば、デュア
ルポートメモリの一方側のポートをメモリデバイスと接
続し、他方側のポートを前記複数のバッファに接続する
ことによりメモリデバイスと内部メモリ間のデータ転送
における非同期制御を実現することができ、外部メモリ
デバイス２とデータ処理装置とをそれぞれ固有の動作周
波数で動作させることができる。これにより、外部メモ
リデバイス２を、動作周波数が異なるメモリデバイスに
変更したとしても、外部メモリデバイス２と装置内部と
の間のデータ転送は、変更前と同様に行えばよい。

【００８９】また、内部メモリ(オンチップメモリ)が増
設された場合であっても、外部のメモリデバイスと、増
設された内部メモリとのデータ転送は、外部のメモリデ
バイスと、既存の内部メモリとのデータ転送と同様に実
現すればよい。外部メモリデバイス２の変更のみなら
ず、内部メモリの増設も容易に行えるので、メモリアー
キテクチャを設計する上での自由度が高まるという効果
がある。

【００９０】（第４実施形態） 第４実施形態は、デュ
アルポートメモリ１００を介して、マスタデバイスと外
部メモリデバイス２との間のデータ転送をエントリーコ
ントローラ１１３に統合管理させる場合の改良に関す
る。図１５は、第４実施形態の係るデータ処理装置の構
成を示す図である。本図に示すように、データ処理装置
は、デュアルポートメモリ１００（データユニット１０
１、タグユニット１０２）、マスタデバイス１０３、マ
スタデバイス１０４、マスタデバイス１０５、ローカル
バッファ１０６、ローカルバッファ１０７、ローカルバ
ッファ１０８、ローカルコントローラ１０９、ローカル
コントローラ１１０、ローカルコントローラ１１１、ア
ービター１１２、エントリーコントローラ１１３、リー
ドリクエストキュー１１４、ライトリクエストキュー１
１５、メモリコントローラ１１６、リードウェイトキュ
ー１１７、リードアクノウレッジキュー１１８、リード
アクノウレッジキュー１１９、リードアクノウレッジキ
ュー１２０、アドレス選択回路１２１、アドレス選択回
路１２２からなる。

【００９１】デュアルポートメモリ１００は、データユ
ニット１０１と、タグユニット１０２とからなる。デー
タユニット１０１は、2つのバンク領域１０１a,bからな
り、各バンク領域１０１a,bは、16バイトのエントリー
領域を512個配置してなる。このエントリー領域の中に
は、外部メモリデバイス２−マスタデバイス１０３、１
０４、１０５間の入出力バッファに割り当てられている
もの（FIFO領域といい、デュアルポートメモリ１００に
おいて計24個存在する）と、マスタデバイスがワークエ
リアとして用いることができるものとがある。各エント
リー領域には、エントリーアドレスEntr_Addrが付与さ
れており、各エントリー領域は、このエントリーアドレ
スEntr_Addrを用いることによりアクセスされる（2つの
バンク領域に存在するエントリー領域は、共通のエント
リーアドレスEntr_Addrを用いてアクセスされる。）。
また、24個のFIFO領域のうち8個のFIFO領域は、外部メ
モリデバイス２からの読み出し用、16個のFIFO領域は、
外部メモリデバイス２への書き込み用に割り当てられて
いる。各エントリー領域は、1Byteのメモリセルを16個
含んでおり、計16バイトのデータを格納することができ
る。

【００９２】タグユニット１０２も、512個のエントリ
ーからなり、各エントリーは、データユニット１０１の
各エントリー領域と1対1に対応づけられている。タグユ
ニット１０２の各エントリーには、外部メモリデバイス
２における外部アドレスExt_Addr（読出先アドレス、又
は、書込先アドレス）と、その外部アドレスExt_Addrに
対するアクセスを要求したマスタデバイス１０３につい
ての識別情報とが格納されている。タグユニット１０２
の各エントリーには、1対1に対応するデータユニット１
０１のエントリー領域と同一のエントリーアドレスEntr
_Addrが付与されており、外部メモリデバイス２とデュ
アルポートメモリ１００との間のデータ転送を行う際の
デュアルポートメモリ１００のアクセス先の指定は、こ
のエントリーアドレスEntr_Addrを用いることにより行
われる。

【００９３】マスタデバイス１０３、１０４、１０５
は、アクセスコマンドを発行する。このアクセスコマン
ドは、外部メモリデバイス２からマスタデバイス１０
３、１０４、１０５へのデータ読み出し、又は、マスタ
デバイス１０３、１０４、１０５から外部メモリデバイ
ス２へのデータ書き込みを要求するものであり、これら
のデータ読み出し、又は、データ書き込みは、デュアル
ポートメモリ１００におけるFIFO領域と外部メモリデバ
イス２との間のデータ転送と、デュアルポートメモリ１
００におけるFIFO領域とマスタデバイス１０３、１０
４、１０５との間のデータ転送とにより実現される。こ
れらのデータ読み出し、又は、データ書き込みは、何れ
も、デュアルポートメモリ１００におけるFIFO領域を中
継点にしているので、マスタデバイス１０３、１０４、
１０５は、デュアルポートメモリ１００内に空きのFIFO
領域が存在することが明らかな場合のみ、アクセスコマ
ンドの発行を行う。デュアルポートメモリ１００におけ
る空きFIFO領域の有無については、エントリーコントロ
ーラ１１３により発せられる使用状況情報に示されてい
るので、マスタデバイス１０３、１０４、１０５は、エ
ントリーコントローラ１１３により発せられる使用状況
情報を監視し、デュアルポートメモリ１００内に空きの
FIFO領域が存在する場合のみ、アクセスコマンドの発行
を行う。この使用状況情報に空きのFIFO領域が存在しな
い旨が示されている場合、マスタデバイス１０３、１０
４、１０５は空きのFIFO領域が現れるのを待ち、空きの
FIFO領域がデュアルポートメモリ１００に現れてからア
クセスコマンドを発行する。

【００９４】ローカルバッファ１０６、１０７、１０８
は、各マスタデバイスに対応づけられたバッファであ
り、外部メモリデバイス２から読み出されたデータrdat
aの入出力と、外部メモリデバイス２に書き込むべきデ
ータwdataの入出力とに用いられる。このバッファを用
いることにより、デュアルポートメモリ１００へのバス
幅16バイトとマスタデバイス１０３、１０４、１０５の
バス幅との違いを吸収できる。またこのバッファをダブ
ルバッファとし、マスタデバイス１０３、１０４、１０
５とのアクセスとデュアルポートメモリ１００とのアク
セスを並列処理可能とすることにより、データ転送の高
速化を図ることができる。それゆえ、たとえ、一部のマ
スタデバイスが、高い転送レートのデータ転送を要求し
たとしても、そのような転送速度を満たすようなデータ
入出力を行うことができる。

【００９５】ローカルコントローラ１０９、１１０、１
１１は、マスタデバイス１０３、１０４、１０５のそれ
ぞれに対応づけられており、マスタデバイス１０３、１
０４、１０５についてのローカルバッファ１０６、１０
７、１０８と、デュアルポートメモリ１００におけるFI
FO領域との間において、外部メモリデバイス２に書き込
むべきデータwdata、又は、外部メモリデバイス２から
読み出されたデータrdataについてのデータ転送を行
う。

【００９６】外部メモリデバイス２へのデータ書き込み
を行う場合についての詳細は以下の通りである。即ち、
マスタデバイス１０３、１０４、１０５により監視され
ている使用状況情報には、デュアルポートメモリ１００
における空きのFIFO領域についてのエントリーアドレス
Entr_Addrが示されているので、ローカルコントローラ
１０９、１１０、１１１は、この使用状況情報を参照し
て、空きのFIFO領域の所在を特定することにより、外部
メモリデバイス２に書き込むべきデータwdataを、一旦F
IFO領域に蓄積させる。

【００９７】外部メモリデバイス２からのデータ読み出
しを行う場合についての詳細は以下の通りである。即
ち、外部メモリデバイス２からデュアルポートメモリ１
００へと転送されたデータを、ローカルバッファ１０
６、１０７、１０８まで読み出すには、デュアルポート
メモリ１００のうち、どのFIFO領域に当該データが読み
出されたかをローカルコントローラ１０９、１１０、１
１１は知得せねばならない。そのようなアドレス、即
ち、読出先アドレスは、メモリコントローラ１１６から
発せられる読出完了通知に含まれており、その読出完了
通知は、メモリコントローラ１１６により発行され、リ
ードウェイトキュー１１７を介してリードアクノウレッ
ジキュー１１８、１１９、１２０に格納される。ローカ
ルコントローラ１０９、１１０、１１１は、この読出完
了通知からエントリーアドレスEntr_Addrを取り出する
ことにより、外部メモリデバイス２から読み出されたデ
ータrdataがデュアルポートメモリ１００においてどこ
に格納されているかを知ることができる。そうして、外
部メモリデバイス２から読み出されたデータrdataの所
在を知れば、マスタデバイス１０３、１０４、１０５の
それぞれに対応するローカルバッファ１０６、１０７、
１０８と、読出完了通知に含まれるエントリーアドレス
Entr_Addrに対応するFIFO領域との間において、外部メ
モリデバイス２から読み出されたデータrdataのデータ
転送を行うことにより、マスタデバイス１０３、１０
４、１０５にデータを引き渡すことができる。

【００９８】アービター１１２は、マスタデバイス１０
３、１０４、１０５間において、デュアルポートメモリ
１００についての利用調停を行う。アービター１１２が
かかる調停を行うのは以下の理由による。即ち、外部メ
モリデバイス２からマスタデバイスへのデータ読み出
し、及び、マスタデバイスから外部メモリデバイス２へ
のデータ書き込みは、何れもデュアルポートメモリ１０
０を中継点にして行われることは上述した通りである。
そうすると、デュアルポートメモリ１００と、ローカル
バッファ１０６、１０７、１０８との間は、最もデータ
転送が集中することなる。そこで本実施形態では、各マ
スタデバイスがデュアルポートメモリ１００を利用する
にあたって、何れのマスタデバイスにデュアルポートメ
モリ１００の利用を許可させるかの決定権をアービター
１１２に与えており、複数のマスタデバイスからアクセ
スコマンドが発せられた場合、アービター１１２は、そ
れら複数のマスタデバイスのうち何れかのマスタデバイ
ス１０３、１０４、１０５に対して、デュアルポートメ
モリ１００を介したデータ転送を許可し、その他のマス
タデバイス１０３、１０４、１０５に対して、デュアル
ポートメモリ１００を介したデータ転送を許可しない。
これにより、1つのデュアルポートメモリ１００を介し
たデータ転送が効率良く行われることなる。

【００９９】エントリーコントローラ１１３は、FIFO領
域のうち、データ格納に既に使用されているもの（使用
中であるもの）、データ格納に使用されていないもの
（未使用であるもの）を個別に示すビット列（カレント
ステートビット列）を有しており、カレントステートビ
ット列における全てのビットがオン"1"に設定されてい
れば、空きのFIFO領域が存在しない旨の使用状況情報を
各マスタデバイスに通知する。それと共に、ビット列に
おいて何れかのビットがオフ"0"に設定されていれば、
そのビットに対応するエントリーアドレスEntr_Addrを
使用状況情報として各マスタデバイスに通知する。図１
６は、カレントステートビット列の一例を示す図であ
る。本図において、カレントステートビット列は32bit
データのビット列であり、本カレントステートビット列
における0〜5ビット目は、エントリーアドレスEntr_Add
r00〜エントリーアドレスEntr_Addr05に対応しており、
6〜31ビット目は、エントリーアドレスEntr_Addr06〜エ
ントリーアドレスEntr_Addr31に対応している。このエ
ントリーアドレスEntr_Addr00〜エントリーアドレスEnt
r_Addr05に対応する0〜5ビット目が、図１６においては
全てオン"1"に設定されているので、エントリーアドレ
スEntr_Addr00〜エントリーアドレスEntr_Addr05のFIFO
領域が使用中である。このエントリーアドレスEntr_Add
r06〜エントリーアドレスEntr_Addr31に対応する6〜31
ビット目が、図１６においては全てオフ"0"に設定され
ているので、エントリーアドレスEntr_Addr06〜エント
リーアドレスEntr_Addr31のFIFO領域が未使用である。
このように図１６の一例では、エントリーアドレスEntr
_Addr06〜エントリーアドレスEntr_Addr31のエントリー
領域が未使用であることがに示されているので、エント
リーコントローラ１１３はカレントステートビット列に
示される空きのエントリーアドレスのうち、最先のもの
（本図の一例においては、エントリーアドレスEntr_Add
r06）を使用状況情報として各マスタデバイスに通知す
る。

【０１００】未使用のFIFO領域をマスタデバイス１０３
に割り当てる処理の詳細は以下の通りである。出力され
た使用状況情報をマスタデバイス１０３が参照して、マ
スタデバイス１０３がアクセスコマンドの発行を行った
ものとする。そうしてアクセスコマンドの発行を行った
マスタデバイス１０３に対して、デュアルポートメモリ
１００を介したデータ転送がアービター１１２により許
可されれば、エントリーコントローラ１１３は、エント
リーアドレスEntr_Addrを転送先、又は、転送元とした
データ転送を行わせるよう、このエントリーアドレスEn
tr_Addrを含むリクエストデータ（読出リクエスト、書
込リクエストの種別がある）をリードリクエストキュー
１１４、ライトリクエストキュー１１５に格納する。こ
こで、本実施形態におけるリクエストデータが、どのよ
うな様式であり、これを用いたデータ転送がどのように
行われるかについて説明する。本実施形態におけるリク
エストデータ（読出リクエスト、書込リクエストがあ
る）がアクセスコマンドと異なるのは、デュアルポート
メモリ１００におけるエントリーアドレスEntr_Addrを
含んでいる点である。上述したように、このエントリー
アドレスEntr_Addrにて指示されるタグ領域には、外部
メモリデバイス２においてアクセス先となる外部アドレ
スExt_Addrが格納されているので、メモリコントローラ
１１６は、リクエストデータに含まれるエントリーアド
レスEntr_Addrと、そのエントリーアドレスが示すタグ
領域に格納されている外部アドレスとの間で、データ転
送を行うことにより、外部メモリデバイス２からデュア
ルポートメモリ１００へのデータ読み出し、又は、デュ
アルポートメモリ１００から外部メモリデバイス２への
データ書き込みを実現する。

【０１０１】リクエストデータは、エントリーコントロ
ーラ１１３にて作成され、発行されるが、それらは、発
行された順に従って、読出リクエスト、書込リクエスト
に分別されてリードリクエストキュー１１４、ライトリ
クエストキュー１１５に複数蓄積される。リクエストデ
ータをメモリコントローラ１１６に発行すれば、エント
リーコントローラ１１３はカレントステートビット列に
おいて、通知されたエントリー領域に割り当てられたビ
ットを使用中に設定する。一方、通知されているエント
リーアドレスEntr_Addrにより特定されるタグ領域に、
マスタデバイス１０３から発行された外部アドレスExt_
Addrを格納させる。以上の処理により、マスタデバイス
１０３に割り当てられたFIFO領域が、デュアルポートメ
モリ１００から読み出されたデータrdataの格納用、外
部メモリデバイス２に書き込むべきデータwdataの格納
用に割り当てられることなる。

【０１０２】FIFO領域を未使用に開放する処理の詳細は
以下の通りである。例えば読出リクエストの発行後、外
部メモリデバイス２からFIFO領域へとデータが読み出さ
れれば、エントリーコントローラ１１３は、FIFO領域に
おけるデータがデュアルポートメモリ１００からマスタ
デバイスへと転送されるのを待つ。かかる転送が行われ
れば、そのFIFO領域に、当該データを格納しておく必要
はないので、エントリーコントローラ１１３は、カレン
トステートビット列においてそのFIFO領域に対応するビ
ットを使用中から未使用に変更する。

【０１０３】書込リクエストの発行後、マスタデバイス
１０３からFIFO領域にデータが書き込まれれば、エント
リーコントローラ１１３は、FIFO領域におけるデータが
デュアルポートメモリ１００から外部メモリデバイス２
へと転送されるのを待ち、かかる転送が行われれば、エ
ントリーコントローラ１１３は、カレントステートビッ
ト列においてそのFIFO領域に対応するビットを使用中か
ら未使用に変更する。

【０１０４】以上のようにカレントステートビット列に
おける各ビットを更新することにより、各FIFO領域の使
用状況が、リアルタイムにカレントステートビットに反
映されることなる。尚、上述したように、複数のFIFO領
域は、読み出し用、書き込み用にそれぞれに割り当てら
れているので、マスタデバイス１０３に空領域を割り当
てるにあたって、エントリーコントローラ１１３は、ア
クセスコマンドが外部メモリデバイス２からの読み出し
を要求するものか、外部メモリデバイス２への書き込み
を要求するものかを考慮した、FIFO領域の割り当てを行
う。

【０１０５】外部メモリデバイス２からのデータ読み出
しを要求する旨のアクセスコマンドをマスタデバイスが
発行した場合、エントリーコントローラ１１３は、デー
タ読出用に割り当てられたFIFO領域から、当該データ転
送において入出力に用いるべきFIFO領域を選んで、その
エントリーアドレスEntr_Addrをマスタデバイスに出力
する。また、外部メモリデバイス２へのデータ書き込み
を要求する旨のアクセスコマンドをマスタデバイスが発
行した場合、データ書込用に割り当てられたFIFO領域か
ら、当該データ転送において入出力に用いるべきFIFO領
域を選んで、そのエントリーアドレスEntr_Addrをマス
タデバイスに出力する。

【０１０６】このように、FIFO領域を、外部メモリデバ
イス２からのデータ読み出し用、外部メモリデバイス２
へのデータ書き込み用に分けることにより、外部メモリ
デバイス２からのデータ読み出し及び外部メモリデバイ
ス２へのデータ書き込みのうち、何れか一方が集中した
場合においても、他方の処理が遅延することを防止する
ことができる。

【０１０７】メモリコントローラ１１６は、リードリク
エストキュー１１４、ライトリクエストキュー１１５に
蓄積された複数のリクエストデータを1つずつ取り出し
て、デュアルポートメモリ１００−外部メモリデバイス
２間のデータ転送を行う。外部メモリデバイス２−デュ
アルポートメモリ１００間のデータ転送が外部メモリデ
バイス２からのデータ読み出しである場合、メモリコン
トローラ１１６は、リクエストデータをリードウェイト
キュー１１７に格納する。そして、メモリコントローラ
１１６は、外部メモリデバイス２からリードデータが出
力されるのを待ち、リードデータが出力され、それをデ
ュアルポートメモリ１００のデータユニット１０１に格
納すると、リードウェイトキュー１１７に格納されてい
るリクエストデータをリードアクノウレッジキュー１１
８、１１９、１２０に出力する。

【０１０８】リードアクノウレッジキュー１１８、１１
９、１２０は、リードウェイトキュー１１７から出力さ
れるリクエストデータのうち、各マスタデバイスに対応
するものを、各マスタデバイス毎に格納する。各マスタ
デバイス毎のリクエストデータが各リードアクノウレッ
ジキュー１１８、１１９、１２０に格納されれば、ロー
カルコントローラ１０９、１１０、１１１は、かって読
出コマンドを発行することにより要求した外部メモリデ
バイス２−デュアルポートメモリ１００間のデータ読み
出しが、既に完了していることを知ることができる。こ
うして転送完了を知ったローカルコントローラ１０９、
１１０、１１１が、デュアルポートメモリ１００からマ
スタデバイス１０３、１０４、１０５へのデータ読み出
しを要求する旨の読出コマンドを発行し、上述したよう
なデュアルポートメモリ１００−ローカルバッファ１０
６、１０７、１０８間のデータ転送を行えば、デュアル
ポートメモリ１００に格納されているデータが順次各マ
スタデバイスに引き渡されることなる。

【０１０９】アドレス選択回路１２１は、アクセスコマ
ンドにおいてアクセス先としてマスタデバイス１０３、
１０４、１０５から発行される外部アドレスExt_Addrを
選択的に出力する。アービター１１２により要求が許可
されたマスタデバイス１０３が、外部メモリデバイス２
−デュアルポートメモリ１００間のデータ転送を要求し
ている場合、アドレス選択回路１２１は、当該マスタデ
バイス１０３により出力される外部アドレスExt_Addrを
タグ領域に格納させるよう、マスタデバイス１０３によ
り出力された外部アドレスExt_Addrをタグ領域に出力す
る。アービター１１２により要求が許可されたマスタデ
バイス１０３が、マスタデバイス１０３−デュアルポー
トメモリ１００間のデータ転送を要求している場合、デ
ータユニット１０１−マスタデバイス間のデータ転送を
行わせるべく、マスタデバイスから出力されたエントリ
ーアドレスEntr_Addrをデータユニット１０１に出力す
る。

【０１１０】アドレス選択回路１２２は、デュアルポー
トメモリ１００−外部メモリデバイス２間のデータ転送
を行う場合は、エントリーコントローラ１１３から出力
されるエントリーアドレスEntr_Addrをデータユニット
１０１、タグユニット１０２に出力する。一方、デュア
ルポートメモリ１００−マスタデバイス１０３、１０
４、１０５間のデータ転送を行う場合は、アドレス選択
回路１２１を介してマスタデバイス１０３、１０４、１
０５から出力されるエントリーアドレスEntr_Addrをデ
ュアルポートメモリ１００のデータユニット１０１に出
力する。

【０１１１】以上のように本実施形態によれば、デュア
ルポートメモリ１００を介して、マスタデバイス１０３
−外部メモリデバイス２間のデータ転送を行うことがで
きる。 （第５実施形態） 第５実施形態では、外部メモリデバ
イス２とマスタデバイス１０３〜１０５との間の入出力
に用いられていたデュアルポートメモリ１００を、マス
タデバイス１０３、１０４、１０５のワークエリアとし
て利用させる場合の改良に関する。図１７は、第５実施
形態に係るデータ処理装置を示す図である。

【０１１２】デュアルポートメモリ１００をワークエリ
アとして利用するため、第５実施形態に係るマスタデバ
イス１０３、１０４、１０５は、ワークエリアとして用
いられるエントリー領域テーブル１２３、１２４、１２
５保持している。具体的には、本テーブルは、ワークエ
リアについてのエントリーアドレスEntr_Addrと、その
ワークエリアが割り当てられたマスタデバイスの識別情
報Idとを対応づけている。

【０１１３】また第４実施形態におけるアクセスコマン
ドは、外部メモリデバイス２からのデータ読み出し、又
は、外部メモリデバイス２へのデータ書き込みを要求す
るものであったが、第５実施形態におけるアクセスコマ
ンドは、デュアルポートメモリ１００からマスタデバイ
ス１０３へのデータ読み出し、又は、マスタデバイス１
０３からデュアルポートメモリ１００へのデータ書き込
みを要求するコマンド、即ち、デュアルポートメモリ１
００に対するデータ読み出し、又は、データ書き込みを
要求するコマンドであり、第５実施形態に係るマスタデ
バイス１０３は、こうしたデュアルポートメモリ１００
に対するアクセスコマンドをアービター１１２に対して
発行する。そのため、図１７では、各マスタデバイスか
らは、エントリーアドレスEntr_Addrが発行されるもの
として記載されている。

【０１１４】第５実施形態に係るアービター１１２は、
マスタデバイス１０３、１０４、１０５によりデュアル
ポートメモリ１００に対してのアクセスを要求するアク
セスコマンドが発行されれば、第４実施形態同様、デュ
アルポートメモリ１００に対するデータ転送を、当該マ
スタデバイス１０３に対して許可するか、否かを判定す
る。

【０１１５】第５実施形態に係るローカルコントローラ
１０９、１１０、１１１は、マスタデバイス１０３〜１
０５によりデュアルポートメモリ１００に対するアクセ
スコマンドが発行され、デュアルポートメモリ１００に
対するデータ転送が、アービター１１２により許可され
れば、当該アクセスコマンドにより指示されたエントリ
ー領域と、マスタデバイス１０３〜１０５との間のデー
タ転送を行う。これにより、マスタデバイス１０３〜１
０５からエントリー領域へのデータ書き込み、又は、エ
ントリー領域からマスタデバイス１０３〜１０５へのデ
ータ読み出しが実現される。

【０１１６】例えば、あるマスタデバイス１０３が自装
置に割り当てられたエントリー領域xに対して所定のデ
ータを書き込む旨のアクセスコマンドを発行し、別のマ
スタデバイス１０４が、そのエントリー領域xに書き込
まれたデータを読み出す旨のアクセスコマンドを発行し
たとする。このように2つのマスタデバイス１０３,１０
４が、エントリー領域に対するデータ書き込み、データ
読み出しを行えば、マスタデバイス１０３、１０４は、
エントリー領域xを介して、データを受け渡しを行うこ
とができる。

【０１１７】以上のように本実施形態によれば、マスタ
デバイスとデュアルポートメモリ１００との間のデータ
読み出し、データ書き込みを行うことにより、マスタデ
バイス１０３、１０４間のデータの受け渡しが可能とな
り、マスタデバイス同士の連携作業が推進される。 （第６実施形態）外部メモリデバイス２−デュアルポー
トメモリ１００間のDMA転送を、各マスタデバイスが自
由に実行することができるようにした改良に関する。第
６実施形態に係るデータ処理装置の構成を図１８に示
す。

【０１１８】図１８において、データ処理装置には、DM
Aコントローラ１２６が備えられており、第６実施形態
において、マスタデバイス１０３、１０４、１０５は、
外部メモリデバイス２−デュアルポートメモリ１００間
のDMA転送を行う旨のDMAコマンドをDMAコントローラに
出力し、DMAコマンドと共にDMAアドレスをDMAコントロ
ーラ１２６に発行する。ここでDMAアドレスは、転送元
及び転送先となるエントリーアドレスEntr_Addr、外部
アドレスExt_Addrを示す。DMAコントローラは、DMA転送
を要求するアクセスコマンド（DMAコマンドという）が
発行されると、このアクセスコマンドにおいて、転送元
及び転送先として指定されているエントリーアドレスEn
tr_Addr、外部アドレスExt_Addrを保持すると共に、他
のアクセスコマンドの場合と同様、このDMAコマンドに
おけるデータ転送の許可をアービター１１２に求める。
デュアルポートメモリ１００に対してのアクセスがアー
ビター１１２に許可されれば、アクセスコマンドにて指
定されたエントリーアドレスEntr_Addrに対応するタグ
領域に、アクセスコマンドにて指定された外部アドレス
Ext_Addrを格納させ、かつ当該エントリーアドレスExtr
_Addrを転送方向に併せて、リードリクエストキュー１
１４若しくはライトリクエストキュー１１５に格納する
ことにより、エントリーアドレスEntr_Addrにより指示
されたエントリー領域と、外部アドレスExt_Addrにより
示される外部領域との間のデータ転送をメモリコントロ
ーラ１１６に行わせる。

【０１１９】メモリコントローラ１１６は、第４実施形
態と同様、外部メモリデバイス２とデュアルポートメモ
リ１００との間のデータ転送を行う。このようなデータ
転送が行われれば、メモリコントローラ１１６は、要求
されたデータ転送が完了した旨の通知DMA_doneを各マス
タデバイスに出力して、DMAコマンドが遂行されたこと
を各マスタデバイスに知らせる。

【０１２０】以上のように本実施形態によれば、マスタ
デバイス１０３〜１０５はマスタデバイス１０３〜１０
５−外部メモリデバイス２間のデータ転送と同様、外部
メモリデバイス２−デュアルポートメモリ１００間のデ
ータ転送をDMAコントローラに命じることができるの
で、外部メモリデバイス２から読み出すべきデータを先
行的にデュアルポートメモリ１００に格納しておくこと
ができ、マスタデバイスの外部メモリからのデータ読み
出しを高速に行うことができる。

【０１２１】（第７実施形態） 第７実施形態は、ある
マスタデバイスに対するデュアルポートメモリ１００の
利用許可を、調整させることができるアービター１１２
を提供する改良に関する。第７実施形態に係るアービタ
ー１１２の構成を図１９に示す。図１９に示すように、
アービター１１２は、リングレジスタ１３１、シフト制
御部１３２、調停部１３３、格納制御部１３４からな
る。

【０１２２】リングレジスタ１３１は、リング状に接続
されているn個のレジスタからなり、各レジスタには、
各マスタデバイスについての識別情報が格納されてい
る。シフト制御部１３２は、nサイクルにおいて、n個の
レジスタに格納されているn個の識別情報のそれぞれを
カレント情報として特定するよう、n個のレジスタのそ
れぞれに格納されている識別情報を巡回シフトさせる。

【０１２３】調停部１３３は、nサイクルのうち、マス
タデバイスxについての識別情報がカレント情報として
特定されているサイクルにおいて、当該マスタデバイス
xによりアクセスコマンドが発行された場合、当該マス
タデバイスxに対して、デュアルポートメモリ１００内
のエントリー領域を介したデータ転送を許可する。一方
調停部１３３は、マスタデバイスxについての識別情報x
がカレント情報であり、マスタデバイスxがカレントと
して特定されているサイクルにおいて、当該マスタデバ
イスxがアクセスコマンドを発行していない場合は、マ
スタデバイスxより優先順位が低いマスタデバイスのう
ち、優先順位が最も高いものであって、アクセスコマン
ドを発行したものに対して、データ転送を許可する。

【０１２４】更にマスタデバイスxがアクセスコマンド
を発行せず、マスタデバイスxより優先順位が低いマス
タデバイスもアクセスコマンドを発行していない場合、
マスタデバイスxより優先順位が高いマスタデバイスの
うち、優先順位が最も高いものであって、アクセスコマ
ンドを発行したものに対して、データ転送を許可する。
例えば、カレントが優先順位=3のマスタデバイスxであ
る場合、優先順位=3のマスタデバイスxがアクセスコマ
ンドを発すれば、このマスタデバイスxに対するデュア
ルポートメモリ１００を介したデータ転送を許可する。
一方、このマスタデバイスxがアクセスコマンドを発し
ていないが、優先順位=4,5,6,7というように、優先順位
=3より優先順位が低いマスタデバイスがアクセスコマン
ドを発している場合、これらのマスタデバイスのうち、
最も優先順位が高いマスタデバイス(この場合なら、優
先順位=4のマスタデバイスとなる)に対して、デュアル
ポートメモリ１００を介したデータ転送を許可する。更
に、当該マスタデバイスx及びマスタデバイスxより優先
順位が低いマスタデバイスはアクセスコマンドを発行し
ていないが、優先順位=1,2というように、優先順位=3よ
り優先順位が高いマスタデバイスがアクセスコマンドを
発行している場合、これらのマスタデバイスのうち、優
先順位が最も高いマスタデバイス(この場合なら、優先
順位=1のマスタデバイスとなる)にデュアルポートメモ
リ１００を介したデータ転送を許可する。

【０１２５】格納制御部１３４は、複数マスタデバイス
のうち、特定のマスタデバイス（マスタデバイスxとす
る）についてのデータ転送を、n回につきm回(mは、n>m
を満たす整数)の割合で許可させたい場合、図２０に示
すように、前記n個のレジスタのうち、m個のレジスタに
マスタデバイスxについての識別情報xを格納させる。こ
こで識別情報xは、n個のレジスタのうち、m個のものに
格納されており、識別情報xは、nサイクルのうち、mサ
イクルにおいて、カレント情報として特定されるので、
マスタデバイスxによるデュアルポートメモリ１００の
アクセスは、nサイクルにつきmサイクル(n>m)の割合で
許可される。よって、マスタデバイスxによるメモリア
クセス頻度は調整されることなる。

【０１２６】以上のように本実施形態によれば、あるマ
スタデバイスに対してnサイクルにつきmサイクル(n>m)
の割合で許可させるという頻度調整を行うことができる
ので、アクセス頻度を自由に設定することができる。
尚、本実施形態において、どのマスタデバイスについて
の識別情報がカレント情報になろうと、特定のマスタデ
バイスについては、そのマスタデバイスからアクセスコ
マンドが発行され次第、デュアルポートメモリ１００を
介したデータ転送を許可しても良い。

【０１２７】（第８実施形態） 第８実施形態は、デー
タ処理装置を複数のメディア処理を行うメディアコアプ
ロセッサとして実施する場合の実施形態である。図２１
は、第８実施形態における外部メモリデバイス２のメモ
リ割り当てを示す図である。本図において、外部メモリ
デバイス２上には、符号化ストリームバッファ領域１９
８、画像フレーム領域１９９が割り当てられている。

【０１２８】符号化ストリームバッファ領域１９８は、
外部から入力されてきたMPEGストリームを未復号のまま
蓄積しておくための領域である。ここでMPEGストリーム
とは、複数のエレメンタリーストリームを含むビットス
トリームである。エレメンタリーストリームには、動画
ストリームと、音声ストリームとがある。動画ストリー
ムは、複数のマクロブロック(MB)からなる。動画ストリ
ームは、このマクロブロックを符号化単位として、画像
間の時間的相関性に基づいて情報圧縮されている。また
復号時にもこのマクロブロックを復号化単位としてフレ
ーム間予測方式の動き補償が行われる。マクロブロック
は、横16×縦16の画素データからなる。ここで横16×縦
16の画素データは、横8×縦8の輝度データからなる輝度
ブロックY0,Y1,Y2,Y3を有しており、横8×縦8の青色差
データからなる青色差ブロックCbと、横8×縦8の赤色差
データからなる赤色差ブロックCrとを含む。

【０１２９】画像フレーム領域１９９は、動画ストリー
ムを復号することにより得られた画素データや静止画像
データ、OSDピクセルデータが格納されている。図２２
は、第９実施形態に係るデータ処理装置に内部構成を示
す図である。図２２において、マスタデバイスは10個実
装されており、各マスタデバイスは、ビデオ復号処理、
オーディオ復号処理、ビデオ出力処理、コンピュ−タ・
グラフィックス描画処理等を始めとする様々なメディア
処理を実行する。

【０１３０】各マスタデバイスがメディア処理を行うに
あたって、外部メモリデバイス２は、MPEGストリームの
復号処理を始め、各種処理の作業用に用いられる。続い
て、メディアコアプロセッサとしての処理を行う場合に
おけるデータ処理装置の内部構成について説明する。図
２２に示すようにデータ処理装置は、ストリームユニッ
ト２０１、I/Oバッファ２０２、Setupプロセッサ２０
３、ビットストリームFIFO２０４、VLD２０５、TE２０
６、POUA２０７、POUB２０８、POUC２０９、オーディオ
ユニット２１０、IOP２１１、VBM２１２、ビデオユニッ
ト２１３、HOSTユニット２１４、RE２１５、FILTER２１
６からなる。これらの構成要素のうち、マスタデバイス
であるものについては、マスタデバイス名(master0,1,
2,3,4・・・・・8,9)を付して示している。また本図では、ロ
ーカルバッファ１０６、ローカルコントローラ１０９、
リードアクノウレッジキュー１１８等を1つのマスタ周
辺回路として表記している。尚、データ処理装置の内部
構成のうち、デュアルポートメモリ１００とマスタデバ
イスとの間の接続関係を省略すると、データ処理装置の
内部構成は、図２３のように表される。本図からも明ら
かであるように、外部メモリデバイス２及びデュアルポ
ートメモリ１００は、マスタデバイスmaster0,1,2,3,4・
・・・・8,9によるアクセスが集中することなる、以降、メ
ディアコアプロセッサとして機能するデータ処理装置の
構成要素について説明する。

【０１３１】ストリームユニット２０１は、記録媒体や
通信媒体からMPEGストリームが取り出されてメディアコ
アプロセッサに入力されてくると、MPEGストリームを動
画ストリーム、音声ストリームに分離してI/Oバッファ
２０２に書き込む。Setupプロセッサ(Setup)２０３は、
マスタデバイス(master7)であり、MPEGストリームに多
重化されている音声ストリームを復号して、非圧縮の音
声データをマスタ周辺回路及びデュアルポートメモリ１
００を介して外部メモリデバイス２に書き込む。音声ス
トリームは、IOP２１１により順次ビットストリームFIF
O２０４に供給され、Setupプロセッサ２０３は、このビ
ットストリームFIFO２０４から音声ストリームを取り出
して、音声ストリームの復号を行う。

【０１３２】可変符号長デコード部(VLD)２０５は、動
画ストリームからマクロブロックMBを取り出して、マク
ロブロックMBに含まれている４つの輝度ブロックY0,Y1,
Y2,Y3と、２つの色差ブロックCb,Crとに対して可変符号
長デコードを行う。動画ストリームは、IOP２１１によ
り順次ビットストリームFIFO２０４に供給され、VLD２
０５は、このビットストリームFIFO２０４から動画スト
リームを取り出して、動画ストリームの復号を行う。

【０１３３】トランスフォームエンジン部(TE)２０６
は、マスタデバイス(master3)であり、VLD２０５により
可変符号長デコードがなされた4つの輝度ブロックY0,Y
1,Y2,Y3と、2つの色差ブロックCb,Crとに対して逆量子
化及び逆離散余弦変換を行い、その結果をマスタ周辺回
路及びデュアルポートメモリ１００を介して外部メモリ
デバイス２に書き込む。

【０１３４】ピクセルオペレーションユニットA(POUA)
２０７は、逆量子化及び逆離散余弦変換がなされた4つ
の輝度ブロックY0,Y1,Y2,Y3と、2つの色差ブロックCb,C
rとが外部メモリデバイス２に書き込まれると、これら4
つの輝度ブロックY0,Y1,Y2,Y3と、2つの色差ブロックC
b,Crとを外部メモリデバイス２から読み出し、併せて、
これに対応する参照画像を外部メモリデバイス２におけ
る画像フレーム領域１９９から読み出す。その後、参照
画像に対してハーフペル処理を行い、その結果を平均化
したものに、逆量子化及び逆離散余弦変換がなされた4
つの輝度ブロックY0,Y1,Y2,Y3と、2つの色差ブロックC
b,Crとを足し合わせる（以上の処理は動き補償と呼ばれ
る。）。その後、動き補償の結果をマスタ周辺回路及び
デュアルポートメモリ１００を介して外部メモリデバイ
ス２の画像フレーム領域１９９に書き込ませる。

【０１３５】また、POUA２０７は、オンスクリーンディ
スプレイ(OSD)の描画処理を行う。OSDとは、操作者の指
示に従って動画像上にオーバレイされる文字フォントや
コンピュ−タグラフィックスであり、現在時刻を表示す
るためのカウンタや、『再生』『停止』『録画』等、デ
ータ処理装置現在行っている処理内容を表示画面上に表
示する際に用いられる。POUA２０７が行うのは、デュア
ルポートメモリ１００とマスタデバイスとの間のデータ
転送であり、外部メモリデバイス２とデュアルポートメ
モリ１００との間のデータ転送は、POUC２０９に委ねて
いる。

【０１３６】ピクセルオペレーションユニットB(POUB)
２０８は、画像に対するフィルタリング処理を行い、拡
大・縮小加工を施すマスタデバイス(master2)であり、デ
ュアルポートメモリ１００とマスタデバイスとの間のデ
ータ転送を行う。POUA２０７同様、外部メモリデバイス
２とデュアルポートメモリ１００との間のデータ転送
は、POUC２０９に委ねている。

【０１３７】ピクセルオペレーションユニットC(POUC)
２０９は、第７実施形態に示したDMAコマンドを出力す
ることにより、外部メモリデバイス２とデュアルポート
メモリ１００との間の入出力を行うマスタデバイス(mas
ter0)である。オーディオユニット２１０は、I/Oバッフ
ァ２０２に格納された音声データを順次再生出力する。

【０１３８】I/Oプロセッサ(IOP)２１１は、以下に示す
3つの転送処理を行うマスタデバイスである。1つ目の転
送処理は、ストリームユニット２０１から順次入力さ
れ、I/Oバッファ２０２に順次蓄積されるMPEGストリー
ムをマスタ周辺回路及びデュアルポートメモリ１００を
介して外部メモリデバイス２の符号化ストリームバッフ
ァ領域１９８に書き込むというものである。2つ目の転
送処理は、Setupプロセッサ２０３及びVLD２０５による
復号処理の進捗に応じて、ビットストリームFIFO２０４
に動画ストリーム、音声ストリームを供給する処理であ
る。即ち、IOP２１１は、ビットストリームFIFO２０４
に格納されている動画ストリーム及び音声ストリームが
Setupプロセッサ２０３及びVLD２０５によりどれだけ復
号されたかを監視する。所定量だけ復号されれば、その
所定量のMPEGストリームを補うよう、外部メモリデバイ
ス２から動画ストリーム及び音声ストリームを読み出し
て、ビットストリームFIFO２０４に供給する。これによ
り、ビットストリームFIFO２０４のアンダーフローが避
けられることになり、Setupプロセッサ２０３及びVLD２
０５による復号処理は、中断することなく、継続するこ
となる。

【０１３９】3つ目の転送処理は、Setupプロセッサ２０
３の復号処理により順次外部メモリデバイス２に書き込
まれた非圧縮の音声データをデュアルポートメモリ１０
０及びマスタ周辺回路を介して読み出して、I/Oバッフ
ァ２０２に供給する処理である。このように非圧縮の音
声データが順次I/Oバッファ２０２に供給されれば、そ
れら音声データはオーディオユニット２１０により順次
再生出力されることなる。

【０１４０】ビデオユニット(VU)２１３は、マスタデバ
イス(master4)であり、外部メモリデバイス２の画像フ
レーム領域１９９から2,3ライン分の画素データを読み
出して、ビデオバッファメモリ(VBM)２１２に格納し、V
BM２１２に読み出された2,3ライン分の画素データを映
像信号に変換して外部に接続されたテレビ受像器等のデ
ィスプレィ装置に出力するという処理を行う。

【０１４１】ホストユニット(HOST)２１４は、データ処
理装置に接続されたホストマイコンからの指示に応じた
制御を、データ処理装置内部で行うためのマスタデバイ
ス(master5)である。レンダリングエンジン(RE)２１５
は、コンピュ−タ・グラフィックスにおけるレンダリン
グ処理を行うマスタデバイス(master9)であり、データ
処理装置に専用LSIが接続された場合に制御を行う。

【０１４２】フィルタ(FILTER)２１６は、静止画データ
の拡大縮小処理を行う。RE同様、データ処理装置に専用
LSIが接続された場合に制御を行うマスタデバイス(mast
er6)である。以上で、データ処理装置の構成要素につい
ての説明を終え、続いて、メディアコアプロセッサとし
ての処理を行うデータ処理装置において、9つのマスタ
デバイスにおけるデュアルポートメモリ１００のアクセ
スを、どのように調停するかについて説明する。図２４
は、複数のマスタデバイスに対する優先順位がどのよう
に設定されているかを示す図である。本図によると、マ
スタデバイスについての優先順位は、順位1：POUA２０
７、順位２：POUB２０８、順位３：TE２０６、順位４：
VU２１３、順位５：HOSTユニット、順位６：FILTER２１
６、順位７：Setupプロセッサ２０３、順位８：IOP２１
１、順位９：RE２１５というように設定されていること
がわかる。これらの優先順位は、各マスタデバイスに付
与された"1","2","3","4"・・・・・・といった数値と同一で
ある。アービター１１２は、これらマスタデバイスに付
与された優先順位を参照しながら、第９実施形態に示し
た手順にて、マスタデバイスの何れかに、デュアルポー
トメモリ１００を介したデータ転送を許可する。

【０１４３】第７実施形態で説明したように、シフトレ
ジスタのそれぞれに各マスタデバイスの識別情報を何個
格納するかにより、各マスタデバイスが許可される回数
が調整されるので、各レジスタに各マスタデバイスの識
別情報を格納することにより、各マスタデバイスが許可
される回数を規定している。図２４におけるレジスタ欄
は、22個のレジスタのそれぞれに、どのマスタデバイス
の識別情報が格納されているかを示している。本図で
は、22個のレジスタにおいて、11個のレジスタにPOUA２
０７の識別情報"1"が格納され、2個のレジスタにはPOUB
２０８の識別情報"2"が、2個のレジスタにTE２０６の識
別情報"3"が、2個のレジスタにVU２１３の識別情報"4"
をそれぞれ格納されている。このように、11個のレジス
タにPOUA２０７の識別情報"1"が格納されているので、P
OUA２０７についてのデータ転送は、22サイクルのう
ち、最大11回許可されることなる。POUB２０８は、22サ
イクルのうち最大2回、TEは、最大2回、VUは、最大2回
許可されることなる。

【０１４４】よって、各マスタデバイスは、以下に示す
割合で、デュアルポートメモリ１００を介したデータ転
送が許可されることなる。 POUA:POUB:TE:VU:FILTER:SETUP:IOP:RE＝11:2:2:2:1:1:
1:1:1 以上のように本実施形態によれば、メディア処理を行う
各マスタデバイスは、マスタ周辺回路を介してデュアル
ポートメモリ１００に接続されているので、これらのマ
スタデバイスにおける読み書きポートのビット幅を改変
するような必要が生じても、そのような改変を容易に行
うことができる。

【０１４５】（第９実施形態）デュアルポートメモリ１
００に１バイト＝9ビットのメモリセルを使用する場合
の改良に関する。図２５は、第９実施形態におけるエン
トリー領域の構成を示す図である。本図に示すように、
第９実施形態において、16バイトのエントリー領域は、
1Byte=9bitのメモリセルを16個配置してなる。こうした
1バイト=9bitのメモリメモリセルを用いれば、以下に示
すような、(1)符号付き8bitデータの受け渡しと、(2)符
号無し8bitデータの受け渡しとを高速に行うことができ
る。

【０１４６】(1)符号付き8bitデータの受け渡し １バイト＝符号付き8ビットに設定された際、9ビット目
は、符号ビットとして用いられる。図２６（ａ）は、１
バイト＝符号付き8ビットに設定された場合のメモリセ
ルのビット割り当てを示す図である。ここでデータ処理
装置に存在する複数のマスタデバイスのうち、一方のマ
スタデバイスがMPEG復号処理における逆量子化コサイン
変換(IDCT)を行うTE２０６であり、また他方のマスタデ
バイスがMPEG復号処理における動き補償処理を行うPOUA
２０７であるものとする。IDCTの処理結果は、符号付き
8バイトデータとして表現されるので、これら2つのマス
タデバイスは、符号付き8bitデータの受け渡しを行わね
ばならない。ここでデュアルポートメモリ１００は、１
バイト＝9ビットのメモリセルにて構成されているの
で、IDCTを行う側のTE２０６が符号付き8バイトデータ
をデュアルポートメモリ１００に書き込み、動き補償を
行う側のPOUA２０７がそのように書き込まれた符号付き
8バイトデータをデュアルポートメモリ１００から読み
出して利用すると、符号付き8バイトデータの引き渡し
は、これら2つのマスタデバイス間において、高速に行
われることなる。

【０１４７】(2)符号無し8bitデータの受け渡し １バイト＝符号無し８ビットに設定された際、9ビット
目は、マスクビットとして用いられる。図２６（ｂ）
は、１バイト＝符号無し8ビットに設定された場合のメ
モリセルのビット割り当てを示す図である。ここで、デ
ュアルポートメモリ１００から外部メモリデバイス２へ
のデータ書き込みを行う場合、エントリー領域に含まれ
る32バイトのデータのうち、外部メモリデバイス２に書
き込むべき1バイトデータは、その9ビット目に位置する
マスクビットをオフ"0"に設定する。一方、外部メモリ
デバイス２への書き込みを禁止させたい1バイトデータ
は、その9ビット目に位置するマスクビットをオン"1"に
設定する。

【０１４８】デュアルポートメモリ１００から外部メモ
リデバイス２への書き込み時において、マスクビットが
オフ"0"に設定された1バイトデータは外部メモリデバイ
ス２に書き込まれる。一方、マスクビットがオン"1"に
設定された1バイトデータは外部メモリデバイス２に書
き込まれず、外部メモリデバイス２の元の値が維持され
ることなる。図２７は、マスクビットの設定時におい
て、外部メモリデバイス２がどのように書き込まれるか
を示す図である。本図の下段は、領域(1)〜(5)からなる
エントリー領域を示している。このうち、領域(1)(3)
(5)を構成する1バイトデータは、マスクビットが1に設
定され、領域(2)(4)を構成する1バイトデータは、マス
クビットが0に設定されているものとする。そうする
と、外部メモリデバイス２のうち、領域(2)(4)に対応す
る部分は、エントリー領域の内容により上書きされる
が、領域(1)(3)(5)に対応する部分は、エントリー領域
を用いた上書きから除外され、元の値を維持することな
る。

【０１４９】各1バイトデータを外部メモリデバイス２
に書き込むか否かはマスクビットを用いて設定されるの
で、マスクビットは、画像に文字パターンを合成するよ
うな用途に応用することができる。ここで外部メモリデ
バイス２に一画面分の画像データが格納されているもの
とする。外部メモリデバイス２に格納された画像データ
を文字パターンと合成させるには、マスタデバイスはい
わゆるRead & Modify& Writeを行わねばならない。即
ち、各マスタデバイスは、外部メモリデバイス２に格納
された画像データを一旦読み出し(Read)、それを取り込
んでから、文字パターンと合成する処理を行い(Modif
y)、文字パターンを合成した後、外部メモリデバイス２
に書き戻す(Write)という処理を行わねばならない。こ
の際、各マスタデバイスは、外部メモリデバイス２に格
納された画像データの読み出しと、読み出された画像デ
ータの書き込みという2つの処理を行わねばならないの
で、処理負荷は、大きくなってしまう。

【０１５０】そこで、マスクビットを利用すれば、外部
メモリデバイス２に格納された画像データと、文字パタ
ーンとの合成を以下のように簡易に行うことができる。
文字パターンと画像データとの合成を行うにあたって、
デュアルポートメモリ１００には、文字データを格納し
ておく。この文字データは、背景部と、ストローク部と
からなる。ここで、デュアルポートメモリ１００に格納
されている1バイトデータのうち、文字の背景部に該当
するものには、マスクビットがオン"1"の設定を、1バイ
トデータのうち、文字のストローク部分に該当するもの
には、マスクビットがオフ"0"の設定を行う。

【０１５１】マスクビットがこのように設定された状態
で、デュアルポートメモリ１００から外部メモリデバイ
ス２へのデータ書き込みが行われれば、外部メモリデバ
イス２の画像のうち、文字のストローク部分に該当する
部分が、デュアルポートメモリ１００に格納されている
データを用いて上書きされ、外部メモリデバイス２の画
像のうち、文字の背景部分に該当する部分は、デュアル
ポートメモリ１００に格納されたデータを用いた上書き
から除外される。マスクビットを設定した上で、デュア
ルポートメモリ１００に格納された文字パターンを外部
メモリデバイス２に格納されている画像データに書き込
むことにより、画像と文字とが合成された合成画像を容
易に得ることができる。

【０１５２】上記実施形態に基づいて説明してきたが、
現状において最善の効果が期待できるシステム例として
提示したに過ぎない。本発明はその要旨を逸脱しない範
囲で変更実施することができる。代表的な変更実施の形
態として、以下（ａ）（ｂ）（ｃ）・・・・のものがある。 （ａ）図２２に示したデュアルポートメモリ１００のタ
グ領域に、図２８に示すデータを格納しておいてもよ
い。ここでは1つのコマンドが2つのタグ領域から構成さ
れる際の例を示している。図２８における22ビットに位
置するTag2Validは、1つのコマンドのうち、2つ目のタ
グ情報が有効か否かを示すフラグである。23ビット目に
位置するMBアクセスビットは、マクロブロックの格納用
であるか否かを示す符号である。24ビット目におけるdo
ne bitは、マスタデバイスが要求した転送の最後のデー
タか否かを示す符号である。25ビット目におけるDMAモ
ードビットは、メモリ間転送が外部メモリデバイス２−
デュアルポートメモリ１００間のデータ転送であるか、
外部メモリデバイス２−マスタデバイス間のデータ転送
であるかを示す。26ビット目における16B/32Bアクセス
フラグは、1つのエントリー領域を構成する2つのバンク
領域のうち、片方(16バイト分)が有効であるか、両方(3
2バイト分)が有効であるかを示す。27ビット目のTag1Va
lidは、1つのコマンドのうち、1つ目のタグ情報が有効
か否かを示すフラグである。28ビットから30ビットまで
はマスタデバイスIDであり、31ビットにおけるPOU DMA
MODEフラグは、POU DMA MODEがオン"1"されているか否
かを示す符号である。

【０１５３】（ｂ）各マスタデバイスに制御バスに接続
させて、マスタデバイス間の情報交換を行わせてもよ
い。制御バスは、各マスタデバイスが所定の取り決めに
従ってデータ書き込み時のエントリアドレスを互いに通
知する際、当該エントリアドレスを伝送させるためのバ
スである。複数のマスタデバイスのうち少なくとも1つ
以上が、外部メモリデバイス２へのデータ書き込みを要
求した場合、外部メモリデバイス２においてデータが書
き込まれた領域の先頭部を示すエントリアドレスを制御
バスに伝送させ、複数のマスタデバイスのうち他のもの
は、制御バスに伝送されたエントリアドレス以降に格納
されているデータの読み出しを要求する。

【０１５４】複数のマスタデバイスのうち少なくとも1
つ以上が、外部メモリデバイス２へのデータ書き込みを
要求した場合、外部メモリデバイス２においてデータが
書き込まれた領域の終端部を示す終了アドレスを制御バ
スに伝送させ、複数のマスタデバイスのうち他のもの
は、制御バスに伝送された終了アドレスの次のアドレス
からのデータ書き込みを要求する。

【０１５５】（ｃ）第３実施形態において外部メモリデ
バイス２における使用状況の統合管理を行うメモリアド
レスサーバを設けてもよい。メモリアドレスサーバは、
アドレステーブルを有しており、外部メモリデバイス２
内の各メモリの使用状況を1Kbitのブロックを最小単位
として管理している。外部メモリデバイス２においてブ
ロックがn個存在するものとすると、メモリサイズが1Kb
it×nブロックとなる。その一方アドレステーブルは、2
bit×nのサイズとなる。アドレステーブルにおける2bit
は、外部メモリデバイス２におけるブロックの使用状況
を示している。ここで外部メモリデバイス２におけるブ
ロックが未使用なら、アドレステーブルにおける2bitは
「00」となる。ブロックが書込中ならアドレステーブル
における2bitは「01」、ブロックが書込済みならアドレ
ステーブルにおける2bitは「10」となる。ブロックが未
使用であるが、その使用が予約されている場合、アドレ
ステーブルにおける2bitは「11」となる。

【０１５６】何れかのマスタデバイスが外部メモリデバ
イス２へのデータ書き込みを要求しようとした場合、そ
の使用状況が未使用に設定されている領域のアドレスを
当該マスタデバイスに通知し、何れかのマスタデバイス
の要求に従って外部メモリデバイス２にデータが書き込
まれた場合、その領域に対応する使用状況を書込済みに
更新する。前記複数のマスタデバイスのうち少なくとも
1つ以上が、外部メモリデバイス２上の複数の領域のう
ち何れかのものの使用状況を未使用に解放する旨を要求
した場合、メモリアドレスサーバは、何れかのマスタデ
バイスの要求に従って、その領域に対応する使用状況を
未使用に更新する。各マスタデバイスが、上記のような
アクセスコマンドの発行を行えば、外部メモリデバイス
２の利用効率を向上させることができる。

【０１５７】（ｄ）第３実施形態において、デュアルポ
ートメモリ２６に対してのアクセスを1つのマスタデバ
イスが統合して行ってもよい。本実施形態においてマス
タデバイス４は、外部メモリデバイス２からのデータ読
み出しの際、外部メモリデバイス２において自身に割り
当てられた領域からデュアルポートメモリ２６へのデー
タ読み出しを行うともに、マスタデバイス５〜マスタデ
バイス６に割り当てられた領域からデュアルポートメモ
リ２６へのデータ読み出しを行う。このようなデータ読
み出しにより、デュアルポートメモリ２６上にはマスタ
デバイス４〜マスタデバイス６のデータが全て読み出さ
れたことになる。マスタデバイス５〜マスタデバイス６
は、エントリ情報に示されている領域から自身のローカ
ルメモリ８〜ローカルメモリ９へのDMA転送を行うこと
により、外部メモリデバイス２から読み出されたデータ
を取得する。

【０１５８】外部メモリデバイス２へのデータ書き込み
の際、マスタデバイス４はローカルメモリ７からデュア
ルポートメモリ２６において自身に割り当てられた領域
へのデータ書き込みを行い、それと共にデュアルポート
メモリ２６上のマスタデバイス５〜マスタデバイス６に
ついてのエントリ情報をマスタデバイス５〜マスタデバ
イス６に通知する。以降マスタデバイス４は、デュアル
ポートメモリ２６においてマスタデバイス４〜マスタデ
バイス６用のデータが書き込まれている領域から、外部
メモリデバイス２においてマスタデバイス４〜マスタデ
バイス６用に割り当てられている領域へのDMA転送を行
う。これにより外部メモリデバイス２にはマスタデバイ
ス４〜マスタデバイス６用のデータが書き込まれること
になる。

【０１５９】

【発明の効果】以上説明したように本発明に係るデータ
処理装置によれば、複数のマスタデバイスと、1つのメ
モリデバイスとに接続され、メモリデバイスと、各マス
タデバイスとの間のデータ転送を行うデータ処理装置で
あって、2つのポイントを有しており、そのうち一方の
ポイントにてメモリデバイスと接続されるメモリバス
と、それぞれが2つ以上のポイントを有しており、その
うち1つ以上のポイントにて各マスタデバイスと接続さ
れる複数のローカルバスと、メモリデバイスに対するデ
ータ読み出し、及び、メモリデバイスに対するデータ書
き込みを行い、各ローカルバス上では、各マスタデバイ
スが要求する転送レートにてデータ転送を行わせ、メモ
リバス上では、メモリデバイスが要求する転送レートに
てデータ転送を行わせる転送コントローラと、メモリバ
スの他方のポイント、及び、各ローカルバスの1つのポ
イントにて接続された複数のバッファであり、メモリバ
スと、ローカルバスとの間の転送レートの相違を吸収す
るよう、データの入出力を行う複数のローカルバッファ
手段とを備えているので、設計者が各マスタデバイスに
割り当てるべきバンド幅の変更を望んだ場合、ローカル
バスが要求する転送レートを変更すれば良いのでデータ
処理装置全体を再設計する必要はない。メモリデバイス
−ローカルバス側の変更を伴わずに各マスタデバイスに
対してのバンド幅の割り当てを変更することができるの
で、将来データ処理装置の何れかの箇所についてバンド
幅を変更する必要が生じても、設計者は大きな労力を払
うことはない。具体的にいうと、本発明に係るデータ処
理装置がMPEGストリームの復号装置であり、メーカーの
商品開発戦略上の都合により、このMPEGストリームの復
号装置をデジタル衛星放送等の受信装置等の他の装置に
転用することが命じられた場合、複数のマスタデバイ
ス、複数のローカルバス側を再設計すればよく、メモリ
デバイス、ローカルバス側には何の改良を加えなくても
よい。各マスタデバイスにどのようにビット幅が割り当
てられようとも、この変更は複数のローカルバスに対し
て行えばよく、ビット幅の変更前後でも同じメモリデバ
イスに対するメモリ制御を変更する必要は無いので、各
マスタデバイスに対してのバンド幅割当変更を簡易に行
うことができる。

【０１６０】ここで、前記ローカルバスには、3つ以上
のポイントを有しているものがあり、このうち2つ以上
のポイントには、2つ以上のマスタデバイスが接続され
ており、これら2つ以上のポイントにて接続されたマス
タデバイスにおいてデータ読み出し要求又はメモリデバ
イスへのデータ書き込み要求が競合した場合、 前記マ
スタデバイスは、アービターによる調停の結果、要求が
否認されたマスタデバイスについてのローカルバスにお
けるデータ転送を停止してもよい。オーディオデータ、
副映像、OSD等、サブシステムという系統に分類される
メディア処理を行う複数のマスタデバイスについて、メ
モリデバイスの読み出し要求及びメモリデバイスの書き
込み要求が競合した場合、ローカルバス及びローカルバ
スの一方でのデータ転送を停止させれば良いので、デー
タ処理装置全体の転送効率を低下させずに、調停を行う
ことができる。

【０１６１】上記第２の目的は、前記メモリデバイスに
はデータ処理装置の動作周波数と異なる動作周波数の同
期クロック信号が供給されており、前記データ処理装置
は更に、一方のポートが前記メモリデバイスの読み書き
ポートに接続していて、他方のポートが前記複数のロー
カルバッファ手段に接続しており、メモリデバイスにお
ける動作周波数とデータ処理装置内部における動作周波
数との相違を吸収するよう、メモリバスと複数のローカ
ルバッファ手段との間でデータの入出力を行うデュアル
ポートメモリデバイスを備えるデータ処理装置により達
成される。メモリデバイスと内部メモリ間のデータ転送
における非同期制御を実現することができ、メモリデバ
イスとデータ処理装置とをそれぞれ固有の動作周波数で
動作させることができる。従って、メモリデバイスの性
能を最大限に発揮できる動作周波数がデータ処理装置に
とって最適な動作周波数と異なる場合に、メモリデバイ
ス及びデータ処理装置を最適な動作周波数で動作させる
ことができる。

【０１６２】また上記構成において、前記複数のマスタ
デバイスには1つの制御バスが接続されており、複数の
マスタデバイスのうち少なくとも1つ以上が、メモリデ
バイスからのデータ書き込みを要求し、その結果、メモ
リデバイスにおいてデータが書き込まれた場合、その領
域の先頭部を示すエントリアドレスを制御バスに伝送さ
せ、複数のマスタデバイスのうち少なくとも他のもの
は、制御バスに伝送されたエントリアドレス以降に格納
されているデータの読み出しを要求しても良い。あるマ
スタデバイスがメモリデバイスに書き込んだデータを他
のマスタデバイスが利用することができる。

【０１６３】また上記構成において、前記複数のマスタ
デバイスには制御バスが接続されており、複数のマスタ
デバイスのうち少なくとも1つ以上が、メモリデバイス
へのデータ書き込みを要求した場合、メモリデバイスに
おいてデータが書き込まれた領域の終端部を示す終了ア
ドレスを制御バスに伝送させ、複数のマスタデバイスの
うち他のものは、制御バスに伝送された終了アドレスの
次のアドレスからのデータ書き込みを要求しても良い。
直前にデータ書き込みを行ったマスタデバイスの書き込
み終了アドレスを制御バスを通じて他のマスタデバイス
に転送し、他のマスタデバイスは通知された終了アドレ
スの次アドレス以降をデータの書込先に用いることがで
きる。これによりメモリデバイスの書込先領域を固定化
する場合と比較して、メモリデバイスの利用効率を向上
させることができる。

【０１６４】また上記構成において、メモリデバイスに
含まれる複数領域のそれぞれについての使用状況が書込
済み、未使用の何れであるかを示す使用状況情報を記憶
しており、何れかのマスタデバイスがメモリデバイスへ
のデータ書き込みを要求しようとした場合、その使用状
況情報が未使用に設定されている領域のアドレスを当該
マスタデバイスに通知するアドレスサーバを備えていて
もよい。メモリデバイスにおける領域の使用状況がエン
トリテーブルに管理されているので、メモリへの書き込
みを要求するマスタデバイスはアドレスサーバに空領域
のエントリアドレスを問い合わせれば、その書込先アド
レスを特定することができる。マスタデバイスのそれぞ
れが空領域を探索しなくても良いので、データ処理装置
全体の処理効率を向上させることができる。

【図面の簡単な説明】

【図１】ワンチップLSIであるデータ処理装置が外部メ
モリデバイス２と共にマルチメディア関連製品に組みま
れて利用される場合を想定した図である。

【図２】データ処理装置の第１の実施形態を説明するも
のである。

【図３】外部メモリデバイス２−バス１間のデータ転送
を示すタイミングチャートである。

【図４】ローカルバッファ１３が外部メモリデバイス２
にデータを書き込む際の動作タイミングを示すタイミン
グチャートである。

【図５】ローカルバッファ１３が外部メモリデバイス２
からデータを読み出す際の動作タイミングを示すタイミ
ングチャートである。

【図６】ローカルバッファ１４が外部メモリデバイス２
にデータを書き込む際の動作タイミングを示すタイミン
グチャートである

【図７】ローカルバッファ１４が外部メモリデバイス２
からデータを読み出す際の動作タイミングを示すタイミ
ングチャートである。

【図８】ローカルバッファ１３〜ローカルバッファ１５
とバス１０〜バス１２との間に設けられている回路を共
通化する場合の構成を示す図である。

【図９】（ａ）図８に示したセレクタのうち32bitバッ
ファ６１〜32bitバッファ６４から32bitバス５７〜32bi
tバス６０への読み出し時に用いられるもののみを図示
した図である。（ｂ）図８に示したセレクタのうち32bi
tバス５７〜32bitバス６０から32bitバッファ６１〜32b
itバッファ６４への書き込み時に用いられるもののみを
図示した図である。

【図１０】（ａ）バス１０のビット幅と、4入力-1出力
セレクタ６５〜ゲート６８が選択する接続線との対応を
示す図である。 （ｂ）バス１０のビット幅と、第１〜第４番目のデータ
が転送してくる接続線との組み合わせにおいてセレクタ
７１〜セレクタ７４がどの接続線の選択出力するかを示
す図である。

【図１１】（ａ）転送レートが32bitである場合のタイ
ミングチャートである。 （ｂ）転送レートが64bitである場合のタイミングチャ
ートである。 （ｃ）転送レートが128bitである場合のタイミングチャ
ートである。

【図１２】（ａ）転送レートが32bitである場合のタイ
ミングチャートである。 （ｂ）転送レートが64bitである場合のタイミングチャ
ートである。 （ｃ）転送レートが128bitである場合のタイミングチャ
ートである。

【図１３】複数マスタデバイスがバス１０に設けられた
データ処理装置を示す図である。

【図１４】デュアルポートメモリ２６が設けられたデー
タ処理装置を示す図である。

【図１５】第４実施形態の係るデータ処理装置の構成を
示す図である。

【図１６】カレントステートビット列の一例を示す図で
ある。

【図１７】第５実施形態に係るデータ処理装置の構成を
示す図である。

【図１８】第６実施形態に係るデータ処理装置の構成を
示す図である。

【図１９】第７実施形態におけるアービター１１２の構
成を示す図である。

【図２０】前記n個のレジスタのうち、m個のレジスタに
マスタデバイスxについての識別情報xを格納させるた場
合の一例を示す図である。

【図２１】第８実施形態における外部メモリデバイス２
のメモリ割り当てを示す図である。

【図２２】第９実施形態に係るデータ処理装置に内部構
成を示す図である。

【図２３】デュアルポートメモリ１００とマスタデバイ
スとの間の接続関係を省略して示したデータ処理装置の
内部構成を示す図である。

【図２４】複数のマスタデバイスに対する優先順位がど
のように設定されているかを示す図である。

【図２５】第９実施形態におけるエントリー領域の構成
を示す図である。

【図２６】（ａ）１バイト＝符号付き8ビットに設定さ
れた場合のメモリセルのビット割り当てを示す図であ
る。 （ｂ）１バイト＝符号無し8ビットに設定された場合の
メモリセルのビット割り当てを示す図である。

【図２７】マスクビットの設定時において、外部メモリ
デバイス２がどのように書き込まれるかを示す図であ
る。

【図２８】図２２に示したデュアルポートメモリ１００
のタグ領域に、格納すべきデータを示す図である。

【図２９】一般のDMA転送を行うDMA転送システムを示す
構成図である。

【図３０】ビット幅分割により実現されたバンド幅割り
当て技術の一例を示す図である。

【符号の説明】

１ バス ２ メモリデバイス ３ メモリコントローラ ４ DMAマスタ ５ DMAマスタ ６ DMAマスタ ７ ローカルメモリ ８ ローカルメモリ ９ ローカルメモリ １０ バス １１ バス １２ バス １３ バッファ １４ バッファ １５ バッファ １６ アービター １７〜１９ メモリI/Fコントローラ ２０〜２２ 接続回路 ２４ DMAマスタ ２５ アービター ２６ デュアルポートメモリ ２７ 制御バス ２８ メモリエントリサーバ １００ デュアルポートメモリ １０１ データユニット １０２ タグユニット １０３〜１０５ マスタデバイス １０６〜１０８ ローカルバッファ １０９〜１１１ ローカルコントローラ １１２ アービター １１３ エントリーコントローラ １１４ リードリクエストキュー １１５ ライトリクエストキュー １１６ メモリコントローラ １１７ リードウェイトキュー １１８〜１２０ リードアクノウレッジキュー １２１、１２２ アドレス選択回路 １２３〜１２５ エントリー領域テーブル １２６ DMAコントローラ １９８ 符号化ストリームバッファ領域 １９９ 画像フレーム領域 ２０１ ストリームユニット ２０２ I/Oバッファ ２０３ Setupプロセッサ ２０４ ビットストリームFIFO ２０５ VLD ２０６ TE ２０７ POUA ２０８ POUB ２０９ POUC ２１０ オーディオユニット ２１１ I/Oプロセッサ ２１２ VBM ２１３ ビデオユニット ２１４ HOSTユニット ２１５ RE ２１６ FILTER

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 浩三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 持田 哲司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 落合 利之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B060 AA14 CB01 MB02 5B061 BA01 BB16 DD12 FF01 FF05 GG04 5B077 AA18 BA07 BB03 DD11 DD22

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のマスタデバイスと、1つのメモリ
   デバイスとに接続され、メモリデバイスと、各マスタデ
   バイスとの間のデータ転送を行うデータ処理装置であっ
   て、 メモリデバイスに含まれる複数領域のそれぞれについて
   の使用状況が書込済み、未使用の何れであるかを示す使
   用状況情報を記憶しており、何れかのマスタデバイスが
   メモリデバイスへのデータ書き込みを要求しようとした
   場合、その使用状況情報が未使用に設定されている領域
   のアドレスを当該マスタデバイスに通知するアドレスサ
   ーバを備えることを特徴とするデータ処理装置。
2. 【請求項２】 前記アドレスサーバは、 何れかのマスタデバイスの要求に従ってメモリデバイス
   にデータが書き込まれた場合、その領域に対応する使用
   状況情報を書込済みに更新する第１更新部を備えること
   を特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記複数のマスタデバイスのうち少なく
   とも1つ以上が、 メモリデバイス上の複数の領域のうち、データを読み出
   した後の領域についての使用状況を未使用に解放する旨
   を要求し、 前記第１更新部は、 そのマスタデバイスの要求に従って、その領域に対応す
   る使用状況情報を未使用に更新することを特徴とする請
   求項２記載のデータ処理装置。