JP4376876B2

JP4376876B2 - 半導体集積回路装置

Info

Publication number: JP4376876B2
Application number: JP2006161895A
Authority: JP
Inventors: 勝義東島; 浩志宮嶋; 吉則岡島
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-08-07
Filing date: 2006-06-12
Publication date: 2009-12-02
Anticipated expiration: 2023-05-28
Also published as: JP2006252584A

Description

本発明は、複数の内部メモリと、各々データ処理のための複数の処理ユニットとを有し、かつ外部処理ユニットに接続されて動作する半導体集積回路装置に関するものである。

第１の従来技術には、複数の通信コントローラからのＤＭＡ転送要求に対して競合制御をなす共有メモリ装置において、あるメモリバンクが使用中でも他のメモリバンクにはアクセスを可能にし、以て各通信コントローラが共有メモリアクセスで待たされる頻度を減らす技術が開示されている（特許文献１参照）。

第２の従来技術には、マルチバンクメモリ混載マルチプロセッサシステムＬＳＩにおいて、各プロセッサと各メモリバンクとをフレキシブルに接続するための技術が開示されている（特許文献２参照）。

第３の従来技術には、メモリを構成する各メモリバンクに対するアクセスの調停をメモリバンクごとに行うことにより、各メモリバンクに対して同時にアクセスすることができるようにしたプリンタ装置が開示されている（特許文献３参照）。

第４の従来技術には、複数個のリソースが単一のメモリを共用し、かつ並列にノーウェイト・アクセスが可能なマイクロプロセッサが開示されている（特許文献４参照）。
特開平１０−２７１３１号公報特開平１０−２６０９５２号公報特開２０００−９９３９１号公報特開２００１−４３１８０号公報

さて、複数の内部メモリと、各々データ処理のための複数の処理ユニットとを有し、かつ外部処理ユニットに接続されて動作する半導体集積回路装置では、各処理ユニットへのメモリ配分が肝要である。

本発明の目的は、アプリケーションに応じた合目的的なメモリ配分を実現できるようにすることにある。

上記目的を達成するため、本発明は、複数のメモリと、各々のデータ処理のための複数の処理ユニットと、前記複数のメモリと前記複数の処理ユニットとの間のデータ転送を制御する複数のメモリインターフェースと、前記複数のメモリの接続関係を制御するメモリコンフィグレーション制御部とを備えた構成を採用し、前記複数のメモリは、前記メモリコンフィグレーション制御部と接続され、前記複数のメモリインターフェースは、前記メモリコンフィグレーション制御部と接続され、前記複数の処理ユニットは、前記複数のメモリインターフェースと選択的に接続され、前記メモリコンフィグレーション制御部は、前記複数の処理ユニットで処理されるアプリケーションの動作モードに応じて、前記複数の処理ユニットからの指示により、前記複数のメモリインターフェースに接続する前記複数のメモリの接続関係を決定することとしたものである。

本発明によれば、アプリケーションに応じた合目的的なメモリ配分を実現できる。例えば、複数の内部メモリを第１処理ユニット、第２処理ユニット及び外部処理ユニットの三者それぞれに配分したり、複数の内部メモリの全てを第１又は第２処理ユニットに占有させたりすることができる。また、複数の内部メモリの全てを外部処理ユニットに占有させることも可能である。最後の例では、当該半導体集積回路装置が外部処理ユニットのための単なるメモリ装置として動作することとなる。

本発明によれば、外部処理ユニットに接続されて動作する半導体集積回路装置において、複数の内部メモリと、各々データ処理のための第１及び第２処理ユニットと、前記第１処理ユニット、前記第２処理ユニット及び前記外部処理ユニットへのアプリケーションに応じた前記複数の内部メモリの割り当てを制御するためのメモリコンフィグレーション制御部とを備えた構成を採用することとしたので、合目的的なメモリ配分を実現できる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明に係る半導体集積回路装置の内部構成例とその外部接続例を示している。図１の半導体集積回路装置１０は、画像処理用であって、外部処理ユニットであるＣＰＵ１１と、画像入力のためのカメラ１２と、画像表示のための液晶ディスプレイ（ＬＣＤ）１３と、ＳＤＲＡＭからなる外部メモリ１４とに接続されて動作するものである。外部メモリ１４の最大記憶容量は、例えば２５６Ｍｂｉｔ（メガビット）である。

図１の半導体集積回路装置１０は、ＳＲＡＭ０〜３からなる複数の内部メモリ２０〜２３と、ＭＰＥＧ−４に準拠したコーデック（エンコード／デコード）機能を有する画像データ処理のための第１処理ユニットであるメインプロセッサ（ＭＰ）２４と、ビデオ（Video）表示系の処理を司る画像データ処理のための第２処理ユニットであるビデオインターフェース（ＶＩＦ）２５及びグラフィックスプロセッサ（ＧＦＸ）２６と、ホストインターフェース（ＨＩＦ）２７と、非同期シリアルインターフェース（ＵＡＲＴ）２８とを備えている。内部メモリ２０〜２３の各々の記憶容量は、例えば２Ｍｂｉｔ又は４Ｍｂｉｔである。ビデオインターフェース２５はカメラ１２及び液晶ディスプレイ１３に、ホストインターフェース２７及び非同期シリアルインターフェース２８はＣＰＵ１１にそれぞれ接続される。

図１の半導体集積回路装置１０は、メモリコンフィグレーション制御部３１を有するメモリ制御部３０を更に備えている。メモリコンフィグレーション制御部３１は、メインプロセッサ２４、ビデオインターフェース２５及びグラフィックスプロセッサ２６、ＣＰＵ１１の各々へのアプリケーションに応じたメモリ配分を制御するものである。メインプロセッサ２４は、内部メモリ２０〜２３及び外部メモリ１４のうち当該メインプロセッサ２４に割り当てられたメモリをワーク（Work）領域として使用する。ビデオインターフェース２５及びグラフィックスプロセッサ２６は、内部メモリ２０〜２３及び外部メモリ１４のうち当該ビデオインターフェース２５及びグラフィックスプロセッサ２６に割り当てられたメモリを、一般にフレームメモリと呼ばれるフレーム（Frame）領域として使用する。ＣＰＵ１１は、内部メモリ２０〜２３及び外部メモリ１４のうち当該ＣＰＵ１１に割り当てられたメモリをＣＰＵ領域として使用する。

メモリ制御部３０は、第１メモリインターフェースであるワーク領域メモリインターフェース（ＷＭＩＦ）３２と、第２メモリインターフェースであるフレーム領域メモリインターフェース（ＦＭＩＦ）３３と、第３メモリインターフェースであるＣＰＵ領域メモリインターフェース（ＣＰＵＩＦ）３４とを更に有する。これに対応して図１の半導体集積回路装置１０には、ＷＭバス（第１データバス）４０と、ＦＭバス（第２データバス）４１と、ＣＰＵ１１専用のＣＰＵバス（第３データバス）４２とが設けられている。ＷＭＩＦ３２は、メインプロセッサ２４に割り当てられたワーク領域とＷＭバス４０との間に介在してＤＭＡデータ転送要求の調停・制御を行う。ＦＭＩＦ３３は、ビデオインターフェース２５及びグラフィックスプロセッサ２６に割り当てられたフレーム領域とＦＭバス４１との間に介在してＤＭＡデータ転送要求の調停・制御を行う。ＣＰＵＩＦ３４は、ＣＰＵ領域とＣＰＵバス４２との間に介在してデータ転送を司るインターフェースである。以上のとおり、ワーク領域に割り当てられたメモリはＷＭＩＦ３２を介して、フレーム領域に割り当てられたメモリはＦＭＩＦ３３を介して、ＣＰＵ領域に割り当てられたメモリはＣＰＵＩＦ３４を介してそれぞれアクセスされるようになっている。なお、グラフィックスプロセッサ２６とホストインターフェース２７との間にはホストバス４３が設けられている。また、メインプロセッサ２４は、ホストインターフェース２７に接続されたローカルバス４４を有している。

メインプロセッサ２４は、ＭＰ用バスセレクタ５０を介してＷＭバス４０又はＦＭバス４１のいずれかに接続可能であり、かつ複数のローカルメモリ（ＤＭ１、ＤＭ２及びＤＭ３）５１〜５３と、複数のハードウェアエンジン（ＥＮＧ）５４とをローカルバス４４上に備えている。各ハードウェアエンジン５４は、ＭＰＥＧ画像データのエンコード／デコードのための部分処理コアである。ビデオインターフェース２５は、ＶＩＦ用バスセレクタ５５を介してＷＭバス４０又はＦＭバス４１のいずれかに接続可能である。グラフィックスプロセッサ２６は、ＷＭバス４０及びＦＭバス４１のうちＦＭバス４１のみに接続可能である。ホストインターフェース２７は、ＨＩＦ用バスセレクタ６０を介してＷＭバス４０又はＦＭバス４１のいずれかに接続可能である。また、ホストインターフェース２７は、ＣＰＵバス４２及びＣＰＵＩＦ用バスセレクタ６１を介して、ＣＰＵＩＦ３４又はＦＭバス４１のいずれかに接続可能である。非同期シリアルインターフェース２８は、ＵＡＲＴ用バスセレクタ６２を介してＷＭバス４０又はＦＭバス４１のいずれかに接続可能である。

メインプロセッサ２４は、ローカルメモリ５１〜５３とワーク領域との間のＭＰ用バスセレクタ５０、ＷＭバス４０及びＷＭＩＦ３２を介したＤＭＡデータ転送と、ローカルメモリ５１〜５３とフレーム領域との間のＭＰ用バスセレクタ５０、ＦＭバス４１及びＦＭＩＦ３３を介したＤＭＡデータ転送とを命令することができる。また、メインプロセッサ２４は、ホストインターフェース２７に内蔵されたホストメモリとワーク領域との間のＨＩＦ用バスセレクタ６０、ＷＭバス４０及びＷＭＩＦ３２を介したＤＭＡデータ転送と、ホストインターフェース２７に内蔵されたホストメモリとフレーム領域との間のＨＩＦ用バスセレクタ６０、ＦＭバス４１及びＦＭＩＦ３３を介したＤＭＡデータ転送とを命令することができる。更に、メインプロセッサ２４は、非同期シリアルインターフェース２８に内蔵されたＦＩＦＯメモリとワーク領域との間のＵＡＲＴ用バスセレクタ６２、ＷＭバス４０及びＷＭＩＦ３２を介したＤＭＡデータ転送と、非同期シリアルインターフェース２８に内蔵されたＦＩＦＯメモリとフレーム領域との間のＵＡＲＴ用バスセレクタ６２、ＦＭバス４１及びＦＭＩＦ３３を介したＤＭＡデータ転送とを命令することができる。ローカルメモリ５１〜５３とワーク領域との間のＤＭＡデータ転送と、ホストインターフェース２７に内蔵されたホストメモリ又は非同期シリアルインターフェース２８に内蔵されたＦＩＦＯメモリとフレーム領域との間のＤＭＡデータ転送とは、並列実行可能である。また、ローカルメモリ５１〜５３とフレーム領域との間のＤＭＡデータ転送と、ホストインターフェース２７に内蔵されたホストメモリ又は非同期シリアルインターフェース２８に内蔵されたＦＩＦＯメモリとワーク領域との間のＤＭＡデータ転送とは、並列実行可能である。

更に、メインプロセッサ２４は、ビデオインターフェース２５の内蔵メモリとワーク領域との間のＶＩＦ用バスセレクタ５５、ＷＭバス４０及びＷＭＩＦ３２を介したＤＭＡデータ転送と、ビデオインターフェース２５の内蔵メモリとフレーム領域との間のＶＩＦ用バスセレクタ５５、ＦＭバス４１及びＦＭＩＦ３３を介したＤＭＡデータ転送とを命令することができる。また、メインプロセッサ２４は、グラフィックスプロセッサ２６の内蔵メモリとフレーム領域との間のＦＭバス４１及びＦＭＩＦ３３を介したＤＭＡデータ転送を命令することもできる。メインプロセッサ２４のローカルメモリ５１〜５３とワーク領域との間のＤＭＡデータ転送と、ビデオインターフェース２５又はグラフィックスプロセッサ２６の内蔵メモリとフレーム領域との間のＤＭＡデータ転送とは、並列実行可能である。また、メインプロセッサ２４のローカルメモリ５１〜５３とフレーム領域との間のＤＭＡデータ転送と、ビデオインターフェース２５又はグラフィックスプロセッサ２６の内蔵メモリとワーク領域との間のＤＭＡデータ転送とは、並列実行可能である。メインプロセッサ２４は、例えばビデオインターフェース２５のためのＤＭＡデータ転送が行われている間に、ローカルメモリ５１〜５３を用いてデータ処理を進めることもできる。

ＣＰＵ１１には、パラレルデータ用に３つのメモリアクセス経路が用意されている。第１は、ホストインターフェース２７経由のアクセスであって、例えばＣＰＵ１１からの書き込みはホストインターフェース２７に内蔵されたホストメモリに対してなされる。これに応答して、メインプロセッサ２４は、ホストメモリとワーク領域又はフレーム領域との間のＤＭＡデータ転送を命令する。これにより、ＣＰＵ１１は、例えばフレーム領域の一部へのグラフィックスデータの書き込みを達成することができる。第２はＣＰＵ１１がホストメモリを経由せずにＣＰＵ領域をアクセスする場合の経路であって、ＣＰＵ１１からホストインターフェース２７、ＣＰＵバス４２、ＣＰＵＩＦ用バスセレクタ６１及びＣＰＵＩＦ３４を経てＣＰＵ領域へ至る経路である。第３は、ＣＰＵ１１がホストメモリを経由せずにフレーム領域をアクセスする場合の経路であって、ＣＰＵ１１からホストインターフェース２７、ＣＰＵバス４２、ＣＰＵＩＦ用バスセレクタ６１、ＦＭバス４１及びＦＭＩＦ３３を経てフレーム領域へ至る経路である。第２の経路が選択される場合には、ＣＰＵ１１によりメモリの相対アドレス指定がなされる。また、第１又は第３の経路によるＤＭＡデータ転送が選択される場合には、ＣＰＵ１１によりメモリの絶対アドレス指定がなされ、かつ他の（ビデオインターフェース２５、グラフィックスプロセッサ２６等の）ＤＭＡデータ転送要求との調停がなされる。なお、ＣＰＵ１１のＤＭＡ優先順位は、グラフィックスプロセッサ２６の次に低く設定しておくのがよい。

図２は、図１中のメモリコンフィグレーション制御部３１の詳細構成例を示している。メモリコンフィグレーション制御部３１は設定部７０を有し、この設定部７０は、各メモリの用途を指定するための第１レジスタ７１と、各メモリの記憶容量を指定するための第２レジスタ７２とを備えており、これらのレジスタ７１，７２に従って、ＷＭＩＦ３２、ＦＭＩＦ３３及びＣＰＵＩＦ３４からのアクセス信号をリードライト制御部７３が各メモリへ振り分ける。なお、第１及び第２レジスタ７１，７２は、メインプロセッサ２４及びＣＰＵ１１の各々により任意に設定できるようになっている。

図３は、図１の半導体集積回路装置１０のアプリケーションに応じた動作モード毎のメモリ配分の例を示している。ここでは、４個の内部メモリ２０〜２３の各々が２Ｍｂｉｔの記憶容量を有するものとする。つまり、内部メモリ２０〜２３の総容量が８Ｍｂｉｔである。メモリコンフィグレーション制御部３１は、これらの限られたメモリ資源を有効に活用するために重要な役割を担っている。例えば動作モードＡでは、内部メモリ２０〜２３の全てをメインプロセッサ２４が占有する。動作モードＢでは、内部メモリ２０〜２３の総容量のうち６Ｍｂｉｔがメインプロセッサ２４に、２Ｍｂｉｔがビデオインターフェース２５及びグラフィックスプロセッサ２６にそれぞれ配分される。動作モードＣでは、内部メモリ２０〜２３の総容量のうち４Ｍｂｉｔがメインプロセッサ２４に、４Ｍｂｉｔがビデオインターフェース２５及びグラフィックスプロセッサ２６にそれぞれ配分される。動作モードＤでは、内部メモリ２０〜２３の総容量のうち４Ｍｂｉｔがメインプロセッサ２４に、２Ｍｂｉｔがビデオインターフェース２５及びグラフィックスプロセッサ２６に、２ＭｂｉｔがＣＰＵ１１にそれぞれ配分される。動作モードＥでは、内部メモリ２０〜２３の総容量のうち４Ｍｂｉｔがビデオインターフェース２５及びグラフィックスプロセッサ２６に、４ＭｂｉｔがＣＰＵ１１にそれぞれ配分される。動作モードＦでは、内部メモリ２０〜２３の全てをビデオインターフェース２５及びグラフィックスプロセッサ２６が占有する。動作モードＧでは、内部メモリ２０〜２３の全てをＣＰＵ１１が占有する。最後の動作モードＧでは、メインプロセッサ２４、ビデオインターフェース２５及びグラフィックスプロセッサ２６の各々の本来の機能が停止され、当該半導体集積回路装置１０がＣＰＵ１１のための単なるメモリ装置として動作することとなる。以上のとおり、メモリコンフィグレーション制御部３１により、アプリケーションに応じた合目的的なメモリ配分を実現できる。なお、メインプロセッサ２４によるＭＰＥＧ−４処理と、ビデオインターフェース２５及びグラフィックスプロセッサ２６によるビデオ表示系処理と、ＣＰＵ１１による処理とは、互いに並列動作可能である。

図４（ａ）は１０ビット構成の第１レジスタ７１の例を、図４（ｂ）は同レジスタの最下位２ビットの意味をそれぞれ示している。内部メモリ２０〜２３の１つであるＳＲＡＭ０に割り当てられた第１レジスタ７１のビット１，０が“００”ならばＳＲＡＭ０がワーク領域として、“０１”ならばＳＲＡＭ０がフレーム領域として、“１０”ならばＳＲＡＭ０がＣＰＵ領域としてそれぞれ使用される。ＳＲＡＭ０に例えば欠陥があるため当該ＳＲＡＭ０が使用されない場合には、第１レジスタ７１のビット１，０に“１１”を設定すればよい。この場合にはＳＲＡＭ０への電源供給が停止され、かつ当該ＳＲＡＭ０へのアドレスの割り振りがなされないようにすることができる。同様に、第１レジスタ７１のビット３，２はＳＲＡＭ１の、ビット５，４はＳＲＡＭ２の、ビット７，６はＳＲＡＭ３の、ビット９，８はＳＤＲＡＭからなる外部メモリ１４のそれぞれの用途を指定する。なお、第１レジスタ７１の内容を適宜書き換えれば、ＷＭバス４０、ＦＭバス４１及びＣＰＵバス４２の間のデータ転送を達成することができる。例えば、第１レジスタ７１のビット３，２を“００（ワーク領域）”から“０１（フレーム領域）”に変更すれば、ＷＭバス４０を介して内部メモリ２０〜２３の１つであるＳＲＡＭ１に書き込んだデータを、ＦＭバス４１へ読み出すことができる。

第１レジスタ７１は、ＤＭＡ予約を行っていないメモリに関しては動作途中で変更することができるが、ＤＭＡ予約を行っておりかつアクセス中又はアクセスする可能性のあるメモリについては第１レジスタ７１の内容を変更できないようにしておくのがよい。第１レジスタ７１の変更は、基本的にメインプロセッサ２４のソフトウェアの責任のもとに行われる。

図５（ａ）は各メモリの記憶容量を指定するための６ビット構成の第２レジスタ７２の例を、図５（ｂ）は同レジスタ７２の最下位ビットの意味を、図５（ｃ）は同レジスタ７２の最上位２ビットの意味をそれぞれ示している。内部メモリ２０〜２３の１つであるＳＲＡＭ０に割り当てられた第２レジスタ７２のビット０が“０”ならばＳＲＡＭ０が２Ｍｂｉｔの記憶容量を、“１”ならばＳＲＡＭ０が４Ｍｂｉｔの記憶容量をそれぞれ有する。同様に、第２レジスタ７２のビット１はＳＲＡＭ１の、ビット２はＳＲＡＭ２の、ビット３はＳＲＡＭ３のそれぞれの記憶容量を指定する。また、ＳＤＲＡＭからなる外部メモリ１４に割り当てられた第２レジスタ７２のビット５，４が“０１”ならば同ＳＤＲＡＭが６４Ｍｂｉｔの記憶容量を、“１０”ならば同ＳＤＲＡＭが１２８Ｍｂｉｔの記憶容量を、“１１”ならば同ＳＤＲＡＭが２５６Ｍｂｉｔの記憶容量をそれぞれ有する。何らかの理由で外部メモリ１４が使用されない場合には、第２レジスタ７２のビット５，４に“００”を設定すればよい。なお、第２レジスタ７２の内容は、当該半導体集積回路装置１０の起動時に決定されるようになっている。

図６（ａ）は図１の半導体集積回路装置１０においてＣＰＵ１１に割り当てられたメモリに絶対アドレス指定を行う例を、図６（ｂ）はＣＰＵ１１に割り当てられたメモリに相対アドレス指定を行う例をそれぞれ示している。ここでは、内部メモリ２０〜２３の各々の記憶容量が２Ｍｂｉｔであり、外部メモリ１４の記憶容量が１２８Ｍｂｉｔであって、内部メモリ２０〜２３のうちのＳＲＡＭ０及びＳＲＡＭ１がいずれもワーク領域に、内部メモリ２０〜２３のうちのＳＲＡＭ２及びＳＲＡＭ３がいずれもＣＰＵ領域に、外部メモリ１４がフレーム領域にそれぞれ指定されたものとしている。両図によれば、例えばメインプロセッサ２４から見れば、ワーク領域、フレーム領域、ＣＰＵ領域を問わず、１つの連続したアドレス空間として各メモリにアドレスが割り振られている。一方、外部のＣＰＵ１１から見えるＣＰＵ領域のアドレスマップは、図６（ａ）の絶対アドレス又は図６（ｂ）の相対アドレスのいずれかが選択可能である。図６（ｂ）の相対アドレス指定によれば、ＣＰＵ領域が常にアドレス０からマップされるので、ＣＰＵ１１の負担が軽減される。

図７は、図１の半導体集積回路装置１０を画像プロセッサとして利用した携帯通信端末（例えば携帯電話機）の構成例を示している。図７の携帯通信端末は、当該画像プロセッサ１０と、前述のＣＰＵ１１、カメラ１２、液晶ディスプレイ１３及びＳＤＲＡＭ１４とに加えて、ベースバンド部８１と、オーディオプロセッサ８３と、メモリ８８とを備えている。画像プロセッサ１０、ＣＰＵ１１、ベースバンド部８１、オーディオプロセッサ８３及びメモリ８８は、メインバス８０を介して互いに接続されている。更に、画像プロセッサ１０内の非同期シリアルインターフェース２８が当該画像プロセッサ１０とＣＰＵ１１との間のシリアル通信を可能にしている点は、前述のとおりである（図１参照）。

ベースバンド部８１は、アンテナ８２を介して多重化ストリームを送受信する。オーディオプロセッサ８３には、デジタル−アナログ変換器（ＤＡＣ）８４を介してスピーカ８５が、またマイク８６がアナログ−デジタル変換器（ＡＤＣ）８７を介してそれぞれ接続されている。例えば、ベースバンド部８１が多重化ストリームを受信した場合には、この多重化ストリームをＣＰＵ１１がオーディオストリームと画像ストリームとに分離し、オーディオストリームがメインバス８０を介してオーディオプロセッサ８３へ、画像ストリームがシリアル通信にて画像プロセッサ１０へそれぞれ供給される。そして、オーディオストリームのデコード処理をオーディオプロセッサ８３が行い、スピーカ８５からオーディオ出力が得られる。一方、画像プロセッサ１０は、画像ストリームをデコードし、このデコードにより得られた画像データをワーク領域に格納しながら、液晶ディスプレイ１３へと出力する。

図７の携帯通信端末はＩＯバス９０を更に備えており、このＩＯバス９０に複数のインターフェース９１が接続されている。これら複数のインターフェース９１のうちの１つにキーパッド９２が接続されている。ＣＰＵ１１は、キーパッド９２からの入力を受け付けると、この入力に対応したグラフィックスデータを、画像プロセッサ１０内のＣＰＵＩＦ３４経由でＣＰＵ領域へ直接書き込む。画像プロセッサ１０は、ＣＰＵ１１又はメインプロセッサ２４からの指示に従い、ＣＰＵ領域をフレーム領域へ、フレーム領域をＣＰＵ領域へとメモリコンフィグレーションを変更し、フレーム領域内のグラフィックスデータとワーク領域内の画像データとを合成して、その結果を液晶ディスプレイ１３へ出力する。

画像プロセッサ１０は、カメラ１２から入力された画像にＭＰＥＧエンコード処理を施し、非同期シリアルインターフェース２８を介して当該処理の結果をＣＰＵ１１へ出力することができる。あるいは、カメラ１２で取り込んでワーク領域に格納された画像をＣＰＵ１１がＪＰＥＧエンコード処理する際は、ＣＰＵ１１又はメインプロセッサ２４からの指示に従い、ワーク領域がＣＰＵ領域へとメモリコンフィグレーションが変更されて、ＣＰＵ領域から静止画データがＣＰＵ１１により直接読み出される。

以上のとおり、図１の半導体集積回路装置１０は画像処理用として携帯通信端末に好適に利用される。

本発明に係る半導体集積回路装置の内部構成例とその外部接続例を示すブロック図である。図１中のメモリコンフィグレーション制御部の詳細構成例を示すブロック図である。図１の半導体集積回路装置のアプリケーションに応じた動作モード毎のメモリ配分の例を示す図である。（ａ）は図１の半導体集積回路装置における各メモリの用途を指定するための第１レジスタの例を、（ｂ）は同レジスタの最下位２ビットの意味をそれぞれ示す図である。（ａ）は図１の半導体集積回路装置における各メモリの記憶容量を指定するための第２レジスタの例を、（ｂ）は同レジスタの最下位ビットの意味を、（ｃ）は同レジスタの最上位２ビットの意味をそれぞれ示す図である。（ａ）は図１の半導体集積回路装置において外部のＣＰＵに割り当てられたメモリに絶対アドレス指定を行う例を、（ｂ）は外部のＣＰＵに割り当てられたメモリに相対アドレス指定を行う例をそれぞれ示す図である。図１の半導体集積回路装置を画像プロセッサとして利用した携帯通信端末の構成例を示すブロック図である。

符号の説明

１０半導体集積回路装置（画像プロセッサ）
１１ＣＰＵ（外部処理ユニット）
１２カメラ
１３液晶ディスプレイ（ＬＣＤ）
１４外部メモリ（ＳＤＲＡＭ）
２０〜２３内部メモリ（ＳＲＡＭ０〜３）
２４メインプロセッサ（ＭＰ：第１処理ユニット）
２５ビデオインターフェース（ＶＩＦ：第２処理ユニット）
２６グラフィックスプロセッサ（ＧＦＸ：第２処理ユニット）
２７ホストインターフェース（ＨＩＦ）
２８非同期シリアルインターフェース（ＵＡＲＴ）
３０メモリ制御部
３１メモリコンフィグレーション制御部
３２ＷＭＩＦ（第１メモリインターフェース）
３３ＦＭＩＦ（第２メモリインターフェース）
３４ＣＰＵＩＦ（第３メモリインターフェース）
４０ＷＭバス（第１データバス）
４１ＦＭバス（第２データバス）
４２ＣＰＵバス（第３データバス）
４３ホストバス
４４ＭＰ用ローカルバス
５０ＭＰ用バスセレクタ（第１バスセレクタ）
５１〜５３ＭＰ用ローカルメモリ
５４ＭＰ用ハードウェアエンジン
５５ＶＩＦ用バスセレクタ（第２バスセレクタ）
６０ＨＩＦ用バスセレクタ（第３バスセレクタ）
６１ＣＰＵＩＦ用バスセレクタ（第４バスセレクタ）
６２ＵＡＲＴ用バスセレクタ
７０設定部
７１第１レジスタ
７２第２レジスタ
７３リードライト制御部
８０メインバス
８１ベースバンド部
８３オーディオプロセッサ

Claims

複数のメモリと、
各々のデータ処理のための複数の処理ユニットと、
前記複数のメモリと前記複数の処理ユニットとの間のデータ転送を制御する複数のメモリインターフェースと、
前記複数のメモリの接続関係を制御するメモリコンフィグレーション制御部とを備え、
前記複数のメモリは、前記メモリコンフィグレーション制御部と接続され、
前記複数のメモリインターフェースは、前記メモリコンフィグレーション制御部と接続され、
前記複数の処理ユニットは、前記複数のメモリインターフェースと選択的に接続され、
前記メモリコンフィグレーション制御部は、前記複数の処理ユニットで処理されるアプリケーションの動作モードに応じて、前記複数の処理ユニットからの指示により、前記複数のメモリインターフェースに接続する前記複数のメモリの接続関係を決定することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記複数のメモリは、外部メモリと、複数の内部メモリとを含むことを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
外部処理ユニットに接続されていることを特徴とする半導体集積回路装置。
請求項３記載の半導体集積回路装置において、
前記メモリコンフィグレーション制御部は、前記外部処理ユニットの動作モードに応じて、前記複数の処理ユニットからの指示により、前記複数のメモリインターフェースに接続する前記複数のメモリの接続関係を決定することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記複数のメモリインターフェースと前記複数のメモリとの接続関係は、レジスタによって指定されることを特徴とする半導体集積回路装置。
請求項５記載の半導体集積回路装置において、
前記複数のメモリインターフェースと前記複数のメモリとの接続関係につき、前記レジスタ内のビットごとに設定されることを特徴とする半導体集積回路装置。