JP2000207355A - デ―タ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 一つのバスの共用に際し、ＤＭＡＣの必要と
する帯域幅を保持したまま、ホストＣＰＵの応答速度の
低下を防ぐことができるようにする。 【解決手段】 内部アービタＡ１において、プライオリ
ティエンコーダＡ１４は、０〜３番端子（端子番号の小
さい順にアクセス権の優先度が高い）に与えられるリク
エスト信号をチェックし、アクセス権を与えるデバイス
を決定し、その指定信号Ｓ１０をＲＡＭＣに出力する。
０〜３番端子にはそれぞれリクエストセレクタＡ１５、
１番端子にホストＣＰＵ、２番端子に第１のＤＭＡＣ、
３番端子に第２のＤＭＡＣからのリクエスト信号Ｓ７、
Ｓ８、Ｓ９が与えられる。リクエストセレクタＡ１５で
は、通常はリクエスト出力を停止して、ホストＣＰＵの
優先度を高くし、ＤＭＡＣからのリクエスト信号Ｓ８、
Ｓ９を所定の頻度で出力してホストＣＰＵの優先度より
高くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデジタル放
送受信装置に用いられ、ホストＣＰＵ、グラフィック処
理回路などの複数のデバイスでメモリ装置等のデバイス
を少なくとも一つのバスで共用するためのデータ転送制
御装置に関する。

【０００２】

【従来の技術】近年、テレビジョン放送受信機などで
は、単に受信映像を画面上に映し出すだけでなく、画面
上にグラフィックデータを受信映像に重ねて表示するこ
とによって、ユーザに対してのメニュー表示などを行う
ことが一般的に行われている。ここで、受信映像の信号
処理は主にホストＣＰＵによって行われるが、グラフィ
ックデータについてはホストＣＰＵの負荷を軽減すると
共に処理速度を高速化するため、専用のグラフィック処
理回路が用いられる。

【０００３】但し、それぞれの信号処理に必要なデータ
の格納に関しては、コスト軽減のため、アクセス可能な
バスを一つだけ備えた一つのメモリ装置が用いられ、ホ
ストＣＰＵ、グラフィック処理回路は共通のメモリバス
上に配置され、アービトレーション装置（以下、アービ
タ）により必要に応じて選択的にメモリ装置にアクセス
できるように制御される。このアービタは、ホストＣＰ
Ｕ、グラフィック処理回路からのメモリアクセスを要求
するリクエスト信号を受け取り、予め設定された優先度
に基づいていずれかにメモリアクセス権を与える。

【０００４】すなわち、ホストＣＰＵの優先度をグラフ
ィック処理回路よりも高くした場合、ホストＣＰＵの処
理に支障を来すことがないため、受信映像の表示その他
の処理が確実に行えるが、ホストＣＰＵのメモリアクセ
スが頻繁に行われている状態では、グラフィック処理回
路が必要とするデータ帯域幅をメモリ装置が提供できな
くなるため、グラフィックデータの処理が間に合わなく
なり、その表示に支障を来す。逆に、グラフィック処理
回路の優先度をホストＣＰＵより高くした場合、グラフ
ィックデータの処理・表示が確実に行えるようになる
が、ホストＣＰＵの負荷が上がってくると、ホストＣＰ
Ｕに対してＷＡＩＴ処理が頻繁にかかるようになり、ホ
ストＣＰＵの実行速度が低下してしまう。

【０００５】

【発明が解決しようとする課題】以上述べたように、従
来のテレビジョン放送受信機のように、ＣＰＵ、グラフ
ィック処理回路などの複数種のデバイスを共通のバス上
に配置し、これらのデバイスが少なくとも一つのバスを
通じてデータ転送するシステムに用いられるデータ転送
制御装置にあっては、一つ以上のバスを使用に際してし
てデバイス単位で画一的にアクセス権の優先度を設定し
ているため、優先度の低い側のデバイスの処理に破綻が
生じたり、実行速度が低下してしまうことが多い。

【０００６】本発明は、上記の問題を解決し、複数のデ
バイスのバスへのアクセス権優先度をそれぞれの処理状
態に応じて適応的に調整し、バス使用の効率を高めるこ
とのできるデータ転送制御装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、少なくとも一つのバスを通じてデータ転
送を行う複数のデバイスを備え、そのうち少なくともひ
とつは前記データ転送において所定の帯域を必要とする
データ処理装置に用いられるデータ転送制御装置におい
て、前記複数のデバイスからのデータ転送要求に応じ
て、どのデバイスにデータ転送する権限を与えるかを決
定するアービトレーション装置を備え、前記アービトレ
ーション装置は、前記データ転送において所定の帯域を
必要とするデバイスに対して所定の頻度で最高位の優先
順位を与え、前記所定の頻度以外の期間にはその優先度
を下げるように制御を行うことを特徴とする。

【０００８】この構成によれば、一つのデバイスをデー
タ転送に必要な帯域が異なる複数のデバイスがアクセス
する場合でも、データ転送に一定の帯域幅のデバイスの
必要とする帯域幅を保持したまま、他のデバイスの応答
速度の低下を防ぐことができる。また、通常使用するデ
バイスのアクセス頻度が低い場合には、そのデバイスが
アクセスのために待たされることはなく、そのデバイス
のアクセス頻度が高い場合でも、その合間を有効に利用
して所定の帯域幅の必要なデバイスがアクセスするた
め、結果的に通常使用するデバイスがアクセスのために
待たされる確率が低くなり、実行速度を向上させること
ができる。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１０】図１は本発明が適用されるデジタル放送受
信機の構成を示すものである。ここでは、デジタル放送
の内容として、映像と音声だけでなく、番組案内等の付
加データの放送も行われるものとし、受信機側で受信し
た付加データをグラフィックとして画面に表示する機能
を有するものとする。

【００１１】図１において、端子１１には図示しないチ
ューナにより復調された放送信号が供給される。この放
送信号はトランスポート処理部１２で映像信号、音声信
号、付加データに分離される。このうち、映像信号は映
像処理部１３へ、音声信号は音声処理部１４へ、付加デ
ータはホスト処理部１５へ送られ、それぞれ再生処理さ
れる。尚、トランスポート処理部１２、映像処理部１
３、音声処理部１４の処理はホスト処理部１５で管理さ
れる。

【００１２】上記映像処理部１３から出力される映像信
号はホスト処理部１５に送られる。このホスト処理部１
５は、その内部で付加データからグラフィック映像を再
生し、映像処理部１３からの受信映像に重ね合わせて出
力する。この合成映像信号は端子１６から図示しない映
像表示装置に出力され、表示される。また、上記音声処
理部１４から出力される音声信号は端子１７から図示し
ない音響再生装置に出力され、音響再生される。

【００１３】図２は上記ホスト処理部１５の具体的な構
成を示すもので、ホストＣＰＵ１５１はトランスポート
処理部１２からの付加データを解読し、グラフィックデ
ータを作成する。ここで作成されたグラフィックデータ
は、ＲＡＭコントローラ（以下、ＲＡＭＣ）１５２を通
してＲＡＭ１８に書き込まれる。このとき、ホストＣＰ
Ｕ１５１は後述のアービタ１５９にメモリ装置１８をア
クセスするためのリクエスト信号Ｓ７を送る。

【００１４】一方、第１及び第２のＤＭＡＣ（Direct M
emory Access Controller)１５３、１５４は、それぞれ
対応的に設けられた第１及び第２のＦＩＦＯ１５５、１
５６からの要求に応じてＲＡＭ１８からグラフィックデ
ータを読み出すもので、ここで読み出されたグラフィッ
クデータはそれぞれ第１及び第２のＦＩＦＯ１５５、１
５６に蓄積され、順次、第１及び第２の表示制御部１５
７、１５８に出力されて、映像処理部１３からの受信映
像信号に重ねて端子１６に出力する。このとき、ＦＩＦ
Ｏ１５５、１５６は、空き容量が一回のＤＭＡ転送のサ
イズよりも大きくなった時点でＤＭＡＣ１５３、１５４
にリクエスト信号を出力するように指示し、ＤＭＡＣ１
５３、１５４はその指示を受けてリクエスト信号Ｓ８、
Ｓ９をアービタ１５９に出力する。

【００１５】このアービタ１５９は、ＲＡＭ１８へのア
クセスが可能になったタイミング（Ｓ１１）をＲＡＭＣ
１５２経由で知り、ホストＣＰＵ１５１、ＤＭＡＣ１５
３、１５４からのリクエスト信号Ｓ７、Ｓ８、Ｓ９をチ
ェックし、どれにＲＡＭ１８のアクセス権を与えるかを
求める。アクセス権をどれに与えるかを決定した後、そ
の選択信号Ｓ１０をＲＡＭＣ１５２に返すと共に、ホス
トＣＰＵ１５１、ＤＭＡＣ１５３、１５４のいずれかに
アクセスを許可するアクノリッジ信号Ｓ４、Ｓ５、Ｓ６
を返す。ＲＡＭＣ１５２は、アービタ１５９からの選択
信号Ｓ１０を元に、ホストＣＰＵ１５１、ＤＭＡＣ１５
３、１５４からのアドレス／データ信号Ｓ１、Ｓ２、Ｓ
３のいずれかを選択し、ＲＡＭ１８へのアクセスを行
う。

【００１６】図３は上記アービタ１５９の内部構成を示
すもので、内部アービタＡ１は、端子Ａ２からのタイミ
ング信号を元に、ホストＣＰＵ１５１、第１及び第２の
ＤＭＡＣ１５３、１５４からのリクエスト信号Ｓ７、Ｓ
８、Ｓ９をチェックし、アクセス権を与えるデバイスを
決定して、その指定信号Ｓ１０をＲＡＭＣ１５２に出力
する。アクノリッジ処理回路Ａ３は、ＲＡＭＣ１５２か
らのタイミング信号Ｓ１１に基づき、ホストＣＰＵ１５
１、第１及び第２のＤＭＡＣ１５３、１５４のいずれか
にアクノリッジ信号Ｓ４、Ｓ５、Ｓ６を出力し、これに
基づきホストＣＰＵ１５１及びはＤＭＡＣ１５３、１５
４動作する。

【００１７】ここで、図４に上記内部アービタＡ１の従
来の構成例を示し、その問題点について説明する。

【００１８】図４において、（ａ）はホストＣＰＵ１５
１の優先度をＤＭＡＣ１５３、１５４の優先度より高く
場合、（ｂ）はＤＭＡＣ１５３、１５４の優先度をホス
トＣＰＵ１５１の優先度より高くした場合の構成を示
す。内部アービタＡ１はプライオリティエンコーダＡ１
１を備える。このエンコーダＡ１１は、０番端子、１番
端子、２番端子に与えられるリクエスト信号をチェック
し、アクセス権を与えるデバイスを決定し、その指定信
号Ｓ１０をＲＡＭＣ１５２に出力する。ここでは、端子
番号の小さい順にアクセス権の優先度が高いものとす
る。

【００１９】図４（ａ）では、０番端子にホストＣＰＵ
１５１からのリクエスト信号Ｓ７が与えられ、１番端子
にＤＭＡＣ１５３からのリクエスト信号Ｓ８が与えら
れ、２番端子にＤＭＡＣ１５４からのリクエスト信号Ｓ
９が与えられており、ホストＣＰＵ１５１、ＤＭＡＣ１
５３、ＤＭＡＣ１５４の順に優先度が高くなっている。
図４（ｂ）では、０番端子にＤＭＡＣ１５３からのリク
エスト信号Ｓ７が与えられ、１番端子にＤＭＡＣ１５４
からのリクエスト信号Ｓ８が与えられ、２番端子にホス
トＣＰＵ１５１からのリクエスト信号Ｓ９が与えられて
おり、ホストＣＰＵ１５１、ＤＭＡＣ１５３、ＤＭＡＣ
１５４の順に優先度が高くなっている。

【００２０】図５乃至図８にＦＩＦＯ１５５、１５６の
データ容量の推移とメモリーサイクルとの関係を示す。
ここで、ＲＡＭ１８は、１５０Ｍｂｙｔｅ／ｓｅｃの転
送能力を持つと仮定する。また、表示制御部１５７は５
０Ｍｂｙｔｅ／ｓｅｃのデータ帯域幅が必要と仮定す
る。また、表示制御部１５８は３０Ｍｂｙｔｅ／ｓｅｃ
のデータ帯域幅を必要とすると仮定する。この場合、Ｄ
ＭＡＣ１５３は、平均的には３サイクルに一回のアクセ
スが必要である。また、ＤＭＡＣ１５４は、平均的には
５サイクルに一回のアクセスが必要である。

【００２１】尚、図５乃至図８において、（ａ）はＦＩ
ＦＯ１５５のデータ容量の推移、（ｂ）はＦＩＦＯ１５
６のデータ容量の推移、（ｃ）はＤＭＡＣ１５３、１５
４、ホストＣＰＵ１５１のアクセスしたいタイミング
（図中Ａ、ＢがＤＭＡＣ１５３、１５４のアクセス要求
タイミング、ＣがホストＣＰＵ１５１のアクセス要求タ
イミング、Ｃ′はホストＣＰＵ１５１の実際のアクセス
タイミング）を示す。

【００２２】図５の例は、内部アービタＡ１１を図４
（ｂ）の構成とした場合であり、ホストＣＰＵ１５１の
アクセスが７回に３回となっている。この場合、ホスト
ＣＰＵ１５１はＤＭＡＣ１５３、１５４がアクセスして
いない期間にしかアクセスできない。ＤＭＡＣ１５３、
１５４はその必要帯域幅が満たされ、ＦＩＦＯ１５５、
１５６のデータが空になることはない。しかし、ホスト
ＣＰＵ１５１のアクセスは、第４、第５サイクルにおい
てＤＭＡＣ１５３、１５４のアクセスと競合し、優先順
位の低いホストＣＰＵ１５１のアクセスは２サイクル遅
延してしまう。結局、１５サイクル目まででは、ＤＭＡ
Ｃ１５３、１５４のアクセスがない場合なら７回アクセ
スできたはずのものが、ＤＭＡＣ１５３、１５４のアク
セスがある場合には５回しかアクセスできない。ホスト
ＣＰＵ１５３の実行はこの１５サイクルの間に６サイク
ル遅延したことになる。

【００２３】図６の例は、内部アービタＡ１１を図４
（ａ）の構成とした場合であり、ホストＣＰＵ１５１の
アクセスが７回に３回となっている。この場合、ホスト
ＣＰＵ１５１のアクセスしていない期間にＤＭＡＣ１５
３、１５４がアクセスすることで、それぞれの必要帯域
幅が満たされ、ＦＩＦＯ１５５、１５６のデータが空に
なることはない。

【００２４】図７の例は、内部アービタＡ１１を図４
（ａ）の構成とする場合であり、ホストＣＰＵ１５１の
アクセスが７回に５回となっている。この場合、ホスト
ＣＰＵ１５１のアクセスしていない期間にＤＭＡＣ１５
３、１５４がアクセスするが、ＤＭＡＣ１５３、１５４
それぞれの必要帯域幅が満たされず、ＦＩＦＯ１５５、
１５６のデータが空になり、表示グラフィック画面に破
綻が生じる。

【００２５】図８の例は、内部アービタＡ１１を図４
（ｂ）の構成とする場合であり、ホストＣＰＵ１５１の
アクセスは７回に５回となっている。この場合、ＤＭＡ
Ｃ１５３、１５４のアクセスしていない期間にしかホス
トＣＰＵ１５１はアクセスできない。ＤＭＡＣ１５３、
１５４は、その必要帯域幅が満たされ、ＦＩＦＯ１５
５、１５６のデータが空になることはない。しかし、ホ
ストＣＰＵ１５１のアクセスは、ＤＭＡＣ１５３、１５
４のアクセスと競合し、優先順位の低いホストＣＰＵ１
５１のアクセスは遅延される。

【００２６】以上の説明から明らかなように、内部アー
ビタＡ１１の構成として、図４（ａ）を採用すればホス
トＣＰＵ１５１の実行遅延は生じないが、ホストＣＰＵ
１５１のアクセス頻度が多くなると、グラフィック画像
が破綻する。これに対し、図４（ｂ）を採用すれば、ホ
ストＣＰＵ１５１のアクセス頻度が低い場合であって
も、ホストＣＰＵ１５１の実行速度の低下が生じる。

【００２７】そこで、本発明では、内部アービタＡ１１
の構成として、通常はホストＣＰＵ１５１の優先度を高
くし、ＤＭＡＣ１５３、１５４（ＦＩＦＯ１５５、１５
６）からのリクエストを、所定の頻度でホストＣＰＵ１
５１の優先度より高くする機構を備えるようにした。こ
の構成によれば、通常はホストＣＰＵ１５１の優先度が
高いので、ホストＣＰＵ１５１のアクセス応答を向上さ
せることができる。ホストＣＰＵ１５１のリクエストの
頻度が低いときには、ＤＭＡＣ１５３、１５４はその合
間を縫ってアクセスを行い、ホストＣＰＵ１５１のリク
エストの頻度が上がってその合間がＤＭＡＣ１５３、１
５４の必要とする帯域を下回った場合には、所定の頻度
で最高位に挙げられたタイミングでデータにアクセスで
きるので、ＤＭＡＣ１５３、１５４の必要な帯域を確保
することができる。

【００２８】以下、図９乃至図１４を参照して、本発明
の実施の形態を詳細に説明する。

【００２９】図９は本発明に係るデータ転送制御装置を
上記ホスト処理部１５のアービタ１５９における内部ア
ービタＡ１に適用した場合の構成を示すものである。こ
の内部アービタＡ１は、４つのリクエスト信号を受付可
能なプライオリティエンコーダＡ１４と２つのリクエス
ト信号を選択的に導出するリクエストセレクタＡ１５を
備える。

【００３０】上記プライオリティエンコーダＡ１４は、
０番端子、１番端子、２番端子、３番端子に与えられる
リクエスト信号をチェックし、アクセス権を与えるデバ
イスを決定し、その指定信号Ｓ１０をＲＡＭＣ１５３に
出力する。ここでは、端子番号の小さい順にアクセス権
の優先度が高いものとする。この実施形態では、０番端
子にリクエストセレクタＡ１５からのリクエスト信号が
与えられ、１番端子にホストＣＰＵ１５１からのリクエ
スト信号Ｓ７が与えられ、２番端子に第１のＤＭＡＣ１
５３からのリクエスト信号Ｓ８が与えられ、３番端子に
第２のＤＭＡＣ１５４からのリクエスト信号Ｓ９が与え
られる。

【００３１】すなわち、上記プライオリティエンコーダ
Ａ１４は、リクエストセレクタＡ１５で選択されたリク
エスト信号が最も高く、次にホストＣＰＵ１５１のリク
エスト信号Ｓ７、その次に第１のＤＭＡＣ１５３のリク
エスト信号Ｓ８、その次に第２のＤＭＡＣ１５４のリク
エスト信号Ｓ９の優先順位でリクエスト信号の判定を行
い、ＲＡＭＣ１５２にその判定結果を出力する。

【００３２】上記リクエストセレクタＡ１５の具体的な
構成を図１０に示す。カウンタＡ１５１はＲＡＭＣ１５
２からのメモリアクセスタイミング信号Ｓ１１でカウン
トアップし、レジスタＡ１５２からのリセット信号によ
り初期値に戻るもので、そのカウント出力はアドレスと
してレジスタＡ１５２に供給される。

【００３３】このレジスタＡ１５２は、カウンタＡ１５
１からのカウント値によりアドレッシングされるもの
で、図１１に示すように、カウント値それぞれに対応付
けられたリクエスト選択肢（Ａは第１のＤＭＡＣ１５３
のリクエスト選択、Ｂは第２のＤＭＡＣ１５４のリクエ
スト選択、−は出力停止（あるいは「０」出力選択を意
味する）及びカウンタリセットのテーブルを格納し、カ
ウント値に対応するリクエスト選択肢情報をセレクタＡ
１５３に送り、カウント値「１４」でリセット信号をカ
ウンタＡ１５１に送る。

【００３４】尚、上記レジスタＡ１５２に格納されるテ
ーブルの内容は、詳細は図示しないが、ホストＣＰＵ１
５１を通じて適宜変更可能となっている。

【００３５】レジスタＡ１５２から読み出された選択肢
情報はセレクタＡ１５３に与えられる。このセレクタＡ
１５３は、第１及び第２のＤＭＡＣ１５３、１５４のリ
クエスト信号Ｓ８、Ｓ９の他、「０」信号（リクエスト
なし）を入力し、レジスタＡ１５２からの選択肢情報に
基づいていずれかの信号を出力する。

【００３６】図１１に示すテーブルによれば、選択肢デ
ータは３回に一回の割合でＡが、５回に一回の割合でＢ
を示すようになっている。したがって、第１、第２のＤ
ＭＡＣ１５３、１５４からリクエスト信号がくれば、必
ずこの頻度でリクエストに応じることができる。

【００３７】図１２、図１３は、本発明を使用した場合
のＦＩＦＯ１５５、１５６のデータ容量の推移とメモリ
ーサイクルとの関係を示すものである。ここで、ＲＡＭ
１８は、１５０Ｍｂｙｔｅ／ｓｅｃの転送能力を持つと
仮定する。また、表示制御部１５７は５０Ｍｂｙｔｅ／
ｓｅｃのデータ帯域幅が必要と仮定する。また、表示制
御部１５８は３０Ｍｂｙｔｅ／ｓｅｃのデータ帯域幅を
必要とすると仮定する。この場合、ＤＭＡＣ１５３は、
平均的には３サイクルに一回のアクセスが必要であり、
ＤＭＡＣ１５４は、平均的には５サイクルに一回のアク
セスが必要である。

【００３８】尚、図１２、図１３において、（ａ）はＦ
ＩＦＯ１５５のデータ容量の推移、（ｂ）はＦＩＦＯ１
５６のデータ容量の推移、（ｃ）はＤＭＡＣ１５３、１
５４、ホストＣＰＵ１５１のアクセスしたいタイミング
（図中Ａ、ＢがＤＭＡＣ１５３、１５４のアクセス要求
タイミング、ＣがホストＣＰＵ１５１のアクセス要求タ
イミング）を示す。

【００３９】図１２の場合は、ホストＣＰＵ１５１のア
クセスは７回に５回である。ＤＭＡＣ１５３、１５４の
要求する帯域は、それぞれ１／３、１／５であるのに対
し、ホストＣＰＵ１５１が必要とする帯域が５／７で、
その合計は１を超えるため、ホストＣＰＵ１５１はメモ
リアクセス要求を待たなければならない。ホストＣＰＵ
１５１は待たされることにより、結果的に使用帯域が７
／１５に押さえ込まれる。

【００４０】図１２の場合は、ホストＣＰＵ１５１のア
クセスは、ＤＭＡＣがなければ７回に５回の頻度で発生
する。ＤＭＡＣ１５３、１５４の要求があれば、その優
先度が最高値になった場合に限ってその瞬間にＤＭＡＣ
１５３、１５４はメモリーアクセスを行う。これによ
り、ＤＭＡＣ１５３、１５４が必要とする帯域幅が満た
される。これとホストＣＰＵ１５１のアクセスタイミン
グが同じときには、ホストＣＰＵ１５１のアクセスは待
たされる。これは、ホストＣＰＵ１５１がアクセスする
タイミングであるかどうかに関わらない。ＤＭＡＣ１５
３、１５４の要求がない場合とホストＣＰＵ１５１の要
求がない場合とが重なる場合があり、この瞬間はメモリ
サイクルは使用されず、無駄となる。ＦＩＦＯ１５５、
１５６のサイズを大きくとってもこの状況に差はない。

【００４１】図１３の場合は、ホストＣＰＵ１５１のア
クセスは７回に３回である。ホストＣＰＵ１５１のアク
セスしていない期間にＤＭＡＣ１５３、１５４がアクセ
スすることでき、それぞれの必要帯域幅が満たされ、Ｆ
ＩＦＯ１５５、１５６のデータが空になることはない。
ホストＣＰＵ１５１がＤＭＡＣ１５３、１５４のアクセ
スのために待たされることはない。

【００４２】図１４は上記内部アービタＡ１の他の構成
例を示すもので、プライオリティエンコーダＡ１４及び
リクエストセレクタＡ１５で構成される点は図９の場合
と同じである。この例では、ＤＭＡＣ１５３、１５４か
ら、ＦＩＦＯ１５５、１５６の空き容量が一回のメモリ
アクセスでアクセスするデータ量より大きくなったとき
に発生するリクエスト信号Ｓ８１、Ｓ９１（この閾値を
閾値１と呼ぶことにする。）と、ＦＩＦＯ１５５、１５
６の残りのデータ量がある閾値より低くなったときに発
生するリクエスト信号Ｓ８２、Ｓ９２（この閾値は、こ
の閾値以上のデータがＦＩＦＯ中に存在すれば、次にメ
モリアクセス権が回ってくる最大待ち時間の時間の間に
はＦＩＦＯ中のデータが空になることがない、という条
件で設定される。この閾値を閾値２と呼ぶことにす
る。）が与えられる。

【００４３】この内部アービタＡ１では、リクエストセ
レクタＡ１５にＤＭＡＣ１５３、１５４からのリクエス
ト信号Ｓ８２、Ｓ９２が与えられ、その選択信号がエン
コーダＡ１４の０番端子に与えられる。また、エンコー
ダＡ１４の１番端子にはホストＣＰＵ１５１からのリク
エスト信号Ｓ７が与えられ、２番端子には第１のＤＭＡ
Ｃ１５３からのリクエスト信号Ｓ８１が与えられ、３番
端子には第２のＤＭＡＣ１５４からのリクエスト信号Ｓ
９１が与えられる。

【００４４】上記構成による内部アービタＡ１の処理
を、図１２及び図１３を参照して説明する。

【００４５】図１２（ａ）、（ｂ）中、一点鎖線は閾値
１のレベルを示し、点線は閾値２のレベルを示す。ま
た、図１２（ａ）で上の点線はＦＩＦＯ１５５のサイズ
上限を示す。これを超えてデータを入力することはでき
ない。閾値１を下回った場合のリクエスト信号Ｓ８１、
Ｓ９１がエンコーダＡ１４の２番端子、３番端子に与え
られ、閾値２を下回った場合のリクエスト信号Ｓ８２、
Ｓ９２がリクエストセレクタＡ１５で選択され、エンコ
ーダＡ１４の０番端子に与えられる。このため、閾値２
を下回った場合の選択されたリクエストに対しては最高
位の優先順位でメモリアクセス権が与えられる。

【００４６】ホストＣＰＵ１５１からのリクエスト信号
Ｓ７は、リクエストセレクタＡ１５によって選択された
リクエストのために遅延されるが、ホストＣＰＵ１５１
のアクセスが行われない第１２,１３番目のメモリーサ
イクルでもＤＭＡＣ１５３、１５４のアクセスが行わ
れ、ＦＩＦＯ１５５、１５６が満たされるため、その後
のメモリーサイクルでＤＭＡＣ１５３、１５４のリクエ
ストの優先度が高くなる確率が減少する。その結果、ホ
ストＣＰＵ１５１の優先度が高くなる頻度が上昇し、結
果的にホストＣＰＵ１５１の実行速度が向上する。図８
の場合と比較すると、２１のメモリーサイクル中、図８
の場合は８回しかホストＣＰＵ１５１はアクセスできな
かったが、本発明の図１２の場合には１０回アクセスす
ることができている。

【００４７】尚、ＦＩＦＯ１５５、１５６の保有データ
が中央の点線（閾値２）を下回った場合は、データ転送
に対する要求は逼迫しているが、下回らなくてもＦＩＦ
Ｏの容量の許す限りデータの転送は可能である。リクエ
ストはデータ残量が中央の点線を下回った場合のみ出す
場合と、中央の点線を下回ったときに出すリクエスト
と、まだデータ転送してもＦＩＦＯがあふれない場合と
で出すというように、２種類のリクエストを出す場合が
ある。これらの種類のリクエストをそれぞれ高優先リク
エスト、低優先リクエストと呼ぶことにする。

【００４８】このような場合、高優先リクエストは図１
４においてリクエストセレクタＡ１５に与えられ、低優
先リクエストはエンコーダＡ１４の２番端子、３番端子
に与えられる。低優先リクエストは出る頻度が高くなる
が、ホストＣＰＵ１５１からのリクエストの優先度が高
いためにホストＣＰＵ１５１のリクエストが待たされる
ことはない。また、ＤＭＡＣ１５３、１５４は、ホスト
ＣＰＵ１５１からのリクエストがない限り、その間隙を
衝いて早めにデータ転送しようとすることになり、メモ
リー帯域が無駄なく使用できる。その結果、ホストＣＰ
Ｕ１５１がアクセスしたいときにアクセスできる確率が
高くなる。

【００４９】したがって、上記実施形態の構成によれ
ば、一つのメモリ装置をホストＣＰＵとＤＭＡＣの両方
がアクセスする場合でも、ＤＭＡＣの必要とするメモリ
ーバンド幅を保持したまま、ホストＣＰＵの応答速度の
低下を防ぐことができる。また、ホストＣＰＵのアクセ
ス頻度が低い場合には、ホストＣＰＵがメモリアクセス
のために待たされることはなく、ホストＣＰＵのアクセ
ス頻度が高い場合でも、その合間を有効に利用してＤＭ
ＡＣがアクセスするため、結果的にホストＣＰＵがメモ
リアクセスのために待たされる確率が低くなり、実行速
度を向上させることができる。

【００５０】尚、本発明は上記実施形態のようなホスト
ＣＰＵ、ＤＭＡＣのメモリアクセス制御に限定されるも
のではなく、少なくとも一つのバスを通じてデータ転送
を行う複数デバイスを備え、そのうち少なくともひとつ
はデータ転送において所定の帯域を必要とするデータ処
理装置に適用可能であることはいうまでもない。

【００５１】

【発明の効果】以上のように本発明によれば、複数のデ
バイスのバスへのアクセス権優先度をそれぞれの処理状
態に応じて適応的に調整し、バス使用の効率を高めるこ
とのできるデータ転送制御装置を提供することができ
る。

【図面の簡単な説明】

【図１】 本発明が適用されるデジタル放送受信機の構
成を示すブロック図。

【図２】 図１の受信機に用いられるホスト処理部の具
体的な構成を示すブロック図。

【図３】 図２のホスト処理部に用いられるアービタの
内部構成を示すブロック図。

【図４】 図３のアービタに用いられる内部アービタの
従来の構成例を示すブロック図。

【図５】 図４に示す従来の内部アービタのＦＩＦＯの
データ容量の推移とメモリーサイクルとの関係（優先度
がＡ＞Ｂ＞Ｃの場合）を示す図。

【図６】 図４に示す従来の内部アービタのＦＩＦＯの
データ容量の推移とメモリーサイクルとの関係（優先度
がＣ＞Ａ＞Ｂの場合）を示す図。

【図７】 図４に示す従来の内部アービタのＦＩＦＯの
データ容量の推移とメモリーサイクルとの関係（優先度
がＣ＞Ａ＞ＢでホストＣＰＵのアクセスが多い場合）を
示す図。

【図８】 図４に示す従来の内部アービタのＦＩＦＯの
データ容量の推移とメモリーサイクルとの関係（優先度
がＡ＞Ｂ＞ＣでホストＣＰＵのアクセスが多い場合）を
示す図。

【図９】 本発明に係るデータ転送制御装置を上記ホス
ト処理部のアービタにおける内部アービタに適用した場
合の実施の形態の構成を示すブロック図。

【図１０】 同実施形態の内部アービタに用いられるリ
クエストセレクタの具体的な構成を示すブロック図。

【図１１】 図１０のリクエストセレクタのレジスタに
格納されるテーブル内容を示す図。

【図１２】 本発明を使用した場合のＦＩＦＯのデータ
容量の推移とメモリーサイクルとの関係を示す図。

【図１３】 本発明を使用した場合のＦＩＦＯのデータ
容量の推移とメモリーサイクルとの関係を示す図。

【図１４】 上記内部アービタの本発明に係る他の構成
例を示す図。

【符号の説明】

１２…トランスポート処理部、１３…映像処理部、１４
…音声処理部、１５…ホスト処理部、１８…ＲＡＭ、１
５１…ホストＣＰＵ、１５２…ＲＡＭＣ、１５３…第１
のＤＭＡＣ、１５３…第２のＤＭＡＣ、１５４…第１の
ＦＩＦＯ、１５５…第２のＦＩＦＯ、１５７…第１の表
示制御部、１５８…第２の表示制御部、１５９…アービ
タ、Ａ１…内部アービタ、Ａ１４…プライオリティエン
コーダ、Ａ１５…リクエストセレクタ、Ａ１５１…カウ
ンタ、Ａ１５２…レジスタ、Ａ１５３…セレクタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】少なくとも一つのバスを通じてデータ転送
   を行う複数のデバイスを備え、そのうち少なくともひと
   つは前記データ転送において所定の帯域を必要とするデ
   ータ処理装置に用いられるデータ転送制御装置におい
   て、 前記複数のデバイスからのデータ転送要求に応じて、ど
   のデバイスにデータ転送する権限を与えるかを決定する
   アービトレーション装置を備え、 前記アービトレーション装置は、前記データ転送におい
   て所定の帯域を必要とするデバイスに対して所定の頻度
   で最高位の優先順位を与え、前記所定の頻度以外の期間
   にはその優先度を下げるように制御を行うことを特徴と
   するデータ転送制御装置。
2. 【請求項２】前記所定の頻度は可変であることを特徴と
   する請求項１記載のデータ転送制御装置。
3. 【請求項３】前記アービトレーション装置は、前記デバ
   イスのデータ転送のタイミングに応じてカウントアップ
   するカウンタと、予め前記複数のデバイスの選択肢情報
   が格納され、前記カウンタの値に応じて前記選択肢情報
   の中から対応するデバイスを指定するレジスタと、この
   レジスタの出力に応じて前記複数のデバイスからのデー
   タ転送要求の中から最高位の優先順位となる要求を一つ
   選択するセレクタとを備えることを特徴とする請求項1
   記載のデータ転送制御装置。
4. 【請求項４】前記レジスタは書き換え可能であることを
   特徴とする請求項３記載のデータ転送制御装置。
5. 【請求項５】前記データ転送において所定の帯域を必要
   とするデバイスとして、転送データを一時的に格納する
   ＦＩＦＯ（ファーストインファーストアウト）メモリ装
   置を備え、前記ＦＩＦＯメモリ装置がデータ保有量に応
   じた少なくとも二種類のデータ転送要求を発生すると
   き、前記アービトレーション装置は、前記二種類のデー
   タ転送要求のうちの一種類を取り込んで前記セレクタに
   送ることを特徴とする請求項３または４記載のデータ転
   送制御装置。