JP2002506251A - 共有メモリを有するマルチプロセッサ装置 - Google Patents
共有メモリを有するマルチプロセッサ装置Info
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
Abstract
(57)【要約】
本発明はコンピュータ装置において複数のプロセッサの間でデータメモリを共有する方法および装置を提供する。本発明の方法および装置では、複数のプロセッサがＮビット帯域幅のデータメモリをアクセスするためにデータメモリに複数のプロセッサが結合されている。本発明はデータメモリをアクセスするためのアクティブ信号を複数のプロセッサから受ける。データメモリに対するアクセスを要求するプロセッサがアクティブ信号を主張する。アクティブ信号を主張しているプロセッサのうち、データメモリに対するメモリマスタとしてプロセッサが選択される。その後で本発明はＮビット幅のデータを選択されたプロセッサとデータメモリの間で、クロックサイクルにより定められたタイムスロット内に転送する。所与のタイムスロット中にはただ１つのプロセッサがデータメモリに対するアクセスを許される。本発明の好適な実施形態では、Ｎビット帯域幅は全てのプロセッサのデータ要求を受け容れるために十分大きい。
Description
【０００１】
本発明はプロセッサメモリの分野に関するものである。更に詳しく言えば、本
発明は多数のプロセッサの間で共有される１つのメモリユニットを有するプロセ
ッサアーキテクチャに関するものである。ここで開示する１つの実施形態では、
割り込み型時間多重化共有アクセスが記述される。
発明は多数のプロセッサの間で共有される１つのメモリユニットを有するプロセ
ッサアーキテクチャに関するものである。ここで開示する１つの実施形態では、
割り込み型時間多重化共有アクセスが記述される。
【０００２】
今日のコンピュータ技術は、種々の特殊化されたタスクを行うために専用メモ
リユニットを有する補助プロセッサに一般に依存している。とくにメディア処理
においては、最新の消費者娯楽アプリケーションは、ビデオ、オーディオ、およ
びゲームで遊ぶための画像データ、映像および音声の記録、教育ソフトウエア等
を処理するためにメディア・プロセッサを利用している。たとえば、それの一般
的なメディアプロセッサに加えて、コンピュータは画像データを処理する画像プ
ロセッサ、ＭＰＥＧビデオデータを復号するＭＰＥＧビデオデコーダ、ＭＰＥＧ
オーディオデータを復号するＭＰＥＧオーディオデコーダなどの特殊化されたプ
ロセッサを含むことができる。それらの特殊化されたプロセッサ（すなわち、ユ
ニット）のおのおのはそれ自身の専用論理およびメモリ資源を通常有する。した
がって、各プロセッサはコンピュータにデータメモリと支援論理回路を付加する
。
リユニットを有する補助プロセッサに一般に依存している。とくにメディア処理
においては、最新の消費者娯楽アプリケーションは、ビデオ、オーディオ、およ
びゲームで遊ぶための画像データ、映像および音声の記録、教育ソフトウエア等
を処理するためにメディア・プロセッサを利用している。たとえば、それの一般
的なメディアプロセッサに加えて、コンピュータは画像データを処理する画像プ
ロセッサ、ＭＰＥＧビデオデータを復号するＭＰＥＧビデオデコーダ、ＭＰＥＧ
オーディオデータを復号するＭＰＥＧオーディオデコーダなどの特殊化されたプ
ロセッサを含むことができる。それらの特殊化されたプロセッサ（すなわち、ユ
ニット）のおのおのはそれ自身の専用論理およびメモリ資源を通常有する。した
がって、各プロセッサはコンピュータにデータメモリと支援論理回路を付加する
。
【０００３】 先行技術の図１は、専用メモリユニットを有するプロセッサで構成されたコン
ピュータ装置の例を示す。このコンピュータ装置は、メインメモリ１０２と、専
用画像メモリ１０４と、専用コプロセッサメモリ１０５との３つの別々のメモリ
ユニットを含む。メインメモリ１０２はメインメモリコントローラ１１０を介し
て信号プロセッサ１０６に対してデータの高速アクセスを行う。専用画像メモリ
１０４は画像メモリコントローラ１１４を介して画像プロセッサ１１２に対して
画像データの高速アクセスを行う。また、専用コプロセッサメモリ１０５はコプ
ロセッサメモリコントローラ１１８を介して、コプロセッサ１１６により用いら
れるデータに対して高速アクセスを行う。この装置の構成では、信号プロセッサ
１０６はメインメモリ１０２に対して読出し／書込みアクセスを行うが、専用画
像メモリ１０４または専用コプロセッサメモリ１０５に対してはアクセスしない
。同様に、コプロセッサは専用コプロセッサメモリ１０５に対して読出し／書込
みアクセスを行うが、メインメモリ１０２または専用画像メモリ１０４に対して
はアクセスしない。同様に、画像プロセッサ１１２は専用画像メモリ１０４に対
して読出し／書込みアクセスを行うが、メインメモリ１０２または専用コプロセ
ッサメモリ１０５に対してはアクセスしない。
ピュータ装置の例を示す。このコンピュータ装置は、メインメモリ１０２と、専
用画像メモリ１０４と、専用コプロセッサメモリ１０５との３つの別々のメモリ
ユニットを含む。メインメモリ１０２はメインメモリコントローラ１１０を介し
て信号プロセッサ１０６に対してデータの高速アクセスを行う。専用画像メモリ
１０４は画像メモリコントローラ１１４を介して画像プロセッサ１１２に対して
画像データの高速アクセスを行う。また、専用コプロセッサメモリ１０５はコプ
ロセッサメモリコントローラ１１８を介して、コプロセッサ１１６により用いら
れるデータに対して高速アクセスを行う。この装置の構成では、信号プロセッサ
１０６はメインメモリ１０２に対して読出し／書込みアクセスを行うが、専用画
像メモリ１０４または専用コプロセッサメモリ１０５に対してはアクセスしない
。同様に、コプロセッサは専用コプロセッサメモリ１０５に対して読出し／書込
みアクセスを行うが、メインメモリ１０２または専用画像メモリ１０４に対して
はアクセスしない。同様に、画像プロセッサ１１２は専用画像メモリ１０４に対
して読出し／書込みアクセスを行うが、メインメモリ１０２または専用コプロセ
ッサメモリ１０５に対してはアクセスしない。
【０００４】 不幸なことに、各処理ユニットのためのそれらの専用メモリやコントローラに
よって、プロセッサのコンピュータ負荷の変動と、集積化されるチップの貴重な
ダイの面積の非効率的な使用とのために資源の重複になる。たとえば、１つの瞬
間に、ユーザーはコンピュータ上でムービーを見ることができる。映画の上映に
含まれるビデオ処理にはビデオとオーディオの処理のみを伴う。この時間中は画
像プロセッサはアイドルのままである。逆に、ユーザーはコンピュータでゲーム
ができる。ゲームをするにはビデオ処理は通常要しない。画像プロセッサおよび
オーディオプロセッサをゲームを行うためのデータの処理に含ませることができ
る。これは、プロセッサがアイドルすなわち動作していない時はそれの専用メモ
リが常に利用されていないことを意味する。使用されていないメモリはチップ内
のダイの面積を通常占めるので、それがアイドル時間中にチップに重荷を負わせ
るためにそれはコストに直接はねかえる。
よって、プロセッサのコンピュータ負荷の変動と、集積化されるチップの貴重な
ダイの面積の非効率的な使用とのために資源の重複になる。たとえば、１つの瞬
間に、ユーザーはコンピュータ上でムービーを見ることができる。映画の上映に
含まれるビデオ処理にはビデオとオーディオの処理のみを伴う。この時間中は画
像プロセッサはアイドルのままである。逆に、ユーザーはコンピュータでゲーム
ができる。ゲームをするにはビデオ処理は通常要しない。画像プロセッサおよび
オーディオプロセッサをゲームを行うためのデータの処理に含ませることができ
る。これは、プロセッサがアイドルすなわち動作していない時はそれの専用メモ
リが常に利用されていないことを意味する。使用されていないメモリはチップ内
のダイの面積を通常占めるので、それがアイドル時間中にチップに重荷を負わせ
るためにそれはコストに直接はねかえる。
【０００５】 更に、あるコンピュータのアプリケーションは、メインメモリまたは他の専用
メモリユニットの１つに保存されているデータでプロセッサが動作することを要
する。１つの特定のメモリユニットに格納されているデータを、その特定のメモ
リユニットをアクセスするプロセッサ以外の指定されたプロセッサが処理すべき
時は、その指定されたプロセッサがアクセスするメモリユニットへそのデータを
常に転送しなければならない。例えば、ある画像処理アプリケーションは、メイ
ンメモリまたは専用メモリに保存されているデータを画像プロセッサで処理する
ことを要する。メインメモリまたは専用メモリに格納されているデータを画像プ
ロセッサがアクセスできるようにするために、そのデータは専用画像プロセッサ
メモリへ転送またはコピーしなければならない。
メモリユニットの１つに保存されているデータでプロセッサが動作することを要
する。１つの特定のメモリユニットに格納されているデータを、その特定のメモ
リユニットをアクセスするプロセッサ以外の指定されたプロセッサが処理すべき
時は、その指定されたプロセッサがアクセスするメモリユニットへそのデータを
常に転送しなければならない。例えば、ある画像処理アプリケーションは、メイ
ンメモリまたは専用メモリに保存されているデータを画像プロセッサで処理する
ことを要する。メインメモリまたは専用メモリに格納されているデータを画像プ
ロセッサがアクセスできるようにするために、そのデータは専用画像プロセッサ
メモリへ転送またはコピーしなければならない。
【０００６】
そうすると、必要なものはいくつかのプロセッサの間で共有でき、しかも各
プロセッサに対して実時間で対応できる１つのメモリユニットを有する低価格プ
ロセッサアーキテクチャである。
プロセッサに対して実時間で対応できる１つのメモリユニットを有する低価格プ
ロセッサアーキテクチャである。
【０００７】
本発明は、コンピュータ装置において複数のプロセッサの間でデータメモリを
共有する方法および装置を提供することである。本発明の方法および装置では、
データメモリをＮビット帯域幅でアクセスするために複数のプロセッサがデータ
メモリに結合される。本発明はデータメモリをアクセスするためのアクティブ信
号を複数のプロセッサから受ける。データメモリへのアクセスを要求するプロセ
ッサはアクティブ信号を主張する。アクティブ信号を主張するプロセッサのうち
、データメモリに対するメモリマスタとしてあるプロセッサが選択される。その
後で本発明は、クロックサイクルにより定められるタイムスロット内でＮビット
幅のデータを選択されたプロセッサとデータメモリの間で転送する。所与のタイ
ムスロット中にただ１つのプロセッサがデータメモリに対するアクセスを許され
る。本発明の好適な実施形態では、Ｎビット帯域幅は全てのプロセッサのデータ
要求を受け容れるために十分広い。
共有する方法および装置を提供することである。本発明の方法および装置では、
データメモリをＮビット帯域幅でアクセスするために複数のプロセッサがデータ
メモリに結合される。本発明はデータメモリをアクセスするためのアクティブ信
号を複数のプロセッサから受ける。データメモリへのアクセスを要求するプロセ
ッサはアクティブ信号を主張する。アクティブ信号を主張するプロセッサのうち
、データメモリに対するメモリマスタとしてあるプロセッサが選択される。その
後で本発明は、クロックサイクルにより定められるタイムスロット内でＮビット
幅のデータを選択されたプロセッサとデータメモリの間で転送する。所与のタイ
ムスロット中にただ１つのプロセッサがデータメモリに対するアクセスを許され
る。本発明の好適な実施形態では、Ｎビット帯域幅は全てのプロセッサのデータ
要求を受け容れるために十分広い。
【０００８】
この明細書に組み込まれて明細書の一部を構成している添付図面は本発明の実
施形態を示し、説明と一緒に本発明の原理を説明する役割を果たす。
施形態を示し、説明と一緒に本発明の原理を説明する役割を果たす。
【０００９】 本発明の以下の詳細な説明では、本発明を完全に理解できるようにするために
数多くの特定の詳細を説明している。しかし、本発明はそれらの特定の詳細なし
に実施できることが当業者には明らかであろう。他の例では、本発明の面を不必
要にあいまいにしないように、周知の方法、手順、部品、および回路は説明しな
かった。
数多くの特定の詳細を説明している。しかし、本発明はそれらの特定の詳細なし
に実施できることが当業者には明らかであろう。他の例では、本発明の面を不必
要にあいまいにしないように、周知の方法、手順、部品、および回路は説明しな
かった。
【００１０】 本発明は割り込み時間多重化共有メモリアクセス装置および方法を説明するも
のである。それらの装置および方法の例が添付図面に示されている。本発明の装
置および方法では、複数のメモリクライアント（すなわち、プロセッサ）がデー
タメモリ（ＤＭＥＡ）に結合されている。それらのメモリクライアントはＮビッ
トワードを１クロックサイクル（すなわち、タイムスロット）中にデータメモリ
との間で転送する。所与のタイムスロット中にはただ１つのプロセッサがデータ
メモリに対するアクセスを許される。本発明では、全てのプロセッサの挙動が決
定論的である、すなわち、データ転送特性およびプロセッサのアクティブ状態が
前もって知られている。それらの決定論的特性から、アクセス競争論理が発生さ
れて実現される。好適な実施形態では、プロセッサがデータメモリをタイムスロ
ット当り１２８ビットの帯域幅でデータメモリをアクセスする。
のである。それらの装置および方法の例が添付図面に示されている。本発明の装
置および方法では、複数のメモリクライアント（すなわち、プロセッサ）がデー
タメモリ（ＤＭＥＡ）に結合されている。それらのメモリクライアントはＮビッ
トワードを１クロックサイクル（すなわち、タイムスロット）中にデータメモリ
との間で転送する。所与のタイムスロット中にはただ１つのプロセッサがデータ
メモリに対するアクセスを許される。本発明では、全てのプロセッサの挙動が決
定論的である、すなわち、データ転送特性およびプロセッサのアクティブ状態が
前もって知られている。それらの決定論的特性から、アクセス競争論理が発生さ
れて実現される。好適な実施形態では、プロセッサがデータメモリをタイムスロ
ット当り１２８ビットの帯域幅でデータメモリをアクセスする。
【００１１】 図２はメモリおよびプロセッサアーキテクチャの簡単なブロック図を示す。プ
ロセッサはプログラム可能なプロセッサ２０６またはコプロセッサとして分類で
きる。プログラム可能なプロセッサ２０６は汎用信号プロセッサとして機能する
。このプロセッサは、コプロセッサ−０ ２０８、コプロセッサ−１ ２１０、
コプロセッサ−２ ２１２等、コプロセッサ−Ｎ ２１４まで番号をつけられた
複数のコプロセッサにより増大されている。それらのコプロセッサは画像処理、
浮動小数点処理、ＤＭＡ転送、動き補償、およびその他多くのものなどの特殊化
されたタスクを実行できる。バス２０４がプログラム可能なプロセッサ２０６と
コプロセッサをデータメモリに結合する。
ロセッサはプログラム可能なプロセッサ２０６またはコプロセッサとして分類で
きる。プログラム可能なプロセッサ２０６は汎用信号プロセッサとして機能する
。このプロセッサは、コプロセッサ−０ ２０８、コプロセッサ−１ ２１０、
コプロセッサ−２ ２１２等、コプロセッサ−Ｎ ２１４まで番号をつけられた
複数のコプロセッサにより増大されている。それらのコプロセッサは画像処理、
浮動小数点処理、ＤＭＡ転送、動き補償、およびその他多くのものなどの特殊化
されたタスクを実行できる。バス２０４がプログラム可能なプロセッサ２０６と
コプロセッサをデータメモリに結合する。
【００１２】 図３は、本発明の好適な実施形態による、複数のプロセッサの間で共有されて
いるデータメモリアーキテクチャの例のより詳細なブロック図を示す。データメ
モリ３０２はメモリコントローラ３０４を介してアクセスされる。メモリコント
ローラ３０４はデータメモリ３０２とプロセッサとの間のデータ転送をインタフ
ェースする。メモリコントローラ３０４はデータメモリ３０２に対するアクセス
をプロセッサの間で仲裁する。データメモリ３０２はスタティックＲＡＭ（ＳＲ
ＡＭ）として実現されることが好ましい。メモリコントローラに結合されて、デ
ータメモリ３０２に対するアクセスを共有するプロセッサの例は信号プロセッサ
（ＳＰ）３０６と、浮動小数点プロセッサ（ＦＰＵ）３０８と、直接メモリアク
セス（ＤＭＡ）プロセッサ３１０と、画像プロセッサ（ＧＰ）３１２と、動き補
償ユニット （ＭＰ）３１４と、量子化および離散コサイン変換プロセッサ（Ｑ
Ｐ）３１６と、ビットストリームプロセッサ（ＢＰ）３１８とを含む。本発明の
好適な実施形態によれば、プロセッサおよびデータメモリ３０２は１つの集積さ
れたチップ（ＩＣ）上に配置されている。本発明ではコプロセッサのことを「プ
ロセッサ」と呼ぶが、ここではそれを周知の用語「ユニット」と同義語であるこ
と、およびそれと互換して使用されることが当業者には疑いもなくわかるであろ
う。
いるデータメモリアーキテクチャの例のより詳細なブロック図を示す。データメ
モリ３０２はメモリコントローラ３０４を介してアクセスされる。メモリコント
ローラ３０４はデータメモリ３０２とプロセッサとの間のデータ転送をインタフ
ェースする。メモリコントローラ３０４はデータメモリ３０２に対するアクセス
をプロセッサの間で仲裁する。データメモリ３０２はスタティックＲＡＭ（ＳＲ
ＡＭ）として実現されることが好ましい。メモリコントローラに結合されて、デ
ータメモリ３０２に対するアクセスを共有するプロセッサの例は信号プロセッサ
（ＳＰ）３０６と、浮動小数点プロセッサ（ＦＰＵ）３０８と、直接メモリアク
セス（ＤＭＡ）プロセッサ３１０と、画像プロセッサ（ＧＰ）３１２と、動き補
償ユニット （ＭＰ）３１４と、量子化および離散コサイン変換プロセッサ（Ｑ
Ｐ）３１６と、ビットストリームプロセッサ（ＢＰ）３１８とを含む。本発明の
好適な実施形態によれば、プロセッサおよびデータメモリ３０２は１つの集積さ
れたチップ（ＩＣ）上に配置されている。本発明ではコプロセッサのことを「プ
ロセッサ」と呼ぶが、ここではそれを周知の用語「ユニット」と同義語であるこ
と、およびそれと互換して使用されることが当業者には疑いもなくわかるであろ
う。
【００１３】 本発明は各種のやり方で実現することもできる。たとえば、プロセッサとデー
タメモリ３０２の少なくとも一方を異なるＩＣｓ内で結合でき、周辺部品相互接
続（ＰＣＩ）バスなどのバスを介して結合される。また、本発明のデータメモリ
は、ダイナミックＲＡＭ（ＤＲＡＭ）、ＳＤＲＡＭ等などの各種のＲＡＭを用い
ることにより実現できる。
タメモリ３０２の少なくとも一方を異なるＩＣｓ内で結合でき、周辺部品相互接
続（ＰＣＩ）バスなどのバスを介して結合される。また、本発明のデータメモリ
は、ダイナミックＲＡＭ（ＤＲＡＭ）、ＳＤＲＡＭ等などの各種のＲＡＭを用い
ることにより実現できる。
【００１４】 図３をなお参照して、信号プロセッサ３０６は汎用アプリケーションを実行で
きる汎用プロセッサである。すなわち、信号プロセッサ３０６は典型的なコンピ
ュータプログラムを実行できるプログラム可能なプロセッサである。本質的には
、それは命令を保存するための命令メモリと、命令を解釈するための実行ユニッ
トと、命令に従って論理演算および算術演算を実行するためのデータパスとで構
成される。
きる汎用プロセッサである。すなわち、信号プロセッサ３０６は典型的なコンピ
ュータプログラムを実行できるプログラム可能なプロセッサである。本質的には
、それは命令を保存するための命令メモリと、命令を解釈するための実行ユニッ
トと、命令に従って論理演算および算術演算を実行するためのデータパスとで構
成される。
【００１５】 信号プロセッサ３０６は、画像、ビデオ、オーディオなどの特定の機能、およ
びその他の機能を実行するいくつかのコプロセッサすなわち機能ユニットにより
それの処理タスクが増大される。コプロセッサは信号プロセッサの処理負荷を軽
減し、装置全体の性能を向上する。たとえば、ＤＭＡプロセッサ３１０はデータ
のブロックをデータメモリ３０２とメインメモリ３２０との間で転送する。それ
はデータに対してどのような算術演算または論理演算も実行しない。画像プロセ
ッサ３１２は画素マップへの出力基本要素の走査変換と、表示スクリーン上で表
示するために画素の移動、コピー、および修正のラスタ走査とを行う。また、浮
動小数点プロセッサ３０８は加算、減算、乗算、除算などの浮動小数点算術演算
を実行することによって信号プロセッサ３０６を補強する。
びその他の機能を実行するいくつかのコプロセッサすなわち機能ユニットにより
それの処理タスクが増大される。コプロセッサは信号プロセッサの処理負荷を軽
減し、装置全体の性能を向上する。たとえば、ＤＭＡプロセッサ３１０はデータ
のブロックをデータメモリ３０２とメインメモリ３２０との間で転送する。それ
はデータに対してどのような算術演算または論理演算も実行しない。画像プロセ
ッサ３１２は画素マップへの出力基本要素の走査変換と、表示スクリーン上で表
示するために画素の移動、コピー、および修正のラスタ走査とを行う。また、浮
動小数点プロセッサ３０８は加算、減算、乗算、除算などの浮動小数点算術演算
を実行することによって信号プロセッサ３０６を補強する。
【００１６】 ＭＰＥＧビデオデータおよびオーディオデータ処理において信号プロセッサ３
０６を支援するために、本発明は量子化および離散コサイン変換プロセッサ（Ｑ
Ｐ）３１６と、ビットストリームプロセッサ（ＢＰ）３１８と、動き補償プロセ
ッサ（ＭＰ）３１４とを利用する。ＭＰＥＧビデオ処理においては、ＢＰ３１８
は画像記号に割り当てられたコードワードまたはビットストリングを復号して、
ホフマンコードの復号において画像を復号するために必要とされるビットの数を
減少する。これは可変長復号またはエントロピー復号と呼ばれている。
０６を支援するために、本発明は量子化および離散コサイン変換プロセッサ（Ｑ
Ｐ）３１６と、ビットストリームプロセッサ（ＢＰ）３１８と、動き補償プロセ
ッサ（ＭＰ）３１４とを利用する。ＭＰＥＧビデオ処理においては、ＢＰ３１８
は画像記号に割り当てられたコードワードまたはビットストリングを復号して、
ホフマンコードの復号において画像を復号するために必要とされるビットの数を
減少する。これは可変長復号またはエントロピー復号と呼ばれている。
【００１７】 ＱＰ３１６は量子化および離散コサイン変換（ＤＣＴ）を実行する。量子化処
理では、ＱＰ３１６はアナログ信号をデジタルフォーマットに変換する。ＤＣＴ
処理では、ＱＰ３１６は画素値のブロックを独立係数に変換し、それにより画像
信号のブロックを少数の係数に圧縮する。最後に、ＭＰ３１４はビデオセグメン
トの符号化を連続するフレームにおけるそれらのセグメントの変位に関連して行
う。
理では、ＱＰ３１６はアナログ信号をデジタルフォーマットに変換する。ＤＣＴ
処理では、ＱＰ３１６は画素値のブロックを独立係数に変換し、それにより画像
信号のブロックを少数の係数に圧縮する。最後に、ＭＰ３１４はビデオセグメン
トの符号化を連続するフレームにおけるそれらのセグメントの変位に関連して行
う。
【００１８】 画像プロセッサ３１２および補償プロセッサ３１４を除く全てのプロセッサは
データメモリ３０２に対する読出し／書込みを行うことができる。画像プロセッ
サ３１２と補償プロセッサ３１４はデータメモリ３０２から読出すだけである。
その代わりに、スクリーンに最終的に表示するためにそれらのコプロセッサはメ
インメモリ３２０またはフレームバッファなどのメモリユニットに書込む。
データメモリ３０２に対する読出し／書込みを行うことができる。画像プロセッ
サ３１２と補償プロセッサ３１４はデータメモリ３０２から読出すだけである。
その代わりに、スクリーンに最終的に表示するためにそれらのコプロセッサはメ
インメモリ３２０またはフレームバッファなどのメモリユニットに書込む。
【００１９】 図３における各プロセッサは内部バスおよびメモリコントローラ３０４を介し
てデータメモリ３０２に結合される。メモリコントローラはデータメモリに対す
るアクセスを制御する。ＤＭＡプロセッサ３１０はメインメモリ３２０にも結合
され、メインメモリ３２０を直接アクセスできる。同様に、メインメモリ３１４
またはフレームバッファに書込むために、画像プロセッサ３１２および動き補償
プロセッサ３１４はそれらのメモリユニットに結合できる。
てデータメモリ３０２に結合される。メモリコントローラはデータメモリに対す
るアクセスを制御する。ＤＭＡプロセッサ３１０はメインメモリ３２０にも結合
され、メインメモリ３２０を直接アクセスできる。同様に、メインメモリ３１４
またはフレームバッファに書込むために、画像プロセッサ３１２および動き補償
プロセッサ３１４はそれらのメモリユニットに結合できる。
【００２０】 それらのプロセッサはメモリコントローラを介してデータメモリを共有する。
メモリコントローラはデータメモリとメモリクライアント（すなわち、プロセッ
サまたは機能ユニット）との間のインタフェースを行う。メモリコントローラは
プロセッサの間のデータメモリに対するアクセスを仲裁もする。メモリクライア
ントはメモリコントローラを介してデータメモリに対する読出し要求と書込み要
求を行う。メモリコントローラはメモリクライアントからのそれらの要求を適切
な制御信号に変換し、データをメモリクライアントとデータメモリの間で送る。
クライアントプロセッサがそれの要求をメモリコントローラへ送る。メモリコン
トローラ内の仲裁論理がそれらの要求を評価し、あるプロセッサをメモリマスタ
として選択する。本発明はそれらのメディアコプロセッサを用いるが、決定論的
特性を有するデータ通信プロセッサおよびネットワーキングプロセッサなどのそ
の他のプロセッサが本発明においてコプロセッサとして使用するのに等しく適す
る。
メモリコントローラはデータメモリとメモリクライアント（すなわち、プロセッ
サまたは機能ユニット）との間のインタフェースを行う。メモリコントローラは
プロセッサの間のデータメモリに対するアクセスを仲裁もする。メモリクライア
ントはメモリコントローラを介してデータメモリに対する読出し要求と書込み要
求を行う。メモリコントローラはメモリクライアントからのそれらの要求を適切
な制御信号に変換し、データをメモリクライアントとデータメモリの間で送る。
クライアントプロセッサがそれの要求をメモリコントローラへ送る。メモリコン
トローラ内の仲裁論理がそれらの要求を評価し、あるプロセッサをメモリマスタ
として選択する。本発明はそれらのメディアコプロセッサを用いるが、決定論的
特性を有するデータ通信プロセッサおよびネットワーキングプロセッサなどのそ
の他のプロセッサが本発明においてコプロセッサとして使用するのに等しく適す
る。
【００２１】 図４はプロセッサ４０６と４ＫＢデータメモリ４０２をインタフェースするた
めのメモリコントローラ４０４の具体例のブロック図を示す。メモリコントロー
ラ４０４はデータメモリ４０２とプロセッサ４０６との間に結合されている。両
方とも１２８本の線で構成されている読出しデータバス４０８と書込みデータバ
ス４２２がメモリコントローラ４０４をデータメモリ４０２に結合する。インタ
フェース回路内で、１２８ビットワイド読出しレジスタ（すなわち、バッファ）
４１０が読出しデータバス４０８に結合され、ライトイネーブル信号４２４が主
張されない時に、格納するための１２８ビットを１クロックサイクルでデータメ
モリ４０２から受ける。読出しレジスタ４１０に格納されているそれらの１２８
ビットは、クロックサイクル当り８、９、１２、１６または３２、６４またはそ
の他の数のビットなどの、クロックサイクル当り指定された数のビットでアクセ
スできる。クロックサイクル当り指定された数のビットは１２８ビットのサブセ
ット（部分集合）である。この説明では、マルチプレクサ４１２が１６ビットワ
ードの例をレジスタから選択し、その選択されたワードを処理のために内部バス
４１４を通じてプロセッサ４０６へ送る。次のクロックサイクル中に、マルチプ
レクサ４１２は他の１６ビットワードを選択し、それをプロセッサ４０６へ送る
。１６ビットワードに対するアクセスはある装置で採用されているエンディアン
（ｅｎｄｉａｎ）順に従って順次起きることに注目すべきである。
めのメモリコントローラ４０４の具体例のブロック図を示す。メモリコントロー
ラ４０４はデータメモリ４０２とプロセッサ４０６との間に結合されている。両
方とも１２８本の線で構成されている読出しデータバス４０８と書込みデータバ
ス４２２がメモリコントローラ４０４をデータメモリ４０２に結合する。インタ
フェース回路内で、１２８ビットワイド読出しレジスタ（すなわち、バッファ）
４１０が読出しデータバス４０８に結合され、ライトイネーブル信号４２４が主
張されない時に、格納するための１２８ビットを１クロックサイクルでデータメ
モリ４０２から受ける。読出しレジスタ４１０に格納されているそれらの１２８
ビットは、クロックサイクル当り８、９、１２、１６または３２、６４またはそ
の他の数のビットなどの、クロックサイクル当り指定された数のビットでアクセ
スできる。クロックサイクル当り指定された数のビットは１２８ビットのサブセ
ット（部分集合）である。この説明では、マルチプレクサ４１２が１６ビットワ
ードの例をレジスタから選択し、その選択されたワードを処理のために内部バス
４１４を通じてプロセッサ４０６へ送る。次のクロックサイクル中に、マルチプ
レクサ４１２は他の１６ビットワードを選択し、それをプロセッサ４０６へ送る
。１６ビットワードに対するアクセスはある装置で採用されているエンディアン
（ｅｎｄｉａｎ）順に従って順次起きることに注目すべきである。
【００２２】 エンディアン順はメモリ装置で利用されているバイト順序付けモードを指す。
１２８ビットワードなどのより大きいデータサイズ内でのバイト順序付けは大エ
ンディアン順または小エンディアン順で構成できる。エンディアン順は多重バイ
トデータ内のバイト０の場所を指す。本発明のデータメモリなどのメモリ装置は
大エンディアン装置または小エンディアン装置として構成できる。たとえば、小
エンディアン装置では、バイト０は最下位（すなわち、最も右側）のバイトであ
る。他方、大エンディアン装置では、バイト０は最上位（すなわち、最も左側）
のバイトである。本発明では、模範的なプロセッサが二重ワードアクセスのため
にバイトアドレッシングを用いる。それは８で除すことができるバイト境界上に
整列させられる（すなわち、０、８、１６、．．．５６）。したがって、プロセ
ッサ内のレジスタにロードされた６４ビット二重ワードが大エンディアンモード
または小エンディアンモードで整列させられる。小エンディアンモードプロセッ
サでは抽出すべきベクトルに対するスタートバイトは第２のベクトルレジスタ内
に存在する。これとは逆に、大エンディアンモードプロセッサではスタートバイ
トは第１のベクトルレジスタ内に存在する。
１２８ビットワードなどのより大きいデータサイズ内でのバイト順序付けは大エ
ンディアン順または小エンディアン順で構成できる。エンディアン順は多重バイ
トデータ内のバイト０の場所を指す。本発明のデータメモリなどのメモリ装置は
大エンディアン装置または小エンディアン装置として構成できる。たとえば、小
エンディアン装置では、バイト０は最下位（すなわち、最も右側）のバイトであ
る。他方、大エンディアン装置では、バイト０は最上位（すなわち、最も左側）
のバイトである。本発明では、模範的なプロセッサが二重ワードアクセスのため
にバイトアドレッシングを用いる。それは８で除すことができるバイト境界上に
整列させられる（すなわち、０、８、１６、．．．５６）。したがって、プロセ
ッサ内のレジスタにロードされた６４ビット二重ワードが大エンディアンモード
または小エンディアンモードで整列させられる。小エンディアンモードプロセッ
サでは抽出すべきベクトルに対するスタートバイトは第２のベクトルレジスタ内
に存在する。これとは逆に、大エンディアンモードプロセッサではスタートバイ
トは第１のベクトルレジスタ内に存在する。
【００２３】 なお図４を参照して、１２８ビットのサブセットを転送するプロセスは、読出
しレジスタ４１０内の１２８ビットの全てがプロセッサ４０６にロードされるま
で続行する。したがって、プロセッサ４０６はクロックサイクル当り１６ビット
のデータを８クロックサイクルにわたって受ける。この構成では、実時間性能を
確実にするためにプロセッサは８クロックサイクルごとにデータをただ１回アク
セスする。この実施形態は１２８ビットのバス幅と１６ビットワードアクセスを
利用するが、バス幅およびアクセスワードサイズはプロセッサの他の種々の実時
間要求に合うように適合可能であることを理解すべきである。
しレジスタ４１０内の１２８ビットの全てがプロセッサ４０６にロードされるま
で続行する。したがって、プロセッサ４０６はクロックサイクル当り１６ビット
のデータを８クロックサイクルにわたって受ける。この構成では、実時間性能を
確実にするためにプロセッサは８クロックサイクルごとにデータをただ１回アク
セスする。この実施形態は１２８ビットのバス幅と１６ビットワードアクセスを
利用するが、バス幅およびアクセスワードサイズはプロセッサの他の種々の実時
間要求に合うように適合可能であることを理解すべきである。
【００２４】 図４をまだ参照して、プロセッサ４０６からデータメモリ４０２に対する書込
み動作は類似のやり方で進む。通常は、クロックサイクルごとにプロセッサによ
り発生されるデータは１２８ビットのバス幅よりはるかに少なく、通常は８、９
、１２、１６、３２または６４ビットなどの１２８ビットのサブセットである。
この実施形態では、プロセッサ４０６はデータを処理し、クロックサイクルごと
にデータメモリ４０２に保存すべき典型的な１６ビットデータを発生する。制御
回路内では、デマルチプレクサ４１８が１６ビットデータをプロセッサ４０６か
ら内部バス４１６を介して受け、その１６ビットワードをメモリコントローラ４
０４内の１２６ビット書込みレジスタ４２０内のワードスロットの１つに送る。
次のクロックサイクル中は、他の１６ビットワードがプロセッサ４０６により発
生され、それはデマルチプレクサ４１８を介して書込みレジスタ４２０にロード
される。１６ビットワードは、好ましくはデータメモリのエンディアン順に応じ
て順次、１２８ビットレジスタ４２０に格納される。この処理は、１２８ビット
書込みレジスタ４２０が一杯になるまで８クロックサイクルの間継続する。その
後で、ライトイネーブル信号４２４が主張された時に書込みレジスタ４２０の内
容がそれの１２８ビットの有用なデータとともにデータメモリ４０２に書込まれ
る。このようにして、プロセッサは８クロックサイクルごとにデータメモリをた
だ１回アクセスする必要がある。メモリコントローラ４０４を別々のユニットと
して示しているが、データメモリ４０２またはプロセッサ４０６に組み込むよう
に容易に適合できることに注目すべきである。
み動作は類似のやり方で進む。通常は、クロックサイクルごとにプロセッサによ
り発生されるデータは１２８ビットのバス幅よりはるかに少なく、通常は８、９
、１２、１６、３２または６４ビットなどの１２８ビットのサブセットである。
この実施形態では、プロセッサ４０６はデータを処理し、クロックサイクルごと
にデータメモリ４０２に保存すべき典型的な１６ビットデータを発生する。制御
回路内では、デマルチプレクサ４１８が１６ビットデータをプロセッサ４０６か
ら内部バス４１６を介して受け、その１６ビットワードをメモリコントローラ４
０４内の１２６ビット書込みレジスタ４２０内のワードスロットの１つに送る。
次のクロックサイクル中は、他の１６ビットワードがプロセッサ４０６により発
生され、それはデマルチプレクサ４１８を介して書込みレジスタ４２０にロード
される。１６ビットワードは、好ましくはデータメモリのエンディアン順に応じ
て順次、１２８ビットレジスタ４２０に格納される。この処理は、１２８ビット
書込みレジスタ４２０が一杯になるまで８クロックサイクルの間継続する。その
後で、ライトイネーブル信号４２４が主張された時に書込みレジスタ４２０の内
容がそれの１２８ビットの有用なデータとともにデータメモリ４０２に書込まれ
る。このようにして、プロセッサは８クロックサイクルごとにデータメモリをた
だ１回アクセスする必要がある。メモリコントローラ４０４を別々のユニットと
して示しているが、データメモリ４０２またはプロセッサ４０６に組み込むよう
に容易に適合できることに注目すべきである。
【００２５】 典型的なプロセッサ４０６はデータメモリに対する読出し／書込みを行うこと
に注目すべきである。しかし、以下に述べるように全てのプロセッサがデータメ
モリ４０２に対する読出し／書込みを行う必要があるわけではない。それらのプ
ロセッサでは、メモリコントローラ４０４のうちデータメモリ４０２から読出し
、またはデータメモリに書込むために必要な部分のみを実現できる。
に注目すべきである。しかし、以下に述べるように全てのプロセッサがデータメ
モリ４０２に対する読出し／書込みを行う必要があるわけではない。それらのプ
ロセッサでは、メモリコントローラ４０４のうちデータメモリ４０２から読出し
、またはデータメモリに書込むために必要な部分のみを実現できる。
【００２６】 好適な実施形態では、本発明のデータメモリはアドレス変換なしに動作する。
しかし、データメモリは周知のアドレス変換アルゴリズムを用いるアドレス変換
で実現することもできる。
しかし、データメモリは周知のアドレス変換アルゴリズムを用いるアドレス変換
で実現することもできる。
【００２７】 これまで説明した共有されるメモリアーキテクチャは、共有されているメモリ
をアクセスする各プロセッサの実時間性能要求を確保するために、プロセッサの
間のアクセス仲裁の仕組みを要する。本発明は、各プロセッサの全ての帯域幅要
求の和よりも広い共有されているメモリに対するアクセス帯域幅をプロセッサに
提供することにより、この実時間目的に合致する。特に、データメモリに対する
アクセスは、プロセッサの決定論的特性から得られた仲裁の仕組みに従って、種
々のプロセッサの間でアクセス時間当り十分な帯域幅で時間多重化される。
をアクセスする各プロセッサの実時間性能要求を確保するために、プロセッサの
間のアクセス仲裁の仕組みを要する。本発明は、各プロセッサの全ての帯域幅要
求の和よりも広い共有されているメモリに対するアクセス帯域幅をプロセッサに
提供することにより、この実時間目的に合致する。特に、データメモリに対する
アクセスは、プロセッサの決定論的特性から得られた仲裁の仕組みに従って、種
々のプロセッサの間でアクセス時間当り十分な帯域幅で時間多重化される。
【００２８】 プロセッサの間の時間多重化されたアクセスは調整でき、かつ優先順位づけで
きる。その理由は全てのプロセッサの挙動が決定論的である、すなわち、プロセ
ッサのデータ転送特性およびアクティブ状態が前もって知られているからである
。まず、本発明における各プロセッサの実時間処理要求が決定論的である。すな
わち、実時間処理のために求められる各プロセッサの帯域幅をプロセッサに対す
る目標データ転送速度を基にして計算できる。表１は図３に示されている各コプ
ロセッサのために求められる帯域幅を示す。それらのピーク速度は、応用できる
仕様または規格の要求から後ろ向きに働き掛けることによって得られる。
きる。その理由は全てのプロセッサの挙動が決定論的である、すなわち、プロセ
ッサのデータ転送特性およびアクティブ状態が前もって知られているからである
。まず、本発明における各プロセッサの実時間処理要求が決定論的である。すな
わち、実時間処理のために求められる各プロセッサの帯域幅をプロセッサに対す
る目標データ転送速度を基にして計算できる。表１は図３に示されている各コプ
ロセッサのために求められる帯域幅を示す。それらのピーク速度は、応用できる
仕様または規格の要求から後ろ向きに働き掛けることによって得られる。
【表１】
【００２９】 第２に、本発明は、全てのコプロセッサが同時に動作状態にあることはない、
という他の決定論的特性を利用する。たとえば、あるコプロセッサはＭＰＥＧで
使用されるが、他のあるコプロセッサは画像で使用され、更に別のコプロセッサ
はオーディオで使用される。しかし、全てのコプロセッサが始終使用されている
わけではない。たとえば、ＭＰＥＧビデオ処理では、ＢＰ、ＱＰおよびＭＰはア
クティブであり、ＧＰおよび浮動小数点プロセッサはアクティブでない。ＭＰＥ
Ｇオーディオでは、ＢＰとＦＰＵプロセッサがアクティブであり、他のプロセッ
サはアクティブでない。画像処理では、画像プロセッサおよびＦＰＵのみがアク
ティブである。表２はそれらのメディア処理のための種々のコプロセッサのアク
ティブな状態を要約したものである。
という他の決定論的特性を利用する。たとえば、あるコプロセッサはＭＰＥＧで
使用されるが、他のあるコプロセッサは画像で使用され、更に別のコプロセッサ
はオーディオで使用される。しかし、全てのコプロセッサが始終使用されている
わけではない。たとえば、ＭＰＥＧビデオ処理では、ＢＰ、ＱＰおよびＭＰはア
クティブであり、ＧＰおよび浮動小数点プロセッサはアクティブでない。ＭＰＥ
Ｇオーディオでは、ＢＰとＦＰＵプロセッサがアクティブであり、他のプロセッ
サはアクティブでない。画像処理では、画像プロセッサおよびＦＰＵのみがアク
ティブである。表２はそれらのメディア処理のための種々のコプロセッサのアク
ティブな状態を要約したものである。
【表２】
【００３０】 第３に、各プロセッサのアクセスパターンは極めて規則的である。その理由は
プロセッサがデータストリームを、線形的かつ近接するやり方で処理するからで
ある。たとえば、ＭＰＥＧビットストリームの圧縮を解除する際には、ＢＰは、
データブロックの第１のバイトでスタートしてそのブロック中の全てのバイトに
わたって、線形的なやり方でデータをアクセスする。同様に、ＱＰは８×８ＤＣ
Ｔデータブロックを線形的なやり方でアクセスする。
プロセッサがデータストリームを、線形的かつ近接するやり方で処理するからで
ある。たとえば、ＭＰＥＧビットストリームの圧縮を解除する際には、ＢＰは、
データブロックの第１のバイトでスタートしてそのブロック中の全てのバイトに
わたって、線形的なやり方でデータをアクセスする。同様に、ＱＰは８×８ＤＣ
Ｔデータブロックを線形的なやり方でアクセスする。
【００３１】 最後に、ＦＰＵはＳＰ命令ストリームを共有していることが他のコプロセッサ
とは異なる。すなわち、それはそれのデータを負荷から獲得し、ＳＰ命令ストリ
ームを通じて格納する。データメモリ内のデータをアクセスするためのアドレス
はＳＰにより供給される。したがって、ＦＰＵがデータメモリに対する別々のデ
ータ関連を有するとしても、データメモリの観点からは、データメモリのアクセ
スにおいてＳＰタイムスロットを共有するように見える。
とは異なる。すなわち、それはそれのデータを負荷から獲得し、ＳＰ命令ストリ
ームを通じて格納する。データメモリ内のデータをアクセスするためのアドレス
はＳＰにより供給される。したがって、ＦＰＵがデータメモリに対する別々のデ
ータ関連を有するとしても、データメモリの観点からは、データメモリのアクセ
スにおいてＳＰタイムスロットを共有するように見える。
【００３２】 それらの所見を基にして、本発明はアクセス当りはるかに広いデータメモリの
帯域幅に各プロセッサアクセスを行う。プロセッサの次のアクセスまでアクセス
された全てのデータをプロセッサが処理できるようにするために十分大きいよう
に、アクセス当りのデータメモリ語帯域幅のサイズは適合させられる。本発明の
好適な実施形態では、データメモリアクセスの帯域幅クロックサイクル当り１２
８ビットである。データアクセスサイズの個々の大きさ（ｇｒａｎｕｌａｒｉｔ
ｙ）のこの増大によってデータメモリに対する各プロセッサに対する時間多重化
されたアクセスが可能にされる。
帯域幅に各プロセッサアクセスを行う。プロセッサの次のアクセスまでアクセス
された全てのデータをプロセッサが処理できるようにするために十分大きいよう
に、アクセス当りのデータメモリ語帯域幅のサイズは適合させられる。本発明の
好適な実施形態では、データメモリアクセスの帯域幅クロックサイクル当り１２
８ビットである。データアクセスサイズの個々の大きさ（ｇｒａｎｕｌａｒｉｔ
ｙ）のこの増大によってデータメモリに対する各プロセッサに対する時間多重化
されたアクセスが可能にされる。
【００３３】 １２８ビットの広いアクセス帯域幅は、８クロックすなわち８状態のより大き
いサイクル内の単一のクロックサイクルでプロセッサにとって受け容れることが
できる。本発明の好適な実施形態では、状態マシンの形のカウンタがサイクル当
り８つのクロック（すなわち、状態）を繰り返し生ずる。それらのクロックは本
発明における構成要素のタイミングおよび動作を制御および調整するために用い
られる。種々のクロックサイクルを発生するためにカウンタすなわち状態マシン
を用いることは周知の技術である。本発明は８状態カウンタを用いているが、サ
イクル当り他の種々の数のクロックすなわち状態に容易に合わせることができる
。
いサイクル内の単一のクロックサイクルでプロセッサにとって受け容れることが
できる。本発明の好適な実施形態では、状態マシンの形のカウンタがサイクル当
り８つのクロック（すなわち、状態）を繰り返し生ずる。それらのクロックは本
発明における構成要素のタイミングおよび動作を制御および調整するために用い
られる。種々のクロックサイクルを発生するためにカウンタすなわち状態マシン
を用いることは周知の技術である。本発明は８状態カウンタを用いているが、サ
イクル当り他の種々の数のクロックすなわち状態に容易に合わせることができる
。
【００３４】 ８状態すなわち８クロック内の個々のクロックサイクルに対するアクセスは、
データメモリをアクセスしているプロセッサの経験的な挙動を基にして仲裁の仕
組みに従って調整される。本発明における全てのプロセッサのうち、ＤＭＡプロ
セッサはデータのブロックをメインメモリとデータメモリの間で動かすことで独
特である。一実施形態では、メインメモリは通常はチップの外部のＤＲＡＭであ
り、データメモリはチップに組み込まれているＳＲＡＭであるので、メインメモ
リとデータメモリの間のデータの転送は、プロセッサとデータメモリとの間のデ
ータ転送より通常ははるかに遅く、かつ仲裁アクセスパターンに従うことがはる
かに少ない。たとえば、ＭＰＥＧ復号は、ＢＰまたはＱＰがデータを処理できる
ようにするために、ＤＭＡプロセッサが圧縮されたデータのブロックをデータメ
モリへ動かすことを要求できる。
データメモリをアクセスしているプロセッサの経験的な挙動を基にして仲裁の仕
組みに従って調整される。本発明における全てのプロセッサのうち、ＤＭＡプロ
セッサはデータのブロックをメインメモリとデータメモリの間で動かすことで独
特である。一実施形態では、メインメモリは通常はチップの外部のＤＲＡＭであ
り、データメモリはチップに組み込まれているＳＲＡＭであるので、メインメモ
リとデータメモリの間のデータの転送は、プロセッサとデータメモリとの間のデ
ータ転送より通常ははるかに遅く、かつ仲裁アクセスパターンに従うことがはる
かに少ない。たとえば、ＭＰＥＧ復号は、ＢＰまたはＱＰがデータを処理できる
ようにするために、ＤＭＡプロセッサが圧縮されたデータのブロックをデータメ
モリへ動かすことを要求できる。
【００３５】 ＤＭＡプロセッサの他の重要な特性は、他の全てのプロセッサを排除してデー
タメモリに対するアクセスを無制限に独占しないことである。これはコンピュー
タアーキテクチャにおけるＤＭＡの目的そのものを基にしている。それは他のプ
ロセッサにより使用するデータを転送することである。他のプロセッサはそれが
使用するデータを転送するためにＤＭＡに依存し、処理できるより多くのデータ
を必要としない。したがって、ＤＭＡプロセッサはこの最低レートを満たすため
にデータを転送することを必要とするだけである。したがって、この決定論的自
己制約環境においては、他のプロセッサがデータメモリをアクセスすることを排
除すること無くＤＭＡ転送を制御できる。
タメモリに対するアクセスを無制限に独占しないことである。これはコンピュー
タアーキテクチャにおけるＤＭＡの目的そのものを基にしている。それは他のプ
ロセッサにより使用するデータを転送することである。他のプロセッサはそれが
使用するデータを転送するためにＤＭＡに依存し、処理できるより多くのデータ
を必要としない。したがって、ＤＭＡプロセッサはこの最低レートを満たすため
にデータを転送することを必要とするだけである。したがって、この決定論的自
己制約環境においては、他のプロセッサがデータメモリをアクセスすることを排
除すること無くＤＭＡ転送を制御できる。
【００３６】 それらの理由から、本発明の好適な実施形態では、最高優先順位のメモリマス
タはＤＭＡプロセッサである。それは他の全てのプロセッサに先んじる。したが
って、データメモリバスに対して仲裁されたならば、ＤＭＡプロセッサは所与の
タイムスロットすなわちクロックサイクルの間動作を止めることはない。
タはＤＭＡプロセッサである。それは他の全てのプロセッサに先んじる。したが
って、データメモリバスに対して仲裁されたならば、ＤＭＡプロセッサは所与の
タイムスロットすなわちクロックサイクルの間動作を止めることはない。
【００３７】 他方、プログラム可能な信号プロセッサはかなり任意のプログラムを通常実行
する。通常のマイクロプロセッサに非常に似て、信号プロセッサは種々のサイズ
のデータの読出し／書込みを行う。最大帯域幅は既知であるが、信号プロセッサ
のアクセスパターンは信号プロセッサで実行されているソフトウエアに大きく依
存するために、信号プロセッサのアクセスパターンは予測できない。したがって
、信号プロセッサはデフォールトのメモリマスタであって、他のプロセッサがア
クティブでない時はアイドルタイムスロットをとる。
する。通常のマイクロプロセッサに非常に似て、信号プロセッサは種々のサイズ
のデータの読出し／書込みを行う。最大帯域幅は既知であるが、信号プロセッサ
のアクセスパターンは信号プロセッサで実行されているソフトウエアに大きく依
存するために、信号プロセッサのアクセスパターンは予測できない。したがって
、信号プロセッサはデフォールトのメモリマスタであって、他のプロセッサがア
クティブでない時はアイドルタイムスロットをとる。
【００３８】 したがって、アクセスタイムスロットを種々のプロセッサに分配するアクセス
のやり方では、信号プロセッサはアイドルタイムスロットすなわちタイムスライ
ス中に、従来のロードおよび格納のようにデータをロードまたは格納する。例え
ば、他のプロセッサデータメモリをアクセスする時に信号プロセッサがロード命
令または保存命令を実行することを試みる時は、停止条件が常に発生されて、ア
イドルスロットが始まるまで信号プロセッサがデータメモリをアクセスすること
を阻止する。すなわち、信号プロセッサと他のプロセッサの間で衝突が起きると
、信号プロセッサは動作を停止して次に使用できる衝突のないスロットでデータ
メモリをアクセスする。したがって、固定された時間要求を持つ他のプロセッサ
より低い優先順位が信号プロセッサに与えられる。
のやり方では、信号プロセッサはアイドルタイムスロットすなわちタイムスライ
ス中に、従来のロードおよび格納のようにデータをロードまたは格納する。例え
ば、他のプロセッサデータメモリをアクセスする時に信号プロセッサがロード命
令または保存命令を実行することを試みる時は、停止条件が常に発生されて、ア
イドルスロットが始まるまで信号プロセッサがデータメモリをアクセスすること
を阻止する。すなわち、信号プロセッサと他のプロセッサの間で衝突が起きると
、信号プロセッサは動作を停止して次に使用できる衝突のないスロットでデータ
メモリをアクセスする。したがって、固定された時間要求を持つ他のプロセッサ
より低い優先順位が信号プロセッサに与えられる。
【００３９】 図５はプロセッサの間でデータメモリに対するアクセスを仲裁するのに含まれ
ているステップの流れ図を示す。まずステップ５０２で、典型的な状態マシンカ
ウンタを用いてタイムスロットが発生される。その後で各プロセッサのアクティ
ブ状態、すなわち、そのプロセッサがデータメモリをアクセスすることを必要と
するかどうか、を判定するために各プロセッサがテストされる。ＤＭＡユニット
がアクティブであることがステップ５０４で判定されると、ステップ５０８でＤ
ＭＡユニットが共有されているデータメモリをタイムスロットの間アクセスする
ことを許される。ステップ５０６に記載されているように他の全てのプロセッサ
は停止させられる。ステップ５１０に記載されているようにＤＭＡユニットがア
クティブでなくて、１つまたは複数のコプロセッサがアクティブであるとすると
、ステップ５１２に記載されているように、そのタイムスロットの間設定されて
いる優先順位に従ってアクティブなコプロセッサから１つのコプロセッサが選択
される。ステップ５０８に記載されているように、選択されたコプロセッサはそ
の後でデータメモリをアクセスすることを許される。ステップ５１４に記載され
ているように、この時間中は、信号プロセッサは停止させられる。ステップ５１
６に記載されているように、他のコプロセッサがアクティブでなければ、信号プ
ロセッサはデフォールトメモリマスタになって、ステップ５０８に記載されてい
るように、そのコプロセッサはデータメモリをアクセスすることを許される。ス
テップ５１８および５０２に記載されているように、プロセスは次のタイムスロ
ットの間も繰り返される。
ているステップの流れ図を示す。まずステップ５０２で、典型的な状態マシンカ
ウンタを用いてタイムスロットが発生される。その後で各プロセッサのアクティ
ブ状態、すなわち、そのプロセッサがデータメモリをアクセスすることを必要と
するかどうか、を判定するために各プロセッサがテストされる。ＤＭＡユニット
がアクティブであることがステップ５０４で判定されると、ステップ５０８でＤ
ＭＡユニットが共有されているデータメモリをタイムスロットの間アクセスする
ことを許される。ステップ５０６に記載されているように他の全てのプロセッサ
は停止させられる。ステップ５１０に記載されているようにＤＭＡユニットがア
クティブでなくて、１つまたは複数のコプロセッサがアクティブであるとすると
、ステップ５１２に記載されているように、そのタイムスロットの間設定されて
いる優先順位に従ってアクティブなコプロセッサから１つのコプロセッサが選択
される。ステップ５０８に記載されているように、選択されたコプロセッサはそ
の後でデータメモリをアクセスすることを許される。ステップ５１４に記載され
ているように、この時間中は、信号プロセッサは停止させられる。ステップ５１
６に記載されているように、他のコプロセッサがアクティブでなければ、信号プ
ロセッサはデフォールトメモリマスタになって、ステップ５０８に記載されてい
るように、そのコプロセッサはデータメモリをアクセスすることを許される。ス
テップ５１８および５０２に記載されているように、プロセスは次のタイムスロ
ットの間も繰り返される。
【００４０】 図６はデータメモリマスタのための典型的なタイムスロット割り当ての仕組み
と、ＤＭＡ割り込みの場合の種々のアクセスパターンとを示す。タイムスロット
割り当ては０から７までの８つのタイムスロット６０２〜６１６で構成されてい
る。この実施形態では、状態マシンを通じて実現されているスロット指名子が０
から７までのカウンタ値と、３つのアクセスパターン例６１８、６２０および６
２２とを基にしてプロセッサのうちからデータメモリマスタを選択する。アクセ
スパターン６１８、６２０および６２２はＤＭＡプロセッサ（ＤＭＡ）のための
スロットと、デジタルプロセッサ読出し（すなわち、画像プロセッサ読出し）（
ＤＰ Ｒ）のためのスロットと、ビットストリームプロセッサ読出し（ＢＰ Ｒ
）のためのスロットと、ビットストリームプロセッサ書込み（ＢＰ Ｗ）のため
のスロットと、量子化プロセッサ書込み（ＱＰ Ｗ）のためのスロットと、量子
化ＤＣＴプロセッサ読出し（ＱＰＣ Ｒ）のためのスロットと、量子化プロセッ
サ読出し（ＱＰＱ Ｒ）のためのスロットとで構成されている。
と、ＤＭＡ割り込みの場合の種々のアクセスパターンとを示す。タイムスロット
割り当ては０から７までの８つのタイムスロット６０２〜６１６で構成されてい
る。この実施形態では、状態マシンを通じて実現されているスロット指名子が０
から７までのカウンタ値と、３つのアクセスパターン例６１８、６２０および６
２２とを基にしてプロセッサのうちからデータメモリマスタを選択する。アクセ
スパターン６１８、６２０および６２２はＤＭＡプロセッサ（ＤＭＡ）のための
スロットと、デジタルプロセッサ読出し（すなわち、画像プロセッサ読出し）（
ＤＰ Ｒ）のためのスロットと、ビットストリームプロセッサ読出し（ＢＰ Ｒ
）のためのスロットと、ビットストリームプロセッサ書込み（ＢＰ Ｗ）のため
のスロットと、量子化プロセッサ書込み（ＱＰ Ｗ）のためのスロットと、量子
化ＤＣＴプロセッサ読出し（ＱＰＣ Ｒ）のためのスロットと、量子化プロセッ
サ読出し（ＱＰＱ Ｒ）のためのスロットとで構成されている。
【００４１】 図６におけるカウンタ値０〜７は８つのタイムスロット６０２〜６１６に対応
する。この割り当ての仕組みでは、３状態の状態マシンが現在使用中のスロット
パターンを見失わないようにする。ＱＰ、ＢＰおよびＤＰＯは、アクセスパター
ン６１８、６２０および６２２に示すようにカウンタがそれのそれぞれのスロッ
トを指す時に、データメモリを使用する。「（ＤＭＡ）」スロットはＤＭＡ要求
をアクセスパターン６１８、６２０および６２２の１つに同期させるために用い
られる。ＤＭＡプロセッサが割り込みすると、スロット指名子が３つのパターン
の内の１つに切り替わってＤＭＡプロセッサをそれのスロットに入れることがで
きる。唯一の停止は、他の全てのマスタが停止させられる時にＤＭＡプロセッサ
がスタートしている間である。停止はＤＭＡワード整列に応じて２クロックサイ
クル以上のことがある。
する。この割り当ての仕組みでは、３状態の状態マシンが現在使用中のスロット
パターンを見失わないようにする。ＱＰ、ＢＰおよびＤＰＯは、アクセスパター
ン６１８、６２０および６２２に示すようにカウンタがそれのそれぞれのスロッ
トを指す時に、データメモリを使用する。「（ＤＭＡ）」スロットはＤＭＡ要求
をアクセスパターン６１８、６２０および６２２の１つに同期させるために用い
られる。ＤＭＡプロセッサが割り込みすると、スロット指名子が３つのパターン
の内の１つに切り替わってＤＭＡプロセッサをそれのスロットに入れることがで
きる。唯一の停止は、他の全てのマスタが停止させられる時にＤＭＡプロセッサ
がスタートしている間である。停止はＤＭＡワード整列に応じて２クロックサイ
クル以上のことがある。
【００４２】 図６をなお参照して、スタートすると、ＤＭＡプロセッサはＱＰ Ｗスロット
を要する。この場合には、ＱＰ ＷはＤＰ Ｒスロットを共有する。その理由は
、ＱＰ Ｗがあまり頻繁でない、最大で１／１６、であるからである。ＤＰはデ
ータメモリに対して３／１６のアクセスを行い、１６サイクルごとに４サイクル
の間停止させることができる。画像処理のみモードでは、ＱＰが非アクティブで
あるのでＤＰは停止させられない。スロットがそれら自身の所有者により使用さ
れていない時にＳＰアクセスとＦＰＵアクセスのためにそれらのタイムスロット
はフリーであることに注目すべきである。アクセスパターンと状態が与えられる
と、メモリコントローラに、種々のプロセッサのうちでデータメモリに対するア
クセスを調整する制御論理を実現することを容易に行わせることができる。
を要する。この場合には、ＱＰ ＷはＤＰ Ｒスロットを共有する。その理由は
、ＱＰ Ｗがあまり頻繁でない、最大で１／１６、であるからである。ＤＰはデ
ータメモリに対して３／１６のアクセスを行い、１６サイクルごとに４サイクル
の間停止させることができる。画像処理のみモードでは、ＱＰが非アクティブで
あるのでＤＰは停止させられない。スロットがそれら自身の所有者により使用さ
れていない時にＳＰアクセスとＦＰＵアクセスのためにそれらのタイムスロット
はフリーであることに注目すべきである。アクセスパターンと状態が与えられる
と、メモリコントローラに、種々のプロセッサのうちでデータメモリに対するア
クセスを調整する制御論理を実現することを容易に行わせることができる。
【００４３】 本発明の一実施形態では、図６に示されている仲裁仕組みの例は、データメモ
リに対するアクセスを調整するために実現される。コントローラはメモリコント
ローラ内にインタフェース回路と一緒に存在する。代わりの実施形態では、コン
トローラはメモリコントローラの外部で実現される。いずれの場合にも、コント
ローラはデータメモリに対するアクセスを求めているアクティブなプロセッサか
ら信号を受ける。応答して、コントローラは、選択されるプロセッサのためのイ
ネーブル信号を発生することにより、所与のタイムスロットの間データをアクセ
スするプロセッサを選択する。このようにして選択されたプロセッサはその後で
そのタイムスロットにわたってデータメモリをアクセスすることを許される。
リに対するアクセスを調整するために実現される。コントローラはメモリコント
ローラ内にインタフェース回路と一緒に存在する。代わりの実施形態では、コン
トローラはメモリコントローラの外部で実現される。いずれの場合にも、コント
ローラはデータメモリに対するアクセスを求めているアクティブなプロセッサか
ら信号を受ける。応答して、コントローラは、選択されるプロセッサのためのイ
ネーブル信号を発生することにより、所与のタイムスロットの間データをアクセ
スするプロセッサを選択する。このようにして選択されたプロセッサはその後で
そのタイムスロットにわたってデータメモリをアクセスすることを許される。
【００４４】 図７はデータメモリ（ＤＭＥＭ）７０２を含んでいるデータメモリブロックと
、本発明の一実施形態によるプロセッサに対する典型的なインタフェースを示す
。読出しインタフェースのために、ＤＭＥＭ８０２は複数のポートを通じてプロ
セッサと通信する。各プロセッサに１つのポートが好ましい。ポートは１２８ビ
ット読出しレジスタおよびマルチプレクサで構成されている。マルチプレクサは
１２８ビットのサブセットを１クロックサイクル中に読出しレジスタから受け、
かつ複数のクロックサイクルにわたって１２８ビット全部をプロセッサへ送る。
たとえば、ＢＰ Ｒ ＤＡＴＡポートが１クロックサイクルごとに３２ビットを
読出しレジスタ８０４から受け、それらをビットストリームプロセッサへ送る。
次のクロックサイクルでは、読出しレジスタ８０４内の次の３２ビットがマルチ
プレクサ８０６により選択され、そのビットストリームプロセッサへ送られる。
このようにして、読出しレジスタ８０４内の１２８ビット全体が４クロックサイ
クルのうちにプロセッサへ送られる。同様に、ＤＰ Ｒ ＤＡＴＡポートはクロ
ックサイクルごとに３２ビットのデータを受け、それらを動き補償プロセッサま
たは画像プロセッサへ送る。それらのプロセッサは１つのポートを共有している
。ＱＰＣ Ｒ ＤＡＴＡポートはクロックサイクルごとに１２ビットのデータを
それの対応する読出しレジスタ８１２からマルチプレクサ８１４を介して受け、
それをＤＣＴ処理のためにＱＰへ送る。ＱＰＱ Ｒ ＤＡＴＡポートはクロック
サイクルごとに８ビットを受け、それらを量子化処理のためにＱＰへ送る。ＤＭ
Ａ Ｒ ＤＡＴＡポートはクロックサイクルごとに３２ビットを受け、それらを
ＤＢＵＳ８２８を介してＤＭＡユニットへ送る。ＳＰ Ｒ ＤＡＴＡポートおよ
びＦＰＵ Ｒ ＤＡＴＡポートが１つのポートを共有し、ロード整列ユニットが
整列された６４ビットデータを、データメモリから受けられた１２８ビットのデ
ータから取り出した後でクロックサイクルごとに６４ビットを受ける。整列ユニ
ットは６４ビットを取り出すので、それらのポートはマルチプレクサを利用しな
い。その後でデータロード／格納バス８３０を通じてＳＰまたはＦＰＵへ送られ
る。
、本発明の一実施形態によるプロセッサに対する典型的なインタフェースを示す
。読出しインタフェースのために、ＤＭＥＭ８０２は複数のポートを通じてプロ
セッサと通信する。各プロセッサに１つのポートが好ましい。ポートは１２８ビ
ット読出しレジスタおよびマルチプレクサで構成されている。マルチプレクサは
１２８ビットのサブセットを１クロックサイクル中に読出しレジスタから受け、
かつ複数のクロックサイクルにわたって１２８ビット全部をプロセッサへ送る。
たとえば、ＢＰ Ｒ ＤＡＴＡポートが１クロックサイクルごとに３２ビットを
読出しレジスタ８０４から受け、それらをビットストリームプロセッサへ送る。
次のクロックサイクルでは、読出しレジスタ８０４内の次の３２ビットがマルチ
プレクサ８０６により選択され、そのビットストリームプロセッサへ送られる。
このようにして、読出しレジスタ８０４内の１２８ビット全体が４クロックサイ
クルのうちにプロセッサへ送られる。同様に、ＤＰ Ｒ ＤＡＴＡポートはクロ
ックサイクルごとに３２ビットのデータを受け、それらを動き補償プロセッサま
たは画像プロセッサへ送る。それらのプロセッサは１つのポートを共有している
。ＱＰＣ Ｒ ＤＡＴＡポートはクロックサイクルごとに１２ビットのデータを
それの対応する読出しレジスタ８１２からマルチプレクサ８１４を介して受け、
それをＤＣＴ処理のためにＱＰへ送る。ＱＰＱ Ｒ ＤＡＴＡポートはクロック
サイクルごとに８ビットを受け、それらを量子化処理のためにＱＰへ送る。ＤＭ
Ａ Ｒ ＤＡＴＡポートはクロックサイクルごとに３２ビットを受け、それらを
ＤＢＵＳ８２８を介してＤＭＡユニットへ送る。ＳＰ Ｒ ＤＡＴＡポートおよ
びＦＰＵ Ｒ ＤＡＴＡポートが１つのポートを共有し、ロード整列ユニットが
整列された６４ビットデータを、データメモリから受けられた１２８ビットのデ
ータから取り出した後でクロックサイクルごとに６４ビットを受ける。整列ユニ
ットは６４ビットを取り出すので、それらのポートはマルチプレクサを利用しな
い。その後でデータロード／格納バス８３０を通じてＳＰまたはＦＰＵへ送られ
る。
【００４５】 データメモリに対して書込みインタフェースを行うために、ＤＭＥＭ８０２は
複数のポートを通じてプロセッサとも通信する。あるプロセッサがマルチプレク
サを通じて１２８ビット書込みレジスタに書込む。このプロセスでは、１２８ビ
ットの小さい部分のみが書込まれる。たとえば、ＢＰ Ｗ ＤＡＴＡポートがク
ロックサイクルごとに１２ビットのデータをビットストリームプロセッサから受
け、それらを１２８ビット書込みレジスタ８３２へ送る。ＱＰ Ｗ ＤＡＴＡポ
ートがクロックサイクルごとに９ビットをＱＰプロセッサから受け、それらを１
２８ビット書込みレジスタ８３４へ送る。ＤＭＡ Ｗ ＤＡＴＡがクロックごと
に３２ビットをＤＭＡユニットから受け、それらをそれの１２８ビット書込みレ
ジスタ８３６へ送る。ＳＰ Ｗ ＤＡＴＡポートおよびＦＰＵ Ｗ ＤＡＴＡポ
ートが１つの書込みポートを共有し、６４ビットをロード／格納バス８３０を介
してＳＰまたはＦＰＵから６４ビットを受ける。格納整列ユニット８４４が格納
のために６４ビットを整列し、整列させられた６４ビットを書込みレジスタ８３
８へ送る。そのレジスタは１２８ビット書込みレジスタ８３８を一杯にするため
に６４ビットを二重にする。それら４つの書込みレジスタのうちで、マルチプレ
クサ８４２はレジスタを選択し、選択されたレジスタの内容をデータメモリ８０
２へ送る。
複数のポートを通じてプロセッサとも通信する。あるプロセッサがマルチプレク
サを通じて１２８ビット書込みレジスタに書込む。このプロセスでは、１２８ビ
ットの小さい部分のみが書込まれる。たとえば、ＢＰ Ｗ ＤＡＴＡポートがク
ロックサイクルごとに１２ビットのデータをビットストリームプロセッサから受
け、それらを１２８ビット書込みレジスタ８３２へ送る。ＱＰ Ｗ ＤＡＴＡポ
ートがクロックサイクルごとに９ビットをＱＰプロセッサから受け、それらを１
２８ビット書込みレジスタ８３４へ送る。ＤＭＡ Ｗ ＤＡＴＡがクロックごと
に３２ビットをＤＭＡユニットから受け、それらをそれの１２８ビット書込みレ
ジスタ８３６へ送る。ＳＰ Ｗ ＤＡＴＡポートおよびＦＰＵ Ｗ ＤＡＴＡポ
ートが１つの書込みポートを共有し、６４ビットをロード／格納バス８３０を介
してＳＰまたはＦＰＵから６４ビットを受ける。格納整列ユニット８４４が格納
のために６４ビットを整列し、整列させられた６４ビットを書込みレジスタ８３
８へ送る。そのレジスタは１２８ビット書込みレジスタ８３８を一杯にするため
に６４ビットを二重にする。それら４つの書込みレジスタのうちで、マルチプレ
クサ８４２はレジスタを選択し、選択されたレジスタの内容をデータメモリ８０
２へ送る。
【００４６】 読出し／書込み動作はアドレッシングユニットと同期して行われる。アドレッ
シングユニットはＤＭＥＭ内のアドレスを選択して書込みまたは読出す。この実
施形態ではＤＭＥＭは２５６×１２８ビットアレイ、全部で４ＫＢ、として編成
される。２５６の１２８ビットＤＭＥＭワードをアドレスするために、アドレス
線はＤＭＥＭから２５６のアドレスの１つを選択するために８ビット幅である。
各アクティブプロセッサにより求められるデータメモリ内のデータのアドレスは
マルチプレクサ８４６により選択される。選択されたアドレスはその後でアドレ
スレジスタ８４８に保持され、正しい読出し動作および書込み動作を可能にする
ために、アドレス信号がＤＭＥＭ８０２に加えられる。
シングユニットはＤＭＥＭ内のアドレスを選択して書込みまたは読出す。この実
施形態ではＤＭＥＭは２５６×１２８ビットアレイ、全部で４ＫＢ、として編成
される。２５６の１２８ビットＤＭＥＭワードをアドレスするために、アドレス
線はＤＭＥＭから２５６のアドレスの１つを選択するために８ビット幅である。
各アクティブプロセッサにより求められるデータメモリ内のデータのアドレスは
マルチプレクサ８４６により選択される。選択されたアドレスはその後でアドレ
スレジスタ８４８に保持され、正しい読出し動作および書込み動作を可能にする
ために、アドレス信号がＤＭＥＭ８０２に加えられる。
【００４７】 この実施形態では、データメモリ内のデータはバイトアドレス指定可能である
。すなわち、１２８ビットデータメモリ内の任意のバイトを選択可能である。１
６進数での信号「ＦＦＦＦ」は１２８ビットデータ中の１６バイトの全てを選択
すべきことを指示する。ＤＭＡ ＷＥはＤＭＡユニットに対するライトイネーブ
ルを指示し、 ＳＰ ＷＥはＳＰに対するライトイネーブルを指示する。ＳＰユ
ニットおよびＤＭＡユニットに対するバイトアドレッシングは指定されたバイト
の選択を可能にする。
。すなわち、１２８ビットデータメモリ内の任意のバイトを選択可能である。１
６進数での信号「ＦＦＦＦ」は１２８ビットデータ中の１６バイトの全てを選択
すべきことを指示する。ＤＭＡ ＷＥはＤＭＡユニットに対するライトイネーブ
ルを指示し、 ＳＰ ＷＥはＳＰに対するライトイネーブルを指示する。ＳＰユ
ニットおよびＤＭＡユニットに対するバイトアドレッシングは指定されたバイト
の選択を可能にする。
【００４８】 本発明の種々のプロセッサのうちの１つのデータメモリは、各プロセッサに専
用メモリ資源を有するものよりも費用効率が十分に高い。まず、共有される構成
では、プロセッサは集積化されたチップ（ＩＣ）のメモリ資源をより多く使用す
る。すなわち、全てのプロセッサに対して１つのデータメモリを利用することに
より、専用メモリが存在しないためにデータメモリはより多くの回数使用される
。また、メモリまたはＲＡＭなどのＩＣ資源は大きなサイズでは効率が高くなる
傾向があるので、共有されるメモリ構成によって全てのプロセッサに対してより
大きいデータメモリを使用できる。その理由は、メモリまたはＲＡＭなどのＩＣ
資源は大きなサイズで費用効率がより高くなる傾向がある。更に、本発明以外で
は専用メモリアーキテクチャにおける各プロセッサのためのアドレス復号器およ
び検出増幅器などの回路を支持するために求められる型スペースが節約されるた
めに、より大きいメモリサイズが可能である。
用メモリ資源を有するものよりも費用効率が十分に高い。まず、共有される構成
では、プロセッサは集積化されたチップ（ＩＣ）のメモリ資源をより多く使用す
る。すなわち、全てのプロセッサに対して１つのデータメモリを利用することに
より、専用メモリが存在しないためにデータメモリはより多くの回数使用される
。また、メモリまたはＲＡＭなどのＩＣ資源は大きなサイズでは効率が高くなる
傾向があるので、共有されるメモリ構成によって全てのプロセッサに対してより
大きいデータメモリを使用できる。その理由は、メモリまたはＲＡＭなどのＩＣ
資源は大きなサイズで費用効率がより高くなる傾向がある。更に、本発明以外で
は専用メモリアーキテクチャにおける各プロセッサのためのアドレス復号器およ
び検出増幅器などの回路を支持するために求められる型スペースが節約されるた
めに、より大きいメモリサイズが可能である。
【００４９】 以上、本発明、すなわち、割り込み時間多重化共有メモリアクセス装置および
方法について説明した。本発明を特定の実施形態について説明したが、本発明は
そのような実施形態に限定されるものと解すべきでなく、以下の特許請求の範囲
に従って解すべきである。
方法について説明した。本発明を特定の実施形態について説明したが、本発明は
そのような実施形態に限定されるものと解すべきでなく、以下の特許請求の範囲
に従って解すべきである。
【図１】 専用メモリユニットを有するプロセッサで構成されている従来のコンピュータ
装置を示す図。
装置を示す図。
【図２】 本発明の好適な実施の形態による複数のプロセッサの間で共有されている典型
的なデータメモリアーキテクチャのブロック図。
的なデータメモリアーキテクチャのブロック図。
【図３】 メモリクライアントプロセッサのうちで１つのデータメモリを共有するコンピ
ュータ装置における典型的なメディアプロセッサのブロック図。
ュータ装置における典型的なメディアプロセッサのブロック図。
【図４】 プロセッサとデータメモリをインタフェースするための典型的なメモリコント
ローラのブロック図。
ローラのブロック図。
【図５】 プロセッサのうちでデータメモリに対するアクセスの仲裁に含まれているステ
ップの流れ図。
ップの流れ図。
【図６】 データメモリに対する典型的なタイムスロット割り当てと、ＤＭＡ割り込みの
場合における種々のアクセスパターンを示す図。
場合における種々のアクセスパターンを示す図。
【図７】 本発明の一実施形態に従うデータメモリを含んでいるデータメモリブロックと
、プロセッサに対する典型的なインタフェースを示す図。
、プロセッサに対する典型的なインタフェースを示す図。
２０２、３０２、４０２ データメモリ ２０４ バス ２０６ プログラム可能なプロセッサ ２０８、２１０、２１２、２１４ コプロセッサ ３０４ メモリコントローラ ３０６ 信号プロセッサ ３０８ 浮動小数点プロセッサ ３１０ ＤＭＡプロセッサ ３１２ 画像プロセッサ ３１４ 動き補償プロセッサ ３１６ 量子化および離散コサイン変換プロセッサ ３１８ ビットストリームプロセッサ ３２０ メインメモリ ４１２ マルチプレクサ ４１８ デマルチプレクサ ４０６ プロセッサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガルビン、エザール アメリカ合衆国カリフォルニア州、サンノ ゼ、マドック、ウェイ．4511 Ｆターム(参考） 5B045 AA01 DD01 EE03 5B060 AC13 CA08 KA02
Claims (31)
- 【請求項１】 複数のプロセッサからデータメモリをアクセスするために、プロセッサ当り１
つのアクティブ信号を受けるステップと、 アクティブ信号をデータメモリに対して主張するプロセッサの中でメモリマス
タとしてプロセッサを選択するステップと、 クロックサイクルにより定められたタイムスロット内で、選択されたプロセッ
サとデータメモリとの間でＮビット幅のデータを転送するステップと、 を備え、Ｎビット幅のデータをデータメモリへ転送し、データメモリから転送す
るために、データメモリはプロセッサからアクセスできる、コンピュータ装置に
おいてプロセッサの中でデータメモリに対するアクセスを共有する方法。 - 【請求項２】 前記転送するステップは、 Ｎビット幅のデータをＮビット幅のレジスタにロードするステップと、 複数のクロックサイクルにわたって全てのＮビットがレジスタから読出される
まで、クロックサイクル中にＮビット幅のデータのサブセットを、選択されたプ
ロセッサにより、読出すステップと、 を更に備える請求項１記載の方法。 - 【請求項３】 前記転送するステップは、 複数のクロックサイクルにわたって全てのＮビットがレジスタにロードされる
まで、クロックサイクル中にＮビット幅のデータのサブセットをＮビット幅のレ
ジスタに転送するステップと、 レジスタ内のＮビット幅のデータをデータメモリに書込むステップと、 を更に備える請求項１記載の方法。 - 【請求項４】 前記プロセッサは信号プロセッサと複数のコプロセッサを含む請求項１記載の
方法。 - 【請求項５】 前記選択するステップは、 複数のコプロセッサから一つのコプロセッサをバスマスタとして選択するステ
ップと、 コプロセッサのいずれもアクティブでなければ信号プロセッサをバスマスタと
して選択するステップと、 を更に備える請求項２記載の方法。 - 【請求項６】 前記コプロセッサは直接メモリアクセス（ＤＭＡ）プロセッ
サを含む請求項２記載の方法。 - 【請求項７】 前記選択するステップは、 ＤＭＡプロセッサがアクティブであればＤＭＡプロセッサをバスマスタとして
選択するステップと、 ＤＭＡプロセッサがアクティブでなければ一つのコプロセッサをバスマスタと
して複数のコプロセッサから選択するステップと、 ＤＭＡプロセッサと、コプロセッサのいずれもアクティブでなければ信号プロ
セッサをバスマスタとして選択するステップと、 を更に備える請求項６記載の方法。 - 【請求項８】 前記コプロセッサは画像プロセッサと、ビットストリームプロセッサと、量子
化および離散コサイン変換を行うための量子化プロセッサと、浮動小数点プロセ
ッサとを含む請求項６記載の方法。 - 【請求項９】 前記コプロセッサはデータメモリに対する読出しアクセスを画像プロセッサと
共有する動き補償プロセッサを更に含む請求項８記載の方法。 - 【請求項１０】 Ｎは１２８である請求項９記載の方法。
- 【請求項１１】 タイムスロットは状態マシンカウンタにより発生される請求項１０記載の方法
。 - 【請求項１２】 前記状態マシンカウンタはＭ個の状態のサイクルを、０からＭ−１まで、繰り
返し発生し、各タイムスロットに対して１つの状態がある請求項１１記載の方法
。 - 【請求項１３】 Ｍは８である請求項１２記載の方法。
- 【請求項１４】 ８つの状態がバスマスタ選択パターンを定め、 状態０がＤＭＡプロセッサに割り当てられ、 状態１が、データメモリから読出すために画像プロセッサに割り当てられ、 状態２が、データメモリから読出すためにビットストリームプロセッサに割り
当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、かつデータメモリに書込むために量子化
プロセッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先じ、 状態５が、データメモリから読出すために画像プロセッサに割り当てられ、デ
ータメモリに書込むために量子化プロセッサに割り当てられ、画像プロセッサは
量子化プロセッサに先じ、 状態６が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる、 請求項１３記載の方法。 - 【請求項１５】 ８つの状態がバスマスタ選択パターンを定め、 状態０が、データメモリから読出すために画像プロセッサに割り当てられ、 状態１が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、 状態２が、データメモリから読出すためにビットストリームプロセッサに割り
当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データメモリから読出すために画像プロセッサに割り当てられ、か
つデータメモリに書込むために量子化プロセッサに割り当てられ、画像プロセッ
サは量子化プロセッサに先んじ、 状態５が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、データメモリに書込むために量子化プロ
セッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先んじ、 状態６が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる、 請求項１３記載の方法。 - 【請求項１６】 ８つの状態がバスマスタ選択パターンを定め、 状態０が、データメモリから読出すために画像プロセッサに割り当てられ、 状態１が、データをデータメモリから読出すためにビットストリームプロセッ
サに割り当てられ、 状態２が、データをデータメモリへ転送するため、およびデータメモリからデ
ータを転送するためにＤＭＡプロセッサに割り当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データメモリから読出すために画像プロセッサに割り当てられ、か
つデータメモリに書込むために量子化プロセッサに割り当てられ、画像プロセッ
サは量子化プロセッサに先んじ、 状態５が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態６が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、データメモリに書込むために量子化プロ
セッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先んじ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる、 請求項１３記載の方法。 - 【請求項１７】 クロックサイクルにより定められたタイムスロット中にアクセスできるデータ
メモリと、 このデータメモリに結合され、Ｎビットデータ語でデータメモリをアクセスす
る複数のプロセッサと、 データメモリとプロセッサの間に結合され、プロセッサとデータメモリをイン
タフェースするメモリコントローラと、 を備え、メモリコントローラはタイムスロット中に仲裁パターンに従ってデータ
メモリを排他的にアクセスするプロセッサを複数のプロセッサのうちから選択し
、かつ指定されたＮビットデータ語をデータメモリと、タイムスロット中に選択
されたプロセッサとの間で転送する、プロセッサの間で共有されるデータメモリ
を有するコンピュータ装置。 - 【請求項１８】 前記メモリコントローラは、 プロセッサとデータメモリとの間のデータ転送をインタフェースするインタフ
ェース回路と、 インタフェース回路に結合されてタイムスロット中にプロセッサの間でアクセ
スを仲裁する制御回路と、 を更に備える請求項１７記載の装置。 - 【請求項１９】 前記インタフェース回路は、 プロセッサとデータメモリとの間で転送するためのＮビットデータワードを保
持する複数のＮビットレジスタと、 Ｎビットレジスタの各レジスタにおのおの結合され、Ｎビットデータワード中
の全てのデータビットが転送されるまでＮビットデータワードのサブセットを１
クロックサイクルで転送する複数のマルチプレクサと、 を更に備え、各プロセッサに少なくとも１つのレジスタが設けられている請求項
１７記載の装置。 - 【請求項２０】 前記メモリコントローラに結合されているメインメモリを更に備える請求項１
９記載の装置。 - 【請求項２１】 前記プロセッサは、 メモリコントローラとメインメモリとの間に結合され、アクティブ状態中にデ
ータをメインメモリとデータメモリの間で転送する直接メモリアクセス（ＤＭＡ
）メモリと、 メモリコントローラに結合され、ＤＭＡプロセッサがアクティブでない時にデ
ータメモリをアクセスするコプロセッサと、 メモリコントローラに結合された信号プロセッサと、 を備え、前記プログラム可能なプロセッサは他の全てのプロセッサがアイドルで
ある時にデータメモリをアクセスする請求項２０記載の装置。 - 【請求項２２】 Ｎは１２８である請求項２１記載の装置。
- 【請求項２３】 前記コプロセッサは画像プロセッサと、ビットストリームプロセッサと、量子
化化プロセッサと、動き補償プロセッサと、浮動小数点プロセッサとを含む請求
項２２記載の装置。 - 【請求項２４】 前記動き補償プロセッサおよび画像プロセッサはデータメモリに対するアクセ
スを更に共有する請求項２３記載の装置。 - 【請求項２５】 前記メモリコントローラは状態マシンカウンタを用いてタイムスロットを発生
する請求項２４記載の装置。 - 【請求項２６】 前記メモリコントローラは０からＭ−１までのＭ個の状態で構成されている複
数のサイクルを発生し、各タイムスロットに１つの状態が対応し、サイクルごと
にＭ個の状態がある請求項２５記載の装置。 - 【請求項２７】 Ｍは８である請求項２６記載の装置。
- 【請求項２８】 ８つの状態が仲裁パターンを定め、 状態０がＤＭＡプロセッサに割り当てられ、 状態１が、データメモリから読出すために画像プロセッサに割り当てられ、 状態２が、データメモリから読出すためにビットストリームプロセッサに割り
当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、かつデータメモリに書込むために量子化
プロセッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先んじ、 状態５が、データメモリから読出すために画像プロセッサに割り当てられ、デ
ータメモリに書込むために量子化プロセッサに割り当てられ、画像・プロセッサ
は量子化プロセッサに先んじ、 状態６が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる、 請求項２７記載の装置。 - 【請求項２９】 ８つの状態が仲裁パターンを定め、 状態０が、データメモリから読出すために画像プロセッサに割り当てられ、 状態１が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、 状態２が、データメモリから読出すためにビットストリームプロセッサに割り
当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データメモリから読出すために画像プロセッサに割り当てられ、か
つデータメモリに書込むために量子化プロセッサに割り当てられ、画像プロセッ
サは量子化プロセッサに先んじ、 状態５が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、データメモリに書込むために量子化プロ
セッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先んじ、 状態６が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる、 請求項２７記載の装置。 - 【請求項３０】 ８つの状態が仲裁パターンを定め、 状態０が、データメモリから読出すために画像プロセッサに割り当てられ、 状態１が、データをデータメモリから読出すためにビットストリームプロセッ
サに割り当てられ、 状態２が、データをデータメモリへ転送するため、およびデータメモリからデ
ータを転送するためにＤＭＡプロセッサに割り当てられ、 状態３が、データメモリに書込むためにビットストリームプロセッサに割り当
てられ、 状態４が、データメモリから読出すために画像プロセッサに割り当てられ、か
つデータメモリに書込むために量子化プロセッサに割り当てられ、画像プロセッ
サは量子化プロセッサに先んじ、 状態５が、データメモリから読出すために離散コサイン変換を行うための量子
化プロセッサに割り当てられ、 状態６が、データをデータメモリへ転送し、かつデータメモリから転送するた
めにＤＭＡプロセッサに割り当てられ、データメモリに書込むために量子化プロ
セッサに割り当てられ、ＤＭＡプロセッサは量子化プロセッサに先んじ、 状態７が、データメモリから読出すために量子化を行うための量子化プロセッ
サに割り当てられる請求項２７記載の装置。 - 【請求項３１】 前記データメモリはＳＲＡＭである請求項１７記載の装置。
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