JP2013175192A - データ復号化装置及び方法 - Google Patents

Abstract

【課題】 本発明は、メモリ送信時メモリ帯域幅を最大に減少し、同時にメモリのデータを最も必要とするプロセッサブロックまたはハードウェアブロックに先にデータを送信することによって、全体の復号化装置の性能を高めることにある。
【解決手段】 １つ以上のプロセッサブロックと、１つ以上のハードウェアブロックと、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックがメモリにアクセスして最小の遅延時間でデータを読み出しまたは書き込むように制御するメモリ処理部とを備えるデータ復号化装置を提供する。
【選択図】 図１

Description

本発明の実施形態は、帯域幅を減少するデータ復号化装置及び方法に関する。

一般的に復号化装置を構成するプロセッサブロック及びハードウェアブロックは、復号化過程で外部メモリにデータを送信したり、外部メモリからデータを受信する。

一般的にプロセッサブロックとメモリとの間のデータ流動量が多くなれば、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）設定遅延、アクセス遅延及びデータの送信時間が増加してシステムの性能が低下してしまうことがある。

２つ以上のプロセッサブロック及びハードウェアブロックが同時にメモリにデータ送信を要求する場合、最適化された復号化の順序に応じてデータ送信が行われないために復号化時間が遅延されることがある。

一般的な複数のプロセッサブロック及びハードウェアブロックを利用した復号化装置は、それぞれのプロセッサブロック及びハードウェアブロック内のＤＭＡ制御部によってメモリにアクセスすることができ、方形のデータを送信するために横１ラインのデータ送信を終了すれば、次のラインの送信時までオーバーヘッドが生じてデータの送信時間が長くなる。

一般的な復号化装置は、２つ以上のプロセッサブロックまたはハードウェアブロックがメモリ送信を要求する場合、相互間の関連性を把握することができないため、メモリ制御部に設定された順序に応じてのみデータを送信するようになる。

本発明の目的は、メモリ送信時にメモリ帯域幅を最大に減少する。本発明の他の目的は、同時にメモリのデータを最も必要とするプロセッサブロックまたはハードウェアブロックに先にデータ送信することによって、全体の復号化装置の性能を高める。

本発明の一実施形態に係るデータ復号化装置は、１つ以上のプロセッサブロックと、１つ以上のハードウェアブロックと、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックがメモリにアクセスして最小の遅延時間でデータを読み出しまたは書き込むように制御するメモリ処理部とを備える。

本発明の一実施形態に係る前記メモリ処理部は、前記データをメモリに書き込み（ＴｏＤＤＲ）及びメモリ読み出し（ＦｒｏｍＤＤＲ）を並列的に行うように制御してもよい。

本発明の一実施形態に係る前記メモリ処理部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを書き込むべきブロックを選択する仲介部と、前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックのデータを内部バッファに送信するメモリ制御部と、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように、前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックのデータを結合する結合部とを備え、前記メモリ制御部は、前記メモリに前記結合されたデータを格納してもよい。

本発明の一実施形態に係る前記メモリ処理部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを読み出すべきブロックを選択する仲介部と、前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックが読み出す結合されたデータを内部バッファまたはキャッシュに格納するメモリ制御部と、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように、前記結合されたデータを結合解除する結合解除部とを備え、前記メモリ制御部は、前記選択されたプロセッサブロックまたは前記選択されたハードウェアブロックに前記結合解除されたデータを送信してもよい。

本発明の一実施形態に係る前記メモリ制御部は、前記結合解除されたデータをパディングして前記選択されたプロセッサブロックまたは前記選択されたハードウェアブロックに送信してもよい。

本発明の一実施形態に係る前記仲介部は、前記１つ以上のプロセッサブロック及び前記１つ以上のハードウェアブロックのデータ送信順序を考慮して、前記データを読み出しまたは書き込むべきブロックを選択してもよい。

本発明の一実施形態に係る前記１つ以上のプロセッサブロックの各々または前記１つ以上のハードウェアブロックの各々は、メモリ読み出しレベルレジスタと、メモリ書き込みレベルレジスタとを含んでもよい。

本発明の一実施形態に係る前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのデータ読み出し命令が受信された場合、前記読み出し命令が受信されたブロックのメモリ読み出しレベルレジスタ値を増加させてもよい。

本発明の一実施形態に係る前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち、前記メモリ読み出しレベルレジスタ値が最も大きいブロックを選択してもよい。

本発明の一実施形態に係る前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのデータ書き込み命令が受信された場合、前記書き込み命令が受信されたブロックのメモリ書き込みレベルレジスタ値を増加させてもよい。

本発明の一実施形態に係る前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち、前記メモリ書き込みレベルレジスタ値が最も大きいブロックを選択してもよい。

本発明の一実施形態に係るデータ復号化方法は、１つ以上のプロセッサブロックを保持するステップと、１つ以上のハードウェアブロックを保持するステップと、別途のメモリ処理部を用いて前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックがメモリにアクセスして最小の遅延時間でデータを読み出しまたは書き込むように制御するステップとを含む。

本発明の他の一実施形態に係るデータ復号化方法は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのメモリ書き込みレベルレジスタ値を読み出すステップと、前記メモリ書き込みレベルレジスタ値を比較して最も大きい値を有するブロックを選択するステップと、前記選択されたブロックのデータをメモリに書き込むステップとを含み、前記メモリ書き込みレベルレジスタ値の全てが０ではない場合、前記ステップを繰り返して行う。

本発明の他の一実施形態に係るデータ復号化方法は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのメモリ読み出しレベルレジスタ値を読み出すステップと、前記メモリ読み出しレベルレジスタ値を比較して最も大きい値を有するブロックを選択するステップと、メモリからデータを読み出して前記選択されたブロックに送信するステップとを含み、前記メモリ読み出しレベルレジスタ値の全てが０ではない場合、前記ステップを繰り返して行う。

本発明の一実施形態によると、メモリ送信時にメモリ帯域幅を最大に減少することができる。

本発明の一実施形態によると、同時にメモリのデータを最も必要とするプロセッサブロックまたはハードウェアブロックに先にデータを送信することによって、全体の復号化装置の性能を高めることができる。

本発明の一実施形態に係るデータ復号化装置の構成を示すブロック図である。 本発明の一実施形態に係るメモリ処理部の詳細構成を示すブロック図である。 本発明の一実施形態に係る結合または結合解除の方法によってデータが変換される例を示す図である。 本発明の一実施形態に係る仲介部を示すブロック図である。 本発明の一実施形態に係る仲介部のメモリ書き込み方法を示すフローチャートである。 本発明の一実施形態に係る仲介部のメモリ読み出し方法を示すフローチャートである。

以下、添付の図面及びその図面に記載された内容を参照して本発明の実施形態を詳細に説明するが、本発明が実施形態によって制限されたり限定されることはない。

一方、本発明を説明するにおいて、関連する公知機能または構成に対する具体的な説明が本発明の要旨を不要に曖昧にすると判断される場合には、その詳細な説明を省略する。そして、本明細書で用いられる用語は本発明の実施形態を適切に表現するために用いられた用語として、これはユーザ、運用者の意図または本発明が属する分野の慣例などによって変わり得る。したがって、これらの用語に対する定義は本明細書の全般にわたった内容に基づいて下されなければならない。

図１は、本発明の一実施形態に係るデータ復号化装置の構成を示すブロック図である。図１を参照すると、本発明の一実施形態に係るデータ復号化装置は、１つ以上のプロセッサブロック１１０、１つ以上のハードウェアブロック１２０及び１つ以上のプロセッサブロック１１０または１つ以上のハードウェアブロック１２０がメモリにアクセスして最小の遅延時間でデータを読み出し、または書き込むように制御するメモリ処理部１３０で構成される。

本発明の一実施形態に係るデータ復号化装置は、それぞれのプロセッサブロック１１０またはハードウェアブロック１２０が直接メモリをアクセスする方式の他に、全てのメモリに対するアクセスはメモリ処理部１３０によって行われる。

本発明の一実施形態に係るデータ復号化装置は、メモリ処理部１３０によって最小の遅延時間でメモリのデータを送信してもよく、プロセッサブロック１１０及びハードウェアブロック１３０の現在のデータ進行状態をモニタしてもよく、最適化された順序でメモリデータを送信してもよい。

図２は、本発明の一実施形態に係るメモリ処理部の詳細構成を示すブロック図である。図２を参照すると、本発明の一実施形態に係るメモリ処理部１３０は、データのメモリへの書き込み（ＴｏＤＤＲ）及びメモリからの読み出し（ＦｒｏｍＤＤＲ）を並列的に行うように制御してもよい。

以下、本発明の一実施形態に係るメモリ処理部１３０によってメモリからデータを読み出す過程について説明する。

本発明の一実施形態に係るメモリ処理部は、仲介部２２０を用いて１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロック２１０のうちデータを書き込むべきブロックを選択してもよい。本発明の一実施形態に係るメモリ処理部は、メモリにデータを書き込む場合、仲介部２２０によって選択されたブロックのデータを内部のバッファに送信してもよい。

本発明の一実施形態に係るメモリ処理部は、メモリ制御部２３０を用いて選択された１つ以上のプロセッサブロックのデータまたは選択された１つ以上のハードウェアブロックのデータを内部バッファに送信してもよい。

本発明の一実施形態に係るメモリ処理部は、結合部２４０を用いて１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロック２１０に送信するデータ数を最大化するように、選択された１つ以上のプロセッサブロックのデータまたは選択された１つ以上のハードウェアブロックのデータを結合（ｔｉｌｉｎｇ）してもよい。

本発明の一実施形態に係るメモリ処理部は、１回に送信するデータ数を最大化するために結合部２４０によってデータを連結させてもよい。本発明の一実施形態に係るメモリ処理部は、メモリ制御部を用いてメモリに結合されたデータを格納してもよい。

以下、本発明の一実施形態に係るメモリ処理部１３０によってプロセッサブロックまたはハードウェアブロック２１０にデータを書き込む過程について説明する。本発明の一実施形態に係るメモリ処理部は、仲介部を用いて１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロック２０１のうち、データを読み出すべきブロックを選択してもよい。

本発明の一実施形態に係るメモリ処理部は、メモリ制御部２３０を用いて選択された１つ以上のプロセッサブロックのデータまたは選択された１つ以上のハードウェアブロックが読み出す結合されたデータを内部バッファまたはキャッシュに格納してもよい。

例えば、本発明の一実施形態に係るメモリ処理部は、メモリを読み出す場合、仲介部２２０によって選択されたプロセッサブロックまたはハードウェアブロックが必要とするメモリのデータ（ここで、メモリのデータは結合されて格納される）を読み出して内部バッファまたはキャッシュに格納してもよい。

本発明の一実施形態に係るメモリ処理部は、結合解除部２５０を用いて１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックに送信するデータ数を最大化するように、結合されたデータの結合を解除（ｕｎｔｉｌｉｎｇ）してもよい。

本発明の一実施形態に係るメモリ処理部は、メモリ制御部２３０を用いて選択された１つ以上のプロセッサブロックまたは選択された１つ以上のハードウェアブロックに結合解除されたデータを送信してもよい。本発明の一実施形態に係るメモリ処理部は、メモリ制御部２３０を用いて結合解除されたデータをパディングし、選択された１つ以上のプロセッサブロックまたは選択された１つ以上のハードウェアブロックに送信してもよい。

本発明の一側面によれば、結合されたデータは再び結合解除機能によってオリジナルのデータ形態に変換されてもよく、必要に応じてパディングなどの機能が追加されてプロセッサブロックまたはハードウェアブロックに伝達されてもよい。

図３は、本発明の一実施形態に係る結合または結合解除の方法によってデータが変換される例を示す図である。図３を参照すると、本発明の一実施形態に係るデータ復号化装置は、Ｙ／Ｕ／Ｖ別に存在するデータを連結させて結合されたデータを生成したり、結合解除されたデータを生成してもよい。

図４は、本発明の一実施形態に係る仲介部を示すブロック図である。図４を参照すると、本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロック及び１つ以上のハードウェアブロックのデータ送信順序を考慮してデータを読み出すまたは書き込むべきブロックを選択してもよい。

本発明の一側面によれば、１つ以上のプロセッサブロックの各々または１つ以上のハードウェアブロックの各々は、メモリ読み出しレベルレジスタ及びメモリ書き込みレベルレジスタを含んでもよい。

本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのデータ読み出し命令が受信された場合、読み出し命令が受信されたブロックのメモリ読み出しレベルレジスタ値を増加させるメモリ読み出しレベル検出部４１０を備える。

本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのうち、メモリ読み出しレベルレジスタ値が最も大きいブロックを選択してもよい。

本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのデータ書き込み命令が受信された場合、書き込み命令が受信されたブロックのメモリ書き込みレベルレジスタ値を増加させるメモリ書き込みレベル検出部４２０を備える。

本発明の一実施形態に係る仲介部は１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのうち、メモリ書き込みレベルレジスタ値が最も大きいブロックを選択してもよい。

例えば、本発明の一実施形態に係る仲介部は、特定ハードウェアブロックで１ブロックのデータをメモリに書き込む場合、メモリ書き込みレベルレジスタ値を１増加させてもよい。

本発明の一実施形態に係る仲介部は、送信しなければならない追加ブロックが発生すれば、メモリ書き込みレベルレジスタ値を続けて増加させ、メモリ処理部によって１つのブロック送信が完了すれば、値を１ずつ減少させる。

本発明の一側面によれば、復号化装置の全体性能を改善するために、特定プロセッサブロックまたはハードウェアブロックのデータが送信されずに続けて蓄積しないようにするため、メモリ処理部が全体プロセッサブロック及びハードウェアブロックのメモリ書き込み（読み出し）レベルレジスタをモニタして最も大きい値を保持するブロックに優先権を与えることができる。

以下、本発明の一実施形態に係る仲介部のメモリ書き込み方法について説明する。

図５は、本発明の一実施形態に係る仲介部のメモリ書き込み方法を示すフローチャートである。図５を参照すると、本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのそれぞれのメモリ書き込みレベルレジスタ値を読み出す（Ｓ５１０）。

本発明の一実施形態に係る仲介部は、全てのメモリ書き込みレベルレジスタ値をモニタする（Ｓ５２０）。本発明の一実施形態に係る仲介部は、全てのメモリ書き込みレベルレジスタ値を比較して最も大きい値を有するブロックを選択する（Ｓ５３０）。

本発明の一実施形態に係る仲介部は、選択されたブロックのデータをメモリに書き込む（Ｓ５４０）。本発明の一実施形態に係る仲介部は、全てのメモリ書き込みレベルレジスタ値を比較し、メモリ書き込みレベルレジスタ値の全てが０ではない場合、ステップを繰り返す（Ｓ５５０）。

下記は、本発明の一実施形態に係る仲介部のメモリ読み出し方法について説明する。

図６は、本発明の一実施形態に係る仲介部のメモリ読み出し方法を示すフローチャートである。図６を参照すると、本発明の一実施形態に係る仲介部は、１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックのそれぞれのメモリ読み出しレベルレジスタ値を読み出す（Ｓ６１０）。

本発明の一実施形態に係る仲介部は、全体メモリ読み出しレベルレジスタ値をモニタする（Ｓ６２０）。本発明の一実施形態に係る仲介部は、全てのメモリ読み出しレベルレジスタ値を比較して最も大きい値を有するブロックを選択する（Ｓ６３０）。

本発明の一実施形態に係る仲介部は、メモリからデータを読み出して選択されたブロックに送信する（Ｓ６４０）。本発明の一実施形態に係る仲介部は、全てのメモリ読み出しレベルレジスタ値を比較して、メモリ読み出しレベルレジスタ値の全てが０ではない場合、ステップを繰り返す（Ｓ６５０）。

本発明の一実施形態に係るメモリ処理部は、メモリデータの送信時に必要のないオーバーヘッドを減らしてメモリ帯域幅を低くし、プロセッサブロック及びハードウェアブロック間の最適化された順序を設定することによって復号性能を高めることができる。

例えば、本発明の一実施形態に係るメモリ処理部は、Ｈ．２６４／ＡＶＣを含むマルチコーデックシステムに適用した場合、システムバスとプロセッサブロック及びハードウェアブロック間の速度が大きい環境で復号化時間を短縮させることができる。

本発明に係る実施形態は、多様なコンピュータ手段によって行うことができるプログラム命令の形態で実現されても良く、かかるプログラム命令は、コンピュータ読み出し可能媒体に記録されてもよい。コンピュータ読み出し可能媒体は、プログラム命令、データファイル、データ構造などを単独でまたは組み合わせて含んでもよい。媒体に記録されるプログラム命令は、本発明のために特別に設計して構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり使用可能なものであってもよい。コンピュータ読み出し可能記録媒体の例には、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を格納し遂行するように特別に構成されたハードウェア装置が含まれる。プログラム命令の例には、コンパイラによって作られるような機械語コードだけでなく、インタープリタなどを用いてコンピュータによって実行できる高級言語コードが含まれる。前述のハードウェア装置は、本発明の動作を行うために１つ以上のソフトウェアモジュールとして作動するように構成されてもよく、その逆も同様である。

以上のように本発明を限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような記載から多様な修正及び変形が可能である。

したがって、本発明の範囲は、説明された実施形態に限定されて定められるものではなく、特許請求の範囲及び特許請求の範囲と均等なものなどによって定められるものである。

１１０ プロセッサブロック
１２０ ハードウェアブロック
１３０ メモリ処理部
２１０ プロセッサブロック／ハードウェアブロック
２２０ 仲介部
２３０ メモリ制御部
２４０ 結合部
２５０ 結合解除部
４１０ メモリ読み出しレベル検出部
４２０ メモリ書き込みレベル検出部

Claims (17)

1. １つ以上のプロセッサブロックと、
   １つ以上のハードウェアブロックと、
   前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックがメモリにアクセスして最小の遅延時間でデータを読み出しまたは書き込むように制御するメモリ処理部と、
   を備えることを特徴とする含むデータ復号化装置。
2. 前記メモリ処理部は、前記データのメモリへの書き込み及びメモリからの読み出しを並列的に行うように制御することを特徴とする請求項１に記載のデータ復号化装置。
3. 前記メモリ処理部は、
   前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを書き込むべきブロックを選択する仲介部と、
   前記選択された前記１つ以上のプロセッサブロックのデータまたは前記選択された１つ以上のハードウェアブロックのデータを内部バッファに送信するメモリ制御部と、
   前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように、前記選択された前記１つ以上のプロセッサブロックのデータまたは前記選択された１つ以上のハードウェアブロックのデータを結合する結合部と、
   を備え、
   前記メモリ制御部は、前記メモリに前記結合されたデータを格納することを特徴とする請求項１に記載のデータ復号化装置。
4. 前記メモリ処理部は、
   前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを読み出すべきブロックを選択する仲介部と、
   前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックが読み出す結合されたデータを内部バッファまたはキャッシュに格納するメモリ制御部と、
   前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように、前記結合されたデータを結合解除する結合解除部と、
   を備え、
   前記メモリ制御部は、前記選択されたプロセッサブロックまたは前記選択されたハードウェアブロックに前記結合解除されたデータを送信することを特徴とする請求項１に記載のデータ復号化装置。
5. 前記メモリ制御部は、前記結合解除されたデータをパディングして前記選択されたプロセッサブロックまたは前記選択されたハードウェアブロックに送信することを特徴とする請求項４に記載のデータ復号化装置。
6. 前記仲介部は、前記１つ以上のプロセッサブロック及び前記１つ以上のハードウェアブロックのデータ送信順序を考慮して、前記データを読み出しまたは書き込むべきブロックを選択することを特徴とする請求項３または請求項４に記載のデータ復号化装置。
7. 前記１つ以上のプロセッサブロックの各々または前記１つ以上のハードウェアブロックの各々は、
   メモリ読み出しレベルレジスタと、
   メモリ書き込みレベルレジスタと、
   を含むことを特徴とする請求項３または請求項４に記載のデータ復号化装置。
8. 前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのデータ読み出し命令が受信された場合、前記読み出し命令が受信されたブロックのメモリ読み出しレベルレジスタ値を増加させることを特徴とする請求項７に記載のデータ復号化装置。
9. 前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち、前記メモリ読み出しレベルレジスタ値が最も大きいブロックを選択することを特徴とする請求項８に記載のデータ復号化装置。
10. 前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのデータ書き込み命令が受信された場合、前記書き込み命令が受信されたブロックのメモリ書き込みレベルレジスタ値を増加させることを特徴とする請求項７に記載のデータ復号化装置。
11. 前記仲介部は、前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち、前記メモリ書き込みレベルレジスタ値が最も大きいブロックを選択することを特徴とする請求項１０に記載のデータ復号化装置。
12. メモリ処理部を用いて１つ以上のプロセッサブロックまたは１つ以上のハードウェアブロックがメモリにアクセスして最小の遅延時間でデータを読み出しまたは書き込むように制御するステップと、
    を含むことを特徴とするデータ復号化方法。
13. 前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを書き込むべきブロックを選択するステップと、
    前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックのデータを内部バッファに送信するステップと、
    前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように、前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックのデータを結合するステップと、
    前記メモリに前記結合されたデータを格納するステップと、
    をさらに含むことを特徴とする請求項１２に記載のデータ復号化方法。
14. 前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのうち前記データを読み出すべきブロックを選択するステップと、
    前記選択されたプロセッサブロックのデータまたは前記選択されたハードウェアブロックが読み出す結合されたデータを内部バッファまたはキャッシュに格納するステップと、
    前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックに送信するデータ数を最大化するように前記結合されたデータを結合解除するステップと、
    前記メモリ制御部は、前記選択されたプロセッサブロックまたは前記選択されたハードウェアブロックに前記結合解除されたデータを送信するステップと、
    をさらに含むことを特徴とする請求項１２に記載のデータ復号化方法。
15. 前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのそれぞれのメモリ書き込みレベルレジスタ値を読み出すステップと、
    前記メモリ書き込みレベルレジスタ値を比較して最も大きい値を有するブロックを選択するステップと、
    前記選択されたブロックのデータをメモリに書き込むステップと、
    を含み、
    前記メモリ書き込みレベルレジスタ値の全てが０ではない場合、前記ステップを繰り返して行うことを特徴とするデータ復号化方法。
16. 前記１つ以上のプロセッサブロックまたは前記１つ以上のハードウェアブロックのそれぞれのメモリ読み出しレベルレジスタ値を読み出すステップと、
    前記メモリ読み出しレベルレジスタ値を比較して最も大きい値を有するブロックを選択するステップと、
    メモリからデータを読み出して前記選択されたブロックに送信するステップと、
    を含み、
    前記メモリ読み出しレベルレジスタ値の全てが０ではない場合、前記ステップを繰り返して行うことを特徴とするデータ復号化方法。
17. 請求項１２〜請求項１６のいずれか１項に記載の方法を行うプログラムを記録したコンピュータで読み出し可能な記録媒体。

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