KR101491687B1 - 버퍼 용량의 사용이 개선된 대량 저장 시스템 - Google Patents

버퍼 용량의 사용이 개선된 대량 저장 시스템 Download PDF

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Abstract

본 발명은 버퍼 용량의 사용이 개선된 대량 저장 시스템(1)에 관한 것으로, 더 구체적으로는 내장된 제어기로 실시간 데이터 저장을 하는 대량 저장 시스템에 관한 것이다. 본 발명에 따르면, 대량 저장 시스템(1)은 실시간 데이터 인터페이스(3)와 대량 저장 배열(10) 사이의 제 1 데이터 경로와, 내장된 프로세서(2)와 대량 저장 배열(10) 사이의 제 2 데이터 경로를 구비하고, 제 1 데이터 경로는 액세스 대기 시간이 없는 데이터 버퍼(7)를 포함하며, 액세스 대기 시간이 없는 데이터 버퍼(7)는 또한 내장된 프로세서(2)와 대량 저장 배열(10) 사이의 비-실시간 데이터 전송을 위한 데이터 버퍼로서 사용된다.

Description

버퍼 용량의 사용이 개선된 대량 저장 시스템{MASS STORAGE SYSTEM WITH IMPROVED USAGE OF BUFFER CAPACITY}
본 발명은 버퍼 용량의 사용이 개선된 대량 저장 시스템에 관한 것으로, 더 구체적으로는 내장된 제어기를 구비한, 실시간 데이터 저장을 위한 대량 저장 시스템에 관한 것이다.
필름 카메라와 같은 데이터 스트림 소스로부터 직접 오는 높은 데이터 속도로 실시간 데이터 스트림을 저장하기 위해 설계된 내장된 독립 시스템들은 일반적으로 2가지 종류의 데이터 처리로 나누어질 수 있다.
1. 데이터 속도가 보장된 실시간 비디오 데이터 저장,
2. 내장된 프로세서에 의해 관리된 파일 시스템 정보와 같은 비-실시간 데이터 저장.
2가지 데이터 경로 모두 I/O 제어기에 연결되어야 하고, 이러한 I/O 제어기는 대량 저장 배열을 형성하는 저장 유닛들과의 I/O 통신을 구현한다.
크게 보장된 데이터 속도는, 하드 디스크, 광학 디스크, 또는 고체 상태 기반의 메모리와 같은 단일 저장 유닛의 병렬화(parallelization)에 의해 도달된다. 이러한 타입의 저장 유닛들은 종종 전송 시작시 상당한 대기 시간(latency)을 가져온다. 이러한 대기 시간이 특히 실시간 거동이 필요할 때 문제가 되므로, SRAM 및/또는 SDRAM과 같은 상당한 액세스 대기 시간이 없거나 전혀 없는 메모리가 도입된다. 특히 모바일 적용예에 관한 다른 요구 사항은, 전체 저장 시스템이 가능한 작아야 하고, 감소된 전력 소비를 가져야 한다는 점이다.
본 발명의 목적은 이용 가능한 버퍼 용량의 사용이 개선된 대량 저장 시스템을 제안하는 것이다.
본 발명에 따르면, 이러한 목적은 대량 저장 시스템에 의해 달성되는데, 이러한 대량 저장 시스템은 실시간 데이터 인터페이스와 대량 저장 배열 사이의 제 1 데이터 경로와, 내장된 프로세서와 대량 저장 배열 사이의 제 2 데이터 경로를 가지고, 제 1 데이터 경로는 액세스 대기 시간(access latency)이 없는 데이터 버퍼를 포함하며, 액세스 대기 시간(access latency)이 없는 데이터 버퍼는 또한 내장된 프로세서와 대량 저장 배열 사이의 비-실시간(non real-time) 데이터 전송을 위한 데이터 버퍼로서 사용된다.
본 발명은 실시간 데이터 경로에서 '액세스 대기 시간이 없는' 메모리 유닛의 다목적 사용을 제안한다. 이는 메모리를 좀더 효율적으로 사용하는 것이고, 추가적으로 단일 저장 디바이스들로 이루어지는 대량 저장 배열과 내장된 프로세서 사이의 비-실시간(non real-time) 데이터를 전송하는 좀더 효율적인 방식이다. 물론, 본 발명은 실시간 데이터에 관해 설계된 시스템에만 적용 가능한 것은 아니다. 본 발명은 크게 보장된 데이터 속도가 필요하고 대기 시간이 문제점인 다른 환경들에서도 마찬가지로 사용될 수 있다.
바람직하게 작은 발자국(footprint)을 지닌 '액세스 대기 시간이 없는' 메모리는, 타깃 대량 저장 배열의 임의의 대기 시간을 보상하기 위해, 실시간 데이터 버퍼로서 실시간 데이터 경로로 통합된다. 이 대량 저장 배열은 2개 이상의 단일 저장 유닛으로 이루어진다. 각각의 저장 유닛은 I/O 제어기에 의해 제어된다. 또한 내장된 프로세서는 대량 저장 배열에서 데이터에 액세스하고 데이터를 수정해야 하므로, 실시간 데이터 버퍼와 프로세서의 주 메모리 사이에 구현된 제 2 경로가 존재한다. 그러므로, 실시간 인터페이스로부터 출력되거나 이에 입력되는 데이터와 내장된 프로세서로부터 출력되거나 이에 입력되는 데이터 사이의 스위칭을 위해 데이터 스위치가 구현된다. 내장된 프로세서와 대량 저장 배열 사이의 비 실시간 데이터 전송을 위해서 필요한 실시간 데이터 버퍼를 사용하는 것은 또한 비 실시간 전송을 위한 여분의 버퍼를 절약한다. 그러므로, 공간 및 전력 소비가 감소된다.
하드웨어 블록들은 요구된 모드에 있게 되는 제어 라인을 통해 내장된 프로세서로 바람직하게 구성된다. 내장된 프로세서는 그것의 주 메모리와 실시간 데이터 버퍼 사이의 직접적인 메모리 액세스 전송(DMA 전송)을 개시함으로써 대량 저장 배열에 또는 이로부터 데이터를 전송한다. 이는 프로세서가 데이터 전송이 실행되면서 다른 임무에 대해 작업할 수 있기 때문에 효율적인 구현예이다. 또한, 실시간 데이터 버퍼를 통한 대량 저장 배열로의 내장된 프로세서의 액세스는 대량 저장 배열에 직접 액세스하는 것보다 빠르다.
유리하게, 대량 저장 시스템은 데이터 스트림을 분할하고, 2개 이상의 저장 유닛에 병렬로 보내기 위한 데이터 처리 블록을 가진다. 이는 RAID 또는 RAID-유사 시스템들을 쉽게 구현할 수 있게 한다.
바람직하게, '대기 시간이 없는' 데이터 버퍼를 위해 하나 이상의 임계값이 설정될 수 있고, 이러한 하나 이상의 임계값은 데이터가 데이터 버퍼로부터 대량 저장 배열, 실시간 인터페이스, 및 주 메모리로 스트림되는(streamed) 순간을 제어한다. 이러한 식으로, 상이한 데이터 타깃의 실행 거동이 적합하게 될 수 있다.
이제 더 나은 이해를 위해, 본 발명이 도면을 참조하여 후속하는 상세한 설명부에서 더 상세히 설명된다. 본 발명은 이러한 예시적인 실시예에 제한되지 않고, 본 발명의 범주로부터 벗어나지 않으면서 특정된 특징들이 또한 유리하게 결합 및/또는 수정될 수 있음이 이해된다.
본 발명을 이용하여 내장된 제어기로 실시간 데이터 저장을 함으로써 버퍼 용량의 사용이 개선된 대량 저장 시스템을 제작할 수 있다.
도 1은 본 발명에 따른 예시적인 대량 저장 시스템을 도시하는 도면.
도 1은 실시간 데이터 스트림들에 관한 내장된 프로세서(2)를 구비한 독립 대량 저장 시스템(1)의 구축 설계를 블록도의 형태로 보여준다. 실시간 인터페이스 블록(3)은 카메라나 디스플레이와 같은 실시간 데이터 소스 또는 싱크(sink)(미도시)에 연결된다. 내장된 프로세서(2)는 '비디오 녹화' 또는 '비디오 재생'과 같은 사용자 입력에 반응한다. 내장된 프로세서(2)는 제어 연결(4)(점선들로 표시된)을 통해 하드웨어 블록들이 요구된 모드가 되도록 구성한다. 이러한 목적을 위해, 기록 액세스에서 내장된 프로세서(2)에 의해 간단한 '모드' 레지스터가 수정되고, 이러한 수정된 '모드' 레지스터가 하드웨어 블록들을 구성한다.
실시간 데이터 스트리밍 요구의 경우, 내장된 프로세서(2)는 먼저 하드웨어 블록들을 구성한다. 데이터 스위치(5)는 데이터 스트리밍을 위한 실시간 인터페이스를 선택한다. 또한, 복수의 I/O 제어 유닛(6)(I/O Ctrl)이 방향(판독 또는 기록)과 실시간 데이터 스트림의 저장 주소에 대한 정보를 수신한다. 실시간 데이터 스트림의 저장 주소는 데이터 스트림의 방향과 종류에 독립적이다. 실시간 데이터와 비-실시간 데이터 사이의 주된 차이점은, 보통 비-실시간 데이터의 보다 작은 양에 비해 예상되는 많은 양의 실시간 데이터이다. 이러한 차이를 극복하기 위해, 전송될 바이트의 개수는 I/O 제어 유닛(6)들에 대한 판독/기록 명령어에 포함된다. 실시간 모드에서, I/O 제어 유닛(6)들은 내장된 프로세서(2)가 다음 판독/기록 명령어를 발생시키고 보낼 수 있는 것을 보장하기 위해, 충분히 큰 데이터의 양을 판독/기록하는 것을 허용한다. 이는 실시간 데이터 속도를 보장하기 위해 필요한데, 이는 내장된 프로세서(2)의 2개의 판독/기록 명령어들 사이에서 비교적 많은 양의 시간이 경과하기 때문이다. 비-실시간 모드에서, 단일 판독/기록 명령어로 판독/기록되는 것이 허용된 데이터의 양은 다소 작은데, 이는 종종 소수의 데이터만이 전송되어야 하기 때문이다.
'레코드(record)' 사용자 입력의 경우, 실시간 데이터 스트림은 실시간 인터페이스(3), 데이터 스위치(5), 실시간 버퍼(7), 및 데이터 처리 유닛(8)을 전달하고, 이 경우 실시간 데이터 스트림은 분할되어 I/O 제어 유닛(6)에 병렬로 보내진다. I/O 제어 유닛(6)은 데이터를 대량 저장 배열(10)의 복수의 저장 유닛(9)에 기록한다. 대량 저장 배열(10)의 저장 유닛(9)이 데이터를 수신할 수 없는 한, 실시간 데이터 스트림은 실시간 데이터 버퍼(7)에 저장된다. 대량 저장 배열(10)로의 데이터 전송은 저장 유닛(9)이 데이터를 수신할 준비가 될 때 계속된다.
예컨대, 그러한 대기 시간은 하드 디스크들이 그것들의 판독/기록 헤드들의 위치를 다시 정해야 하는 경우 발생한다. 기계적인 동작들로 인해 데이터 전송이 일시 중지된다. 위치 선정 절차를 완료한 후에만, 하드 디스크들이 그것들의 매체 전송 데이터 속도로 동작할 수 있다.
'재생(playback)' 사용자 입력의 경우, 데이터가 저장 유닛(9)들로부터 병렬로 판독되고, 데이터 처리 유닛(8)을 통과한 후 실시간 데이터 버퍼(7)로 기록되며, 이 데이터 처리 유닛(8)에서 단일 데이터 스트림들이 하나의 실시간 데이터 스트림으로 병합된다. 실시간 인터페이스(3)를 통해 데이터 싱크로 실시간 데이터 스트림을 전송하는 것은, 실시간 데이터 버퍼(7)가 가득 찰 때에만 바람직하게 시작된다. 이러한 조처는 대량 저장 배열(10)에 의해 만들어진 대기 시간을 보상하고, 실시간 요구 사항을 충족시키는데 도움을 준다. 이러한 거동은 나중에 설명되는 임계값을 설정함으로써 유리하게 변경 가능하다.
예컨대, 일부 파일 시스템 정보를 갱신하거나 대량 저장 배열(10)에 저장된 실시간 데이터 스트림에 속하는 설명(descriptive) 데이터를 판독, 기록 또는 수정하기 위해, 내장된 프로세서(2)가 대량 저장 배열(10)에 액세스해야 한다면, 비-실시간 데이터 전송이 실행된다. 실시간 데이터 스트림과의 주요 차이점은, 실시간 인터페이스(3)가 논리적으로 프로세서의 주 메모리(11)로 대체된다는 점이다. 데이터가 대량 저장 배열(10)에 기록되는 경우, 주 메모리(11)로부터 실시간 데이터 버퍼(7)로 데이터가 전송되고, 데이터가 저장 배열(10)로부터 판독되는 경우, 실시간 데이터 버퍼(7)로부터 주 메모리(11)로 데이터가 전송된다. 그러므로, DMA(direct memory access) 전송은 주 메모리(11)와 실시간 데이터 버퍼(7) 사이의 내장된 프로세서(2)에 의해 시작된다. 실시간 데이터 버퍼(7)로부터 대량 저장 배열(10)로의 데이터 전송은 자동으로 실행된다. 따라서, DMA 전송을 시작한 후, 내장된 프로세서(2)는 대량 저장 배열(10)로의 성공적이거나 성공적이지 않다는 DMA 전송의 메시지가 수신될 때까지, 자유롭게 다른 임무에 대한 작업들을 행하게 된다. DMA 전송 동안, 실시간 데이터 스트림이 처리되는 것처럼, 대량 저장 배열(10)의 대기 시간들이 실시간 데이터 버퍼(7)에 의해 보상된다. 이는 내장된 프로세서(2)의 직접적인 단일 워드 액세스들보다 더 높은 성능을 대량 저장 배열(10)에 제공한다. 또 다른 개선점은 비-실시간 데이터 스트림에 관한 제어 메커니즘이 실시간 데이터 스트림에 관한 것과 동일하다는 점이다. 하지만, 데이터 스위치(6)는 실시간 인터페이스(3)를 주 메모리(11)로 대체하도록 상이하게 구성되어야 한다. 또한, 단일 판독/기록 명령어로 기록될 데이터의 양이 수정된다. 명령어마다의 데이터의 양은 비교적 작지만, 또한 내장된 프로세서(2)의 요구에 적응될 수 있어, I/O 제어 유닛(6)들로의 각각의 DMA 전송이 단일 명령어로 수행된다.
데이터의 병렬화는 데이터 처리 유닛(8)에서 실행되어, 각각 병렬로 대량 저장 배열(10)의 모든 단일 저장 유닛(9)에 기록되고 이로부터 판독되는 것이 허용된다. 이는 RAID-0 시스템에 대응한다. 다른 RAID 또는 RAID류의 시스템이 마찬가지로 구현될 수 있다.
실시간 데이터 버퍼(7)의 임계값은, 바람직하게는 심지어 대량 저장 배열(10)로의 2가지 액세스 동안 또는 상이한 대량 저장 유닛(9)이 대량 저장 배열(10)에 추가될 때, 내장 프로세서(2)에 의해 동적으로 구성될 수 있다. 임계값들은 데이터가 실시간 데이터 버퍼(7)로부터 대량 저장 배열(10), 실시간 인터페이스(3) 또는 주 메모리(11)로 스트리밍되는(streamed) 순간을 제어한다. 이러한 식으로, 상이한 데이터 타깃들의 수행 거동이 적응될 수 있다. 예컨대, 실시간 데이터 버퍼(7)로부터 주 메모리(11)로의 DMA 전송은, 적어도 실시간 데이터 버퍼(7)에서 이용 가능한 바이트의 개수(n)가 존재할 때 처음으로 시작되는데, 이 경우 바이트의 개수(n)는 특별한 임계값에 의해 결정된다. 따라서, 주 메모리(11)는 가능한 짧게 DMA 전송에 의해 고정되고(locked), 내장된 프로세서(2)는 동일한 짧은 시간 동안 그것의 주 메모리(11) 없이 그것의 임무를 수행해야만 한다. 임계값들의 동적인 수정은 상이한 타입의 대량 저장 유닛(9)들, 또는 더 적은 데이터 블록들의 데이터 스트리밍 또는 전송과 같은 상이한 타입의 데이터 액세스들에 시스템을 최적으로 적응시키는 것을 허용한다. 예컨대, 일부 타입의 고체 상태 디스크들의 경우, 상황이 좋지 않은 순간에서의 데이터 전송시의 일시적인 중지는 데이터 속도가 떨어지는 것을 유발한다. 레코딩하는 동안, 이는 데이터를 대량 저장 유닛(9)에 전송하기 전에, 실시간 데이터 버퍼(7)에서 먼저 데이터를 수집함으로써 보상된다. 비록 이렇게 하는 것이 보상될 수 있는 대기 시간을 감소시키지만, 전반적인 데이터 속도는 증가된다.
1: 대량 저장 시스템 2: 내장된 프로세서
3: 실시간 데이터 인터페이스 4: 제어 연결
5: 데이터 스위치 6: I/O 제어 유닛
7: 실시간 버퍼 8: 데이터 처리 유닛

Claims (8)

  1. 대량 저장 시스템(1)으로서,
    대량 저장 시스템(1)은
    - 실시간 데이터 인터페이스(3);
    - 대량 저장 배열(10);
    - 실시간 데이터 인터페이스(3)와 대량 저장 배열(10) 사이의 실시간 데이터 전송을 위한 SRAM 또는 DRAM 데이터 버퍼(7); 및
    - 주 메모리(11)를 갖는 내장된 프로세서(2)를
    포함하며, 내장된 프로세서(2)로부터 대량 저장 배열(10)로의 비-실시간(non real-time) 데이터 전송을 위해, 대량 저장 시스템(1)은 내장된 프로세서(2)의 주 메모리(11)와 SRAM 또는 DRAM 데이터 버퍼(7) 사이의 직접적인 메모리 액세스 전송을 개시하고, SRAM 또는 DRAM 데이터 버퍼(7)로부터 대량 저장 배열(10)로의 데이터 전송을 실행하도록 구성되는, 대량 저장 시스템.
  2. 제 1항에 있어서,
    실시간 데이터 인터페이스(3)로부터 출력되거나 또는 실시간 데이터 인터페이스(3)에 입력되는 데이터와, 내장된 프로세서(2)의 주 메모리(11)로부터 출력되거나 또는 내장된 프로세서(2)의 주 메모리(11)에 입력되는 데이터 사이의 전환을 위한 데이터 스위치(5)를 더 포함하는, 대량 저장 시스템.
  3. 제 1항에 있어서,
    대량 저장 배열(10)은 2개 이상의 저장 유닛(9)을 포함하는, 대량 저장 시스템.
  4. 제 3항에 있어서,
    2개 이상의 저장 유닛(9)은 하드 디스크, 광학 디스크, 또는 고체 상태 메모리인, 대량 저장 시스템.
  5. 제 3항에 있어서,
    데이터 스트림을 분할하고, 그러한 데이터 스트림을 2개 이상의 저장 유닛(9)에 병렬로 보내기 위한 데이터 처리 블록(8)을 더 포함하는, 대량 저장 시스템.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    SRAM 또는 DRAM 데이터 버퍼(7)에 관한 임계값이 설정되고,
    임계값은 데이터가 SRAM 또는 DRAM 데이터 버퍼(7)로부터 대량 저장 배열(10), 실시간 데이터 인터페이스(3), 또는 주 메모리(11)로 스트리밍되는 순간을 제어하는, 대량 저장 시스템.
  7. 제 6항에 있어서,
    대량 저장 배열(10), 실시간 데이터 인터페이스(3), 및 주 메모리(11)로의 데이터 전송에 관한 상이한 임계값들이 설정되는, 대량 저장 시스템.
  8. 대량 저장 시스템(1)에서의 데이터 전송을 위한 방법으로서,
    대량 저장 시스템(1)은
    - 실시간 데이터 인터페이스(3);
    - 대량 저장 배열(10);
    - 실시간 데이터 인터페이스(3)와 대량 저장 배열(10) 사이의 실시간 데이터 전송을 위한 SRAM 또는 DRAM 데이터 버퍼(7); 및
    - 주 메모리(11)를 갖는 내장된 프로세서(2)를
    를 포함하는, 대량 저장 시스템(1)에서의 데이터 전송을 위한 방법에 있어서,
    - 내장된 프로세서(2)의 주 메모리(11)와 SRAM 또는 DRAM 데이터 버퍼(7) 사이의 직접적인 메모리 액세스 전송을 개시하는 단계; 및
    - SRAM 또는 DRAM 데이터 버퍼(7)로부터 대량 저장 배열(10)로의 데이터 전송을 수행하는 단계를
    포함하는, 대량 저장 시스템에서의 데이터 전송을 위한 방법.
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