RU2475817C1 - Устройство буферизации потоков данных, считываемых из озу - Google Patents
Устройство буферизации потоков данных, считываемых из озу Download PDFInfo
- Publication number
- RU2475817C1 RU2475817C1 RU2011149887/08A RU2011149887A RU2475817C1 RU 2475817 C1 RU2475817 C1 RU 2475817C1 RU 2011149887/08 A RU2011149887/08 A RU 2011149887/08A RU 2011149887 A RU2011149887 A RU 2011149887A RU 2475817 C1 RU2475817 C1 RU 2475817C1
- Authority
- RU
- Russia
- Prior art keywords
- data
- ram
- buffer
- memory
- cpu
- Prior art date
Links
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в повышении производительности подсистемы памяти, заключающейся в уменьшении задержек получения запрошенных ЦПУ данных, повышении гибкости применения и увеличении пропускной способности шины данных ОЗУ. Устройство буферизации потоков данных, пересылаемых между двумя интерфейсами, представляющими собой шины данных ОЗУ и ЦПУ соответственно, содержащее буфер, выполненный на памяти или регистрах и накапливающий данные для их передачи по запросу со второго интерфейса без обращения за ними в первый, причем устройство содержит дополнительные буферы, тэг-контроллер и выходной мультиплексор, причем тэг-контроллер связан с мультиплексором, буфером, выполненным на памяти или регистрах, и дополнительными буферами для отслеживания актуальности хранящихся в них данных, а входы буферов устройства подключены к ОЗУ. 1 ил.
Description
Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе универсальных микропроцессоров.
Известен блок в системном контроллере для работы с внешней памятью (ОЗУ), находящийся в составе гибридного микропроцессора, включающего центральный процессор, системный контроллер, внешнюю память, двухуровневую кэш-память (патент RU 2359315, кл. G06F 9/30, опублик. 20.06.2009).
Недостатком описанного блока является его низкая производительность при обращениях во внешнюю память.
Наиболее близким по технической сути и достигаемому техническому результату является механизм буферизации потоков данных, считываемых из ОЗУ и пересылаемых между двумя интерфейсами, представляющих собой шины данных ОЗУ и ЦПУ соответственно и содержащее буфер, выполненный на памяти или регистрах и накапливающий данные для их передачи по запросу с второго интерфейса без обращения за ними в первый (Патент US 7581072 В2, кл. G06F 12/00, опублик. 14.12.2006).
Недостатком описанного устройства буферизации является низкая эффективность работы. Кроме того, устройство не имеет отслеживания адреса, по которому происходит запись в память, потому при его работе возможна ситуация, когда хранящиеся в буфере данные потеряют актуальность в связи с новой записью в ОЗУ по данному адресу.
Ожидаемый технический результат от использования данного изобретения состоит в повышении производительности подсистемы памяти, заключающейся в уменьшении задержек получения запрошенных ЦПУ данных, повышении гибкости применения и хранения одновременно нескольких потоков запросов данных из памяти и увеличения пропускной способности шины данных ОЗУ за счет уменьшения на нее нагрузки.
Указанный технический результат достигается тем, что в устройстве буферизации потоков данных, пересылаемых между двумя интерфейсами, представляющими собой шины данных ОЗУ и ЦПУ соответственно, содержащем буфер, выполненный на памяти или регистрах и накапливающий данные для их передачи по запросу со второго интерфейса без обращения за ними в первый, оно содержит дополнительные буферы, тэг-контроллер и выходной мультиплексор, причем тэг-контроллер связан с мультиплексором, буфером, выполненным на памяти или регистрах, и дополнительными буферами для отслеживания актуальности хранящихся в них данных, а входы буферов устройства подключены к ОЗУ.
Уменьшение задержки получения данных возникает в результате того, что данные были заранее считаны в буфер до того, как процессор их затребовал, несколько буферов позволяют накапливать данные по четырем независимым адресам, а то, что данные передаются во второй интерфейс без обращения в первый (то есть ОЗУ), позволяет разгрузить шину данных.
Изобретение поясняется чертежами, где на фиг.1 представлена блок-схема устройства буферизации потоков данных, считываемых из ОЗУ.
Механизм буферизации потоков данных, считываемых из ОЗУ, состоит из тэг-контроллера 1, шины адреса чтения 2, шины адреса записи 3, стробов 4 и 5 подтверждения действительности адресов чтения и записи, шины данных ОЗУ 6, буферов 7, 8, 9 и 10, мультиплексора переключения выходов буферов 11. Также содержит шину данных ЦПУ 12, управляющую запросами к памяти и ответу ЦПУ логику 13 с машинами состояний подтверждения 14 и запроса 15, шины адреса чтения из ОЗУ 16 со стробом запроса к контроллеру ОЗУ 17 и строб 18 подтверждения данных для ЦПУ.
Устройство работает следующим образом. После сброса тэг-контроллер 1 выставляет на сигнал выбора буфера разрешение записи в буфер 7. Выход буфера 10 через мультиплексор 11 оказывается скоммутирован на шину данных ЦПУ по сигналу выбора выхода буфера от тег-контроллера 1. Когда от процессора приходит запрос 4 на чтение по адресу 2, он направляется как на тэг-контроллер 1, так и на управляющую логику 13. Тэг-контроллер 1, не обнаружив, что данные по этому адресу находятся в буфере, сигнализирует об этом по внутренней служебной шине управляющей логике, и та, с помощью машины состояния запросов 14, формирует запрос к ОЗУ на чтение 17 по адресу 16. Полученные данные заполняются в буфер 7, при этом, в зависимости от соотношения частоты шины памяти и шины ЦПУ, начинается выдача данных от мультиплексора 11 на шину 12 и формирование сигнала подтверждения 18 с помощью машины состояния получения данных 15 до того момента, как данные считаются полностью. По мере пакетной выдачи данных получение новых данных от ОЗУ завершается, и нужное количество пересылается в ЦПУ. Однако запись в буфер 7 на этом не останавливается, а продолжается, пока он не заполнится. По окончании записи машина состояния запросов 14 переходит в режим ожидания, а управляющая логика 13 выставляет сигнал окончания загрузки данных тэг-контроллеру 1, который снимает разрешение записи с буфера 7 и переводит его на буфер 8. Таким образом, в случае следующего запроса по адресу, не совпадающему с тем, по которому были записаны данные в предыдущий раз, вышеприведенный алгоритм работы повторится для буфера 8, данные в буфере 7 сохранятся для возможного будущего запроса.
В случае, если обращение на чтение со стороны процессора было по адресу, по которому уже было произведено чтение, тэг-контроллер 1 сообщает о совпадении адресов управляющей логике 13, одновременно переключая мультиплексор 11 на получение данных из того буфера, в котором хранятся нужные данные. Управляющая логика 13 формирует адрес 16, по которому будет идти чтение из буфера, на основе адреса запроса ЦПУ на чтение 2. Далее управляющая логика 13 формирует с помощью машины состояния получения данных 15 сигнал подтверждения данных для ЦПУ, и данные направляются на шину данных ЦПУ 12. Если затем в какой-либо момент последует следующий запрос на чтение 5, и адрес окажется последовательным относительно предыдущего запроса, то буфер (в данном примере буфер 8) окажется опустошен наполовину, и одновременно с выдачей данных ЦПУ с помощью машины состояния получения данных 15 машина состояния запросов 8 сформирует запрос на чтение 17 по последовательно относительно адреса запроса ЦПУ идущему адресу 16 для того, чтобы буфер 8 вновь стал полон.
Отдельной задачей тег-контроллера является наблюдение за адресом 4, по которому центральным процессором или внешними устройствами по запросу 5 происходит запись в ОЗУ, так как возможна ситуация, что данные, которые сохранены в буферах, уже не будут актуальными, так как по соответствующему адресу в ОЗУ была произведена запись. В этом случае тэг-контроллер 1 выставляет признак, что данные в буфере не актуальны.
Claims (1)
- Устройство буферизации потоков данных, пересылаемых между двумя интерфейсами, представляющими собой шины данных ОЗУ и ЦПУ соответственно, содержащее буфер, выполненный на памяти или регистрах и накапливающий данные для их передачи по запросу со второго интерфейса без обращения за ними в первый, отличающееся тем, что устройство содержит дополнительные буферы, тэг-контроллер и выходной мультиплексор, причем тэг-контроллер связан с мультиплексором, буфером, выполненным на памяти или регистрах, и дополнительными буферами для отслеживания актуальности хранящихся в них данных, а входы буферов устройства подключены к ОЗУ.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2011149887/08A RU2475817C1 (ru) | 2011-12-08 | 2011-12-08 | Устройство буферизации потоков данных, считываемых из озу |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2011149887/08A RU2475817C1 (ru) | 2011-12-08 | 2011-12-08 | Устройство буферизации потоков данных, считываемых из озу |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2475817C1 true RU2475817C1 (ru) | 2013-02-20 |
Family
ID=49121122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2011149887/08A RU2475817C1 (ru) | 2011-12-08 | 2011-12-08 | Устройство буферизации потоков данных, считываемых из озу |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2475817C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU185002U1 (ru) * | 2018-06-18 | 2018-11-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Тульский государственный университет" | Устройство буферизации потока данных |
RU188931U1 (ru) * | 2018-11-06 | 2019-04-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Тульский государственный университет" | Устройство преобразования интерфейсов |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2017211C1 (ru) * | 1990-08-23 | 1994-07-30 | Институт ядерных исследований РАН | Устройство для сопряжения эвм с каналами связи |
EP0793178A2 (en) * | 1996-02-27 | 1997-09-03 | Sun Microsystems, Inc. | Writeback buffer and copyback procedure in a multi-processor system |
US20060282619A1 (en) * | 2005-06-10 | 2006-12-14 | Via Technologies, Inc. | Method and device for data buffering |
US20070028037A1 (en) * | 2005-07-28 | 2007-02-01 | Samsung Electronics Co., Ltd. | Memory system with automatic dual-buffering |
RU2359315C2 (ru) * | 2007-04-28 | 2009-06-20 | Учреждение Российской академии наук Научно-исследовательский институт системных исследований РАН (НИИСИ РАН) | Микропроцессор гибридный |
RU2371872C2 (ru) * | 2003-10-15 | 2009-10-27 | Квэлкомм Инкорпорейтед | Интерфейс с высокой скоростью передачи данных |
-
2011
- 2011-12-08 RU RU2011149887/08A patent/RU2475817C1/ru active IP Right Revival
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2017211C1 (ru) * | 1990-08-23 | 1994-07-30 | Институт ядерных исследований РАН | Устройство для сопряжения эвм с каналами связи |
EP0793178A2 (en) * | 1996-02-27 | 1997-09-03 | Sun Microsystems, Inc. | Writeback buffer and copyback procedure in a multi-processor system |
RU2371872C2 (ru) * | 2003-10-15 | 2009-10-27 | Квэлкомм Инкорпорейтед | Интерфейс с высокой скоростью передачи данных |
US20060282619A1 (en) * | 2005-06-10 | 2006-12-14 | Via Technologies, Inc. | Method and device for data buffering |
US20070028037A1 (en) * | 2005-07-28 | 2007-02-01 | Samsung Electronics Co., Ltd. | Memory system with automatic dual-buffering |
RU2359315C2 (ru) * | 2007-04-28 | 2009-06-20 | Учреждение Российской академии наук Научно-исследовательский институт системных исследований РАН (НИИСИ РАН) | Микропроцессор гибридный |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU185002U1 (ru) * | 2018-06-18 | 2018-11-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Тульский государственный университет" | Устройство буферизации потока данных |
RU188931U1 (ru) * | 2018-11-06 | 2019-04-29 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Тульский государственный университет" | Устройство преобразования интерфейсов |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5638069B2 (ja) | メモリデバイスによりホストメモリアクセスを制御するための方法およびシステム | |
US9037810B2 (en) | Pre-fetching of data packets | |
KR102402630B1 (ko) | 캐시 제어 인지 메모리 컨트롤러 | |
US20140104967A1 (en) | Inter-memory data transfer control unit | |
EP3060993A1 (en) | Final level cache system and corresponding method | |
TW201234188A (en) | Memory access device for memory sharing among multiple processors and access method for the same | |
EP3647932B1 (en) | Storage device processing stream data, system including the same, and operation method thereof | |
KR101445826B1 (ko) | 다수의 메모리 영역들에 걸친 강하게 순서화된 디바이스 및 배타적인 트랜잭션들의 자동-순서화 | |
JP2008544424A (ja) | Dramの並列処理を向上するシステム及び方法 | |
KR102478527B1 (ko) | 이기종 메모리 시스템용 시그널링 | |
CN115495389B (zh) | 存储控制器、计算存储装置以及计算存储装置的操作方法 | |
KR20220113818A (ko) | 비휘발성 듀얼 인라인 메모리 모듈에 대한 커맨드 리플레이 | |
JP6523707B2 (ja) | ラップ読出しから連続読出しを行うメモリサブシステム | |
US7680992B1 (en) | Read-modify-write memory with low latency for critical requests | |
US7409486B2 (en) | Storage system, and storage control method | |
RU2475817C1 (ru) | Устройство буферизации потоков данных, считываемых из озу | |
US10580110B2 (en) | Hardware structure to track page reuse | |
WO2019074964A1 (en) | DYNAMIC PROXIMITY DATA PROCESSING CONTROL MECHANISM BASED ON AVAILABILITY OF COMPUTER RESOURCES ON SEMICONDUCTOR DISK PLATFORMS | |
US7774513B2 (en) | DMA circuit and computer system | |
US8244929B2 (en) | Data processing apparatus | |
CN109032965B (zh) | 一种数据读取方法、主机及存储设备 | |
KR20150090491A (ko) | 전자 장치 및 전자 장치에서 데이터를 액세스하는 방법 | |
KR101517835B1 (ko) | 프로세서간 통신을 위한 아이피씨 드라이버를 포함하는프로세서, 시스템 및 기록 매체 | |
Chen et al. | Read and Write Performance Research and Optimization for eMMC Device Driver | |
US9448954B2 (en) | Method and an apparatus for coherency control |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner | ||
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20151209 |
|
NF4A | Reinstatement of patent |
Effective date: 20160827 |
|
PC41 | Official registration of the transfer of exclusive right |
Effective date: 20160829 |
|
PC41 | Official registration of the transfer of exclusive right |
Effective date: 20180813 |