JPS622302A - プログラマブル・コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラマブル・コントローラに係り、特に
、並列処理高速プログラマブル・コントローラに関する
。

〔発明の背景〕

論理の変更が自由にできる素子として、例えば、電子通
信学会技術報告（電子計算機）論文番号Ｅ　Ｃ８２−１
２１８９２・６に示されるように積和項により表わされ
た組み合わせ論理をロジックメモリとＡＮＤ−ＯＲで構
成したダイナミックロジックアレイが報告されている。

しかし、この方法で、乗除算・関数発生等の演算を自在
にプログラミング可能なプログラマブル・コントローラ
を構成することは困難である。

〔発明の目的〕

本発明の目的は、複数の並列動作可能な演算回路と、こ
の演算回路間を任意に接続するプログラマブル接続装置
で構成した並列処理高速プログラマブル・コントローラ
を提供することにある。

〔発明の概要〕

現在のプログラマブル・コントローラおよびコンピュー
タは、ノイマン型である。ノイマン型は処理装置が記憶
装置に格納されている命令を逐次実行する方式でハード
ウェアがシンプルであるが、次のような問題がある。

さの第一は、記憶装置に格納されている命令を読み出し
て、解読後実行する。このくり返しのため処理の並列化
が困難である。第二は命令やデータなどを一つのバスを
介して処理装置と記憶装置間を転送するためデータ転送
速度がバスの速度で制限される。即ち、バスネックを生
じる。このため高速化に限界が生じる。この対策として
回路素子の高速化が図られているが、これにも限界があ
るため、効果的な並列処理方式の実現が望まれていた。

本発明は、従来のプログラマブル・コントローラが、一
つのバスを介してデータを転送している点に着目し、こ
のバスを必要数準備し、データの並列転送を実現し、且
つ、複数個の演算回路を並列動作させることにより並列
処理高速プログラマブル・コントローラを実現しようと
するものである。

〔発明の実施例〕

以下５発明の実施例を第１図ないし第８図で説明する。

第１図は本発明のプログラマブル・コントローラの構成
図である。１はプログラマブル接続装置で、プログラマ
ブル・コントローラの外部入力端子、例えば工、と内部
の演算回路１３間の接続等、任意端子間の接続機能を持
つ装置である。２Ａ〜２Ｇは接続指令レジスタで、任意
端子間の接続指令を記憶するレジスタである。３は接続
線で指令レジスタ２Ａ〜２Ｇの指令に従って任意端子間
を接続する接続線である。１０は演算装置で、加算・除
算・乗算等を行う装置である。１３〜１５は加算・除算
・乗算等を行う演算回路で演算指令レジスタＩＩＡ〜１
１Ｃにより演算機能が決まるものである。ＩＩＡ〜１１
Ｃは演算指令レジスタて、演算回路１３〜１５の演算機
能を選択指令する。

■。〜Ｉ３はプログラマブル・コントローラ３０の入力
信号、００は出力信号である。ＡＢはアドレスバス、Ｄ
Ｂはデータバス、ＷＲは書き込みタイミング信号で、２
Ａ〜２Ｇ・１１Ａ〜１１Ｃへのデータ書き込み信号であ
る。

第１図に示す演算をプログラマブル・コントローラに実
行させる場合を例に説明する。この演算内容を式で表現
すると次の通りである。

■、 Ｏｎ　”　（Ｉ３＋ｌ２）− ■。

即ち、■、とＩ２の和と、工、と工。の商の乗算結果を
求める。この演算を実現するために、第２図に示す手順
に従って、ＩＩＡ〜１１Ｃおよび２Ａ〜２Ｇの内容を指
定してゆく。

第一に演算指令レジスタ１１Ａに加算指令データをＡＢ
、ＤＢ、ＷＲ倍信号使用して書き込む。

このデータは数値で１例えば、３というように指定され
る。この指令が加算指令の場合、演算回路１３は加算回
路として機能することになる。次に。

演算回路１３への信号線接続を行う。演算回路１３の端
子１、即ち、接続元＋・１と接続先工３端子の接続を行
う必要がある。このために、接続指令レジスタ２Ａに演
算回路１３の端子１と入力端チェ□の接続指令データを
ＡＢ、ＤＢ、ＮＲ倍信号使用して送り込む。このデータ
は数値で、例えば、１というように指定される。同様に
第２図のプログラム手順説明図に従って、演算回路機能
および接続指令を指定することにより目的とする演算機
能をプログラムすることができる。

このプログラマブル・コントローラの際立った特徴は、
信号の伝達、演算動作が並列に実行されるため、高速処
理が実現できることにある。即ち、入力信号Ｉ０〜工、
は、同時に演算回路１３．１４に印加され、演算回路１
３．１４は同時に演算を開始し、演算結果は、演算回路
１５を介して出力信号０゜に出力される。

次に１本発明の構成要素であるプログラマブル接続袋＠
１、および、演算装置１ｏの詳細について説明する。

第３図はプログラマブル接続装置の概念図を示す。■は
プログラマブル接続装置、２は入力端チェ。〜工、と出
力端子００〜○１間接続指令を格納する接続指令レジス
タ、３は接続指令レジスタの指令により入出力端子間を
接続する接続線である。

第３図では１次の入出力端子間が接続されているが、こ
の接続が、接続指令レジスタ２の内容により自在にでき
れば回路形成上好都合である。

入力端子　　　出力端子 ■、−０□ 工、　　−〇。

Ｉ、　　　−０１ ■。　　−〇。

次に入力端チェ。と０３　を接続することについて考察
すると、接続するということは、■。の信号を０３に転
送できるということである。従って、プログラマブル接
続回路の機能は次のようであってもよいことになる。即
ち、第４図（ａ）に示すように、入力信号Ｉ。〜工、の
各信号を前述の接続指令レジスタの指令に従って並べ換
えを行い、この結果を第４図（ｂ）のように、出力端子
に転送すればよいことになる。

第５図は以上の考え方を基に構成したプログラマブル接
続回路の詳細図である。本回路構成の基本は次の通りで
ある。

（１）接続指令レジスタの内容に従って入出力端子間を
接続する。

（２）接続指令レジスタの内容はＯ〜３の値をとり接続
先を示している。

（３）入力信号の並び換えは、２ビツトと１ビツトのシ
フト回路で行う。

（４）本説明は入力信号４点、出力信号４点のプログラ
マブル接続装置の例で行う。

第５図において２は接続指令レジスタで８００〜Ｓ３１
からなる。４は入力信号Ｉ０〜工、をラッチするデータ
レジスタでＤ０〜Ｄ３からなる。５１はシスト回路で０
２０〜Ｇ２３からなる。０２０〜Ｇ２３は同一機能の回
路である。６４はデコーダで１機能は第６図（ａ）に示
す通りである。即ち、接続指令レジスタ２の内容を解読
し、入力信号のシフト値０〜２を判定する回路である。

７０〜７７．７１０〜７１４はＡＮＤゲートである。

５２はシフト回路で、シフト回路５１からの出力信号を
、さらに、シフトする機能をもつ、６０〜６３はデコー
ダで、機能は第６図（ｂ）に示す通りである。即ち、入
力信号を解読し、シスト値０゜１の判定をする回路であ
る。８００〜８４３はＯＲゲートである１次に、本回路
の動作を説明する。

入力信号Ｉ。に関し、接続指令レジスタの内容がＯ１即
ち、８００．５ＱＬ（７）内容が０の場合、これは、次
の接続指令を示す。

工。　−〇。

接続指令データは、データバスＤＢに外部から与えられ
、書き込み信号ＷＲＩにより、接続指令レジスタ２に書
き込まれる。また、入力信号工。

も外部から与えられ、同様に書き込み信号ＷＲ２により
書き込まれる。

接続指令レジスタＳＯＯ，ＳＱＬの出力は、デコーダ６
４に印加される。この時、ＳＯＯ，ＳＯｌの内容がＯ故
、出力０端子が論理１となる。従ってＡＮＤゲートのみ
がゲートを開き、この出力信号はＯＲゲート８４０を介
して出力端子０１に転送される。即ち、入力信号Ｉ６は
出力端子０゜に転送されることになる。

次に接続指令レジスタの内容が１の場合、即ち、■。　
−〇１ 間を接続する場合について説明する。

この場合、接続指令レジスタＳＯｏの内容は１、ＳＱＬ
の内容はＯである。従って、前述と同様。

この信号を印加されたデコーダ６４は、出力端子１のみ
が論理１となり、ＡＮＤゲート７１２と７１１が開く。

ＡＮＤゲート７１２の出力は、ＳＯＯの論理１とデコー
ダ出力の論理１により、論理１となり、ＯＲゲート８０
１を介してデコーダ６０に印加される。デコーダ６０は
入力信号が論理１のため、出力端子１が論理１となりＡ
ＮＤゲート７１が開く。また入力信号Ｉ０　を転送する
ＡＮＤゲート７１１の出力は、ＯＲゲート８００を介し
、開かれているＡＮＤゲート７１および、ＯＲゲート８
４１を介し、出力ＯＬに転送される。

即ち、入力信号工。は出力端子０□に転送される、νと
、ユな、。

同様にして、接続指令レジスタの内容により。

入力端チェ。と出力端子０．．０３と接続が可能である
１本例では入力端チェ。についてのみ説明したが、すべ
ての入力端チェ。〜工、について、出力端子００〜０．
と接続可能である。また、本説明は入力端子４点、出力
端子４点について行ったが、同様な考え方で、多数個の
入出力端子の接続装置への拡張が可能である。

第７図はプログラマブル・コントローラの構成要素であ
る演算装置構成図である。演算装置１０の機能は、デー
タを入力し、演算結果を出力することにある。１１は演
算指令レジスタで、演算装置の機能はこのレジスタの内
容で決まる。１２はデコーダで、演算レジスタの内容に
従って次に述べるバッファゲート１６〜１８を制御する
。１３〜１５は演算回路である。１６〜１８はバッファ
ゲートである。バッファゲートは、演算指令レジスタ１
２からのゲート信号１９〜２１により演算回路１３〜１
５の出力信号を選択し出力Ｏ１に伝える。次に本回路の
全体動作を説明する。

演算指令レジスタ１１には、演算指令レジスタ選択用ア
ドレスバスＡＢＯ，ＡＢＩ、データ印加°用データバス
ＤＢＯ，ＤＢＩ、データ書き込み信号線ＷＲが接続され
ており、データを書き込める。

仮に、データの値が３（二進数で１１）とすると、この
データがデーコーダ１２に印加され、デコーダ１２は入
力データに基づき出力端子３のみに信号を出力し、ゲー
ト信号線１９を介しバッファゲート１６に印加し、バッ
ファゲート１６のみがゲートを開く。従って、演算装置
の演算入力信号Ｉ　１ｔＩ２は、演算回路１３で演算さ
れ、結果がバッファゲート１６を介して０１端子に出力
される・°即ち、演算レジスタ１１にデータ３を書き込
むことにより演算装置１０は加算装置として機能するこ
とになる。同様に演算指令やレジスタの内容を２と、し
て除算、１として乗算を行うことができる。

第８図はプログラマブル接続装置と、第１図のプログラ
マブル・コントローラを組み合わせた大規模構成図であ
る。３０はプログラマブル・コントローラ、１は前述の
プログラマブルを接続装置であるｓ１１□〜ＬＩＴはＰ
Ｃの入力信号で、プログラマブル・コントローラにあら
かじめ接続しておく。０１□〜ｏ４．ｌはプログラマブ
ル接続回路の出力信号で、これもあらかじめ接続してお
く。同様に、プログラマブル・コントローラとその相互
間、プログラマブル・コントローラとプログラマブル接
続装置間等も第８図に示すように固定配線される。

このように構成した大規模プログラマブル・コントロー
ラは一つの並列処理装置として機能させることができる
。第一にプログラマブル・コントローラ３０の機能は第
１図、第２図で説明したように、プログラム可能である
。第二に隣接するプログラマブル・コントローラ間の接
続であるが、これも第３図ないし第６図で説明したよう
に、端子間をプログラマブル接続装置により自在に接続
可能となる。第三に非隣接プログラマブル・コントロー
ラ間の接続が必要となるが、これも、第３図ないし第６
図で説明したプログラマブル接続装置により接続可能で
ある。

なお１本発明のプログラマブル・コントローラが扱うデ
ータは、−ビットでも複数ビットでも可能である。

〔発明の効果〕

本発明によれば、並列処理プログラマブル・コントロー
ラが実現でき、処理速度を並列に実行させる処理項目数
に比例して高めることができる。

【図面の簡単な説明】

第１図は本発明のプログラマブル・コントローラの構成
図、第２図はプログラム手順説明図、第はデータシフト
説明図、第６図はプログラマブル△ 接続装置の回路図、第７図は演算回路図、第８図は大規
模プログラマブル・コントローラの構成図である。 １・・・プログラマブル接続装置、２・・・接続指令レ
ジスタ、３・・・接続線、１０・・・演算装置、１１・
・・演算指令レジスタ、３０・・・プログラマブル・コ
ントローラ。

Claims (1)

1. 【特許請求の範囲】 １、制御対象から信号を入力し、信号処理した結果を制
   御対象に出力するプログラマブル・コントローラにおい
   て、 入力信号が印加されると規定の出力信号を出力する演算
   回路を多数個含む演算回路群と、前記演算回路間、前記
   演算回路と前記プログラマブル・コントローラの入力端
   子間、前記演算回路と前記プログラマブル・コントロー
   ラの出力端子間を任意に接続可能なプログラマブル接続
   装置で構成し、前記プログラマブル・コントローラの信
   号処理回路を前記演算回路と、前記プログラマブル接続
   装置への接続指令で形成することにより、前記プログラ
   マブル・コントローラの多数個の入力端子に同時に印加
   された信号が、同時に前記プログラマブル・コントロー
   ラ数個の前記演算回路に印加され、並列処理された結果
   を出力するように構成したことを特徴とするプログラマ
   ブル・コントローラ。