JPH0484265A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主記憶とベクトルレジスタ部との間でデータ転送するた
めの主記憶アドレスを発生する主記憶アドレス発生部と
ベクトルレジスタ部とのデータバスに関し、 インダイレクトアクセスでアクセスアドレスの発生用に
ベクトルレジスタの内容を読み出すのに使用するベクト
ルレジスタの出力バスを削減し、パイプラインを性能上
最適となるよう並列動作させるために必要とする入出力
バスをベクトルレジスタに設けることを目的とし、 主記憶とベクトルレジスタ部との間でデータ転送を行う
アクセスパイプラインと、該ベクトルレジスタ部の内容
を使用して前記データ転送のための主記憶アドレスを発
生する主記憶アドレス発生部とを有するデータ処理装置
において、前記主記憶アドレス発生部が前記ベクトルレ
ジスタ部の内容を読み出す際、前記アクセスパイプライ
ンのデータバスを用いるよう構成する。

〔産業上の利用分野〕

本発明は、データ処理装置に係わり、特に主記憶とベク
トルレジスタ部との間でデータ転送するための主記憶ア
ドレスを発生する主記憶アドレス発生部と、ベクトルレ
ジスタ部とのデータバスに関する。

近年ベクトル処理装置では、対角元要素近傍以外は０と
なる疎行列を扱う際に演算量を減らす場合などに、配列
の引数として配列を使用しているプログラムがあるがこ
のプログラムを処理するため、インダイレクトアクセス
命令を備えるものが多い。インダイレクトアクセスとは
、主記憶とベクトルレジスタ間のデータ転送において、
命令で指定された基底アドレスに命令で指定されたベク
トルレジスタの各エレメントの値の整数倍を加算して、
各エレメントに対応する主記憶アドレスを発生するアク
セス方法である。

一方近年のベクトル処理装置では処理性能を向上するた
めに命令を処理するパイプラインを複数設け、それらを
並列に動作させることが多くなってきている。これらの
パイプラインは一般的にベクトルレジスタからデータを
読み出したり、ベクトルレジスタへデータを書き込んだ
りする。そのため複数のパイプラインを並列に動作させ
る必要上、ベクトルレジスタは多数の入力ポートと出力
ボートを持ち、複数のパイプラインに同時に並行してデ
ータを供給し、またデータを受は取っている。このよう
にベクトルレジスタはベクトル処理装置内で最もデータ
の流れが集中する個所であり極めて多数の入出力バスを
必要とする。

Ｃ従来の技術〕 従来のベクトル処理装置の具体例を第５図、第６図を参
照して説明する。第５図は、データ転送専用アクセスパ
イプライン３と、インダイレクトアクセスでアクセスア
ドレスの発生用にベクトルレジスタの内容を読み出すた
めに、ベクトルレジスタ部２と主記憶アドレス発生部４
の間に専用のデータバスを設けた例を示す。第６図は別
の従来例を示したもので、アクセスパイプライン３００
の他にストア専用の別のアクセスパイプライン３０１を
設け、インダイレクトアクセスの際にはアクセスパイプ
ライン３００でデータ転送を行い、アクセスパイプライ
ン３０１でアクセスアドレスの発生用にベクトルレジス
タの内容を読み出すように構成している。

〔発明が解決しようとする課題〕

ところでベクトルレジスタを構成するＬＳＩの入出力ピ
ン数に限りがあり、このことが性能上最適にパイプライ
ンを並列動作させるために必要とする入出力バスを設け
る上で大きな制約となっている。従って、第５図に示す
従来の技術の例では、ベクトルレジスタを構成するＬＳ
Ｉの入出力ピン数は非常に厳しいものとなり、性能上最
適にパイプラインを並列動作させるために必要とされる
入出力バスを設けることができないという事態が生じて
いる。また第６図に示す別の従来例では、アクセスパイ
プラインを２本設けているが、このように２本設ける場
合、性能上はロード／ストア兼用パイプライン１本とロ
ード専用パイプライン１本とするのが望ましい。その理
由は一般的な演算は２個の入力データから１個の出力デ
ータを作成するので、ロード性能はストア性能の２倍必
要だからである。しかし本例では、インダイレクトスト
アのために両方のアクセスパイプラインにベクトルレジ
スタからの読み出しデータバスを設ける必要があるため
、ロード／ストア兼用パイプライン１本とストア専用パ
イプライン１本という構成にしている。このためハード
ウェア量が増える割りには性能が向上しないという問題
がある。

本発明は、上述の問題に鑑みてなされたもので、インダ
イレクトアクセスでアクセスアドレスの発生用にベクト
ルレジスタの内容を読み出すのに使用するベクトルレジ
スタの出力バスを削減し、パイプラインを性能上最適と
なるよう並列動作させるために必要とする入出力バスを
ベクトルレジスタに設けることができるようなデータ処
理装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理を示すブロック図である。

主記憶１とベクトルレジスタ部２はアクセスパイプライ
ン３で接続され、このアクセスパイプライン３によりデ
ータ転送を行う。このデータ転送に際し主記憶アドレス
を発生する主記憶アドレス発生部４はデータバス５によ
りアクセスパイプライン３と接続し、インダイレクトア
クセス時にベクトルレジスタ部２の読み出しを行い、主
記憶アドレスを主記憶１に送出する。

〔作　用］ 上記構成により、インダイレクトアクセスを行う場合、
アクセスアドレス発生用データは、ベクトルレジスタ部
２から読み出されてアクセスパイプライン３へ転送され
、さらにデータバス５を介して主記憶アドレス発生部４
へ転送される。主記憶アドレス発生部４では、転送され
てきたデータに従って主記憶アクセスアドレスを発生し
、主記憶１へ送出し、これと同期してアクセスパイプラ
イン３が動作し、主記憶１とベクトルレジスタ部２との
間でデータ転送を行う。このためへクトルレジスク部２
から主記憶アドレス発生部４ヘデータを転送するデータ
バスが不要となり、ベクトルレジスタ部２の入出力ピン
数を削減することができる。

〔実　施　例］ 以下、図面を参照して本発明の一実施例を説明する。

第２図は本発明の一実施例の構成を示すブロック図であ
り、第３図はアクセスパイプラインおよびこれと接続す
るベクトルレジスタと主記憶アドレス発生部の詳細図で
あり、第４図は第３図に示す構造のタイミングチャート
である。

本実施例は、主記憶１と、ベクトルレジスタ部２と、こ
の両者を接−続してデータを転送する２木のアクセスパ
イプライン３Ｌ３２と、主記憶１にアドレスを送出する
主記憶アドレス発生部４と、アクセスパイプライン３１
から主記憶アドレス発生部４ヘデータを転送するデータ
バス５と、２つの演算パイプライン６１．６２よりなる
。アクセスパイプライン３１．３２は、主記憶１とベク
トルレジスタ部２との間でデータ転送を行うものであり
、主記憶アドレス発生部４はそのデータ転送に際して主
記憶アドレスを発生して主記憶ｌへ送出するものである
。データバス５は、インダイレクトアクセスの時にアク
セスアドレス発生に用いるベクトルレジスタ部２の内容
を転送するものである。演算パイプライン６１．６２は
、ベクトルレジスタ部２からデータを読み出して演算を
行いその結果をベクトルレジスタ部２へ書き込むもので
ある。

次に動作を説明する。本装置でインダイレクトアクセス
命令の実行が開始されると、アクセスツマイブライン３
１が起動されるとともに、ベクトルレジスタ部２からア
クセスアドレス発生用のデータが読み出されてアクセス
パイプライン３１へ転送され、データバス５を通って主
記憶アドレス発生部４へ転送される。主記憶アドレス発
生部４は転送されてきたデータに従って主記憶アクセス
アドレスを発生し、主記憶１へ送出する。これと同期し
て、アクセスパイプライン３１が動作し、主記憶１とベ
クトルレジスタ部２との間でデータ転送を行う。次に第
３図を用いて、アクセスパイプライン３とこれに接続す
るベクトルレジスタ部２および主記憶アドレス発生部４
の詳細構成を説明する。

第３図において、１１〜１９は主記憶アドレス（および
その発注用データ）の有効信号（ＡＶ）を格納するＡＶ
レジスタ、２１〜２８は上記ｊ、（７１ヘスドアするデ
ータの有効信号（ＤＶ）を格納するＤＶレジスタ、５１
は主記憶アドレス発生用データのベクトルレジスタ本体
（ＶＲ）　　８からの読み出しアドレスを格納するＡＤ
　ＶＲレジスタ、４１は主記憶１ヘスドアするデータの
ＶＲ８からの読み出しアドレスを格納するＤＴＶＲＬ、
ジスタ、６１はＡＤＶｌ？　Ｌ、ジスタ５１とＤＴｖＩ
？レジスク４１に格納される信号の内有効である方をへ
νレジスク１１とＤＶレジスタ２１の信号の指定に従っ
て選択するセレクタ、５２．５３はＡＤ　ＶＲレジスタ
５１ＤＴ　ＶＲレジスタ４１から選択されたＶＲ８の読
み出しアドレスを格納するＤ／Ａ　ＶＲレジスタ、６３
はＶＲ８の読み出し有効信号を格納するＶレジスタ、５
４，５５はＶＩ？８からの読み出しデータを格納するＶ
ＲＲ−ＤＴレジスタ、６５はＶＲＲ−ＤＴ　レジスタ５
５からＡＤ、ＩｎｄＸレジスク３６とＳＴ　ＤＴ　レジ
スタ４６に格納される信号の内ＡＶレジスタ１５とＤｖ
レジスタ２５の信号の指示に従って有効になるべき方へ
データを送るマルチプレクサ、３６．３７は主記憶アド
レス発生用データを格納するＡＤ　Ｔｎｄｘ　レジスタ
、４６〜４８は主記憶ｌヘスドアするデータを格納する
ＳＴ　ＤＴ　レジスタ、６７は基底アドレスを格納する
Ｂａ５ｅ　ＡＤ　レジスタ、７６は主記憶アドレス発生
用データを整数倍するためのシフタ、７７は整数倍され
た主記憶アドレス発生用データと基底アドレスとを加算
するためのアダー、３８は主記憶論理アドレスを格納す
るＥｆｃｔ　ＡＤレジスタ、９は論理アドレスを実アド
レスに変換するためのデータを保持する変換レジスタＴ
Ｒ１３９は主記憶実アドレスを格納するＲｅａｌ　ＡＤ
　レジスタである。

以上のように構成された装置の動作を第４図のタイムチ
ャートを参照しながら説明する。

ＡＤレジスタ１１．ＤＶ　レジスタ２１には図示してい
ない命令制御部から交互に有効信号がセットされ、これ
に対応してＡＤ　ＶＲレジスタ５１．ＤＴ　ＶＲレジス
タ４１に主記憶アドレス発生用データと主記憶１ヘスド
アするデータのＶＲ８からの読み出しアドレスが命令制
御部によりセットされる。ＡＤ　ＶＲレジスタ５１とＤ
Ｔ　ＶＲレジスタ４１の内ＡＶレジスタ１１とＤＶレジ
スタ２Ｉの指定により有効である方がセレクタ６１によ
って選択されＤ／Ａ　ＶＲレジスタ５２にその内容がセ
ットされる。ＡＶレジスタ１１とＤＶレジスタ２１の有
効信号ＡＶ、ＤＡは順次ＡＶレジスタ１２→１９．　Ｄ
Ｖレジスタ２２→２８ヘシフトされる。

ＡＶレジスタ１２とＤＶレジスタ２２の出力の論理和と
Ｄ／Ａ　ＶＲレジスタ５２の出力とかベクトルレジスタ
２へ送られ、Ｄ／Ａ　ＶＲレジスタ５３とＶレジスタ６
３ヘセソトされる。ＶＲ８からＤ／Ａ　ＶＲレジスタ５
３で指定されるアドレスの内容が読み出されＶＲＲ−Ｄ
Ｔレジスタ５４にセットされる。ＶＲＲ−ＤＴ　レジス
タ５４の出力はアクセスパイプライン３１に送られる。

ＶＲＲ−ＤＴレジスタ５４から送られてきたデータばＶ
ＲＲ−ＤＴ　レジスタ５５にセットされる。この時ＶＲ
ＲＤＴ　レジスタ５５の内容は主記憶アドレス発生用デ
ータと主記憶ヘスドアするデータとが交互にセラ１〜さ
れており、そのタイミングはＡＶレジスタ１５とＤＶレ
ジスタ２５によって識別される。そこでマルチプレクサ
６５によりＡＶレジスク１５とＤＶレジスタ２５の指示
に従ってＡＤ　Ｉｎｄｘ　レジスタ３６とＳＴ　ＤＴ　
レジスタ４６の内有効となる方へＶＲＲ−ＤＴ　レジス
タ５５からデータが送られる。

ＡＶレジスタ１６とＤＶレジスタ３６の出力は主記憶ア
ドレス発生部４へ送られ、ＡＶレジスタ１７とＡＤ　Ｉ
ｎｄＸレジスタ３７にセットされる。Ｂａ５ｅ　ＡＤ　
レジスタ６７には命令によって指定された基底アドレス
が保持されている。ＡＤ　Ｉｎｄｘ　レジスタ３７の主
記憶アドレス発生用データはシフタ７６によって整数倍
された後、アダー７７によってＢａ５ｅ　Ａｎ　レジス
タ６７の基底アドレスと加算され、主記憶論理アドレス
になってＥｆｃｔ　ＡＤ　レジスタ３８にセットされる
。論理アドレスは変換レジスタＴＲ９によって実アドレ
スに変換され、Ｒｅａｌ　ＡＤ　レジスタ３９にセット
される。

−力士記憶１ヘスドアするデータはＳＴ　ＤＴレジスタ
４６からＳＴ　ＤＴ　レジスタ４７．４８へと順次シフ
トされる。そして最後に主記憶１に対してＲｅａｌ　Ａ
Ｄレジスタ３９に格納されたアドレス、　ＳＴ　ＤＴ　
レジスタ４８に格納されたストアデータ、ＡＶレジスタ
１９．Ｄシレジスタ２８に格納された有効信号ＡＶ、Ｄ
Ｖが送出される。

以上インダイレクトアクセス時の動作について説明した
が、インダイレクトロードアクセス時の動作は主記憶ス
トアデータがなく、別の経路によって主記憶ロードデー
タがＶＲ３へ書き込まれる点が異なるだけである。

〔発明の効果〕

以上の説明から明らかなように、本発明によればアクセ
スパイプラインよりデータバスを主記憶アドレス発生部
に接続することにより、ベクトルレジスタ部から主記憶
アドレス発生部へデータを転送するデータバスが不要に
なるので、ベクトルレジスタ部の入出力バスを削減する
ことができる。

これによりパイプラインを性能上最適に並列動作させる
ために必要な入出力バスをベクトルレジスタ部に設ける
ことができる。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図は本発
明の一実施例の構成を示すブロック図、第３図はアクセ
スパイプラインおよびこれと接続するベクトルレジスタ
と主記憶アドレス発生部の詳細図、第４図は第３図に示
す部分のタイミングチャート、第５図は従来例の構成を
示すブロック図、第６図は別の従来例の構成を示すブロ
ック図である。 図において 】−−一主記憶、　　２−一一ヘクトルレジスタ、３．
３Ｌ３２−−−アクセスパイプライン、４−−一主記憶
アドレス発生部、 ５−一一データバス、 ６１、６２−ｍ−演算パイブライン。 本発明の原理を示すブロック図 第１図 実施例の構成図 第２図 第３図に示す構成部のタイミングチャート第 図 従来例 第 図 別の従来例 第 図

Claims (1)

1. 【特許請求の範囲】 １、主記憶（１）とベクトルレジスタ部（２）との間で
   データ転送を行うアクセスパイプライン（３）と、該ベ
   クトルレジスタ部（２）の内容を使用して前記データ転
   送のための主記憶アドレスを発生する主記憶アドレス発
   生部（４）とを有するデータ処理装置において、前記主
   記憶アドレス発生部（４）が前記ベクトルレジスタ部（
   ２）の内容を読み出す際、前記アクセスパイプライン（
   ３）のデータバス（５）を用いることを特徴とするデー
   タ処理装置。 ２、前記アクセスパイプライン（３）は前記ベクトルレ
   ジスタ部（２）からアドレス情報と主記憶に転送するデ
   ータを交互に読み出し、前記アドレス情報をデータバス
   （５）から前記主記憶アドレス発生部（４）に転送し、
   前記主記憶アドレス発生部（４）は前記アドレス情報か
   ら前記主記憶にデータをロードするアドレスを作成し、
   前記アドレスとデータは同期して前記主記憶をアクセス
   することを特徴とする請求項１記載のデータ処理装置。