JPS61109138A - 計算機制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機制御装置に係り、特にリアルタイム論理
演算を要求される計算機料ａ装置やシーケンス制御装置
等に適用し？与る高速・（ツク処理の計算機制御装置に
関するものである。

〔従来の技術〕

従来の計算機制御装置の構成例を第２図について説明す
る。一般に計算機制御装置は中央演算処理装置（以下Ｃ
ＰＵと略す）、メモリおよびディジタル入力インタフェ
ース、ディジタル出力インタフェース等から構成されて
いる。

第２図において、１はＣＰＵ、２はメモリ（制御プログ
ラムデータ等を格納する）、３はシステムバス（アドレ
スバス、データバス、コントロールパスから成る）、４
はディジタル出力インタフェース、５はディジダル出力
変６回路である。

第２図では本発明に関連する要素のみを記述し、他の要
素は省略している。

一般に計算機のソフトウェアで論理演算を実施する場合
、論理値を計算機内部で取扱うデータ単位（ワード）で
表現することがほとんどである。この場合論理値は１ビ
ットで表現できるからＮピット長のフードで表現される
論理値はＮ−１の冗長ビットを含んでいる。

計算機内部で使用している論理値は通例ＣＰＵ７で所定
のプログラムによりＮ個の論理値を１ワード（Ｎビット
長）に・ぐツク処理した形でディジタル出力インタフェ
ース４により計算機出力する。第２図においてディジタ
ル出力インタフェース４の出力信号６はＮ個の論理値を
１ワードにフィックしたＮビットのロジック信号であり
、ディジタル出力変換回路５によりリレー接点信号、ロ
ジックレベル信号、ランプドライブ信号等の計算機制御
装置がマンマシンインタフェース、ハードワイヤートロ
ノック等で使用しているＮ個の論理状態信号７に変換さ
れる０ 〔発明が解決しようとする問題点〕 第２図に示す従来例においては、１ビットのデータ信号
とＮ−１ビットの冗長信号から構成されるＮワード（Ｎ
個の論理値）の論理信号から冗長ビットを除去しＮ個の
１ビットデ一タ信号を１ワードＮビットに集めるノ々ツ
ク処理が必要となる。従来の７２ツク処理は計算機のソ
フトウェアで実施しているため制御のためのＣＰＵ余裕
が少なくなりリアルタイム性能が制限される欠点があっ
た。

本発明は上記の事情に鑑みて提案されたもので、その目
的とするところは論理演算処理を実施する場合に必要と
なる・ぐツク処理を高速化し、リアルタイム性能の向上
を図り与る計算機制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明による計算機制御装置は、論理演算を実施してい
る計算機制御装置において、各ブータララチス）０−プ
信号によりシステムバスの各データバス信号をラッチし
各１ビットの論理データを保持するＮ個のデータラッチ
回路と、上記各１ビットの論理データを入力しゲート制
御信号によりパックデータをシステムバスのデータバス
信号として出力するディジタル人力ゲート回路と、上記
各データラッチストロープ信号および上記ゲート制御信
号をそれぞれ８力するノーツク処理部制御回路とを具備
してなることを特徴とするものである。

〔作用〕

本発明によれば１ビットの論理データとＮ−１ビットの
冗長ビットより構成されるＮ個のパックしたい論理デー
タを、パックしたいピント位置に対応したポートアドレ
スを指定して各データラッチ回路に臀込み、パック処理
部制御回路よりストローブ信号が出力され、ソフトフェ
アで再書込みするまで冗長ビットを取除いた１ビットの
論理データとしてハードウェアで保持し、上記Ｎ個のノ
４ツクしたい論理データをポートアドレスを変更してＮ
同書込むことにより、論理データのＮビットのノぐツク
データを確立し、このノ２ツクデータを入力ブート回路
のポートアドレスを指定して読込み、さらにディジタル
出力インタフェースのポートアドレスを指定してパック
データを書込むことにより計算歳出力するようにし、論
理演算処理を実施している計算機制御装置においてパッ
ク処理するハードフェアを付加し、このハードフェアを
効果的に併用して、純ソフトウェアによる従来のノぐツ
ク処理に比較して高速な・イック処理を可能とし、前記
従来の問題点を解消し得るようにしたものである。

〔実施例〕

本発明の一実施例を添付図面を参照して詳細に説明する
。

第１図は本発明の一実施例の構成を示すブ０ンク線図で
あり、第２図に示すものと同一部分には同一符号を符し
て説明する。一般に計算機制御装置は中央演算処理装置
（以下ＣＰＵと略ス）、メモリおよびディジタル入力イ
ンタフェース、ディジタル出力インタフェース等から構
成されている。第１図では第２図と同様に本発明に関連
する構成要素のみ記述し他の構成要素は省略している。

なお第１図の各構成要素１〜７は第２図に示したものと
共通であるので説明は省略する。

第１図において１ｏは本発明において・臂ツク処理を実
現するため従来の構成要素に付加されたハードウェア的
要素からなるパック処理部である。２ノー１から２１−
ＮまではＮ個の１ビットのデータラッチ回路、２２はデ
ィジタル入力ゲート回路、２３はパック処理部制御回路
、３ノー１から３１−Ｎまでは冗長ビットを取除いた１
ビットの論理データ、３２はＮ個の論理データ３ノー１
から３１−ＮよりなるＮビットのパックデータ、３３は
２ノー１〜２１−ＮのＮ個のデータラ２チ回路を制御す
る３４−１から３４−ＮよりなるＮビットのストローブ
信号、３４−１から３４−Ｎまではデータラッチストロ
ープ信号、３５はゲート制御信号である。

上記第１図に示す本発明の一実施例の作用について説明
する。

第１図においてデータラッチ回路２ノー１はデータラッ
チストロープ信号３４−１１ｆＣよりシステムバス３の
時分割されたデータバス信号をラッチし１ビットの論理
データ３１−１として保持する。データラッチ回路２１
−２から２１−Ｎまでも同様にデータラッチストロープ
信号３４−．２から３４−ＮＫよりデータバス信号をラ
ッチし各１ビットの論理データ３ノー２から３１−Ｎと
して保持する。Ｎ個の論理データ３ノー１から３１−Ｎ
で構成されたＮビットのパックデータ３２はノ平ツクし
たいＮ個のアンノやツクデータ（１ビット論理データと
Ｎ−１ビットの冗長ビット）のパック処理済データであ
る。

アンパックデータは１ビットの論理データとＮ−１ビッ
トの冗長データより構成されており、データラッチ回路
２１−１から２１−Ｎまでの各入力はシステムバス３の
データバスの論理データを保持する１本のラインに接続
されている。

３４−１から３４−ＮよりなるＮビットのストローブ信
号３３はノ４ツク処理部制御回路２３より出力されシス
テムバス３のアドレスバス、制御パスのデータ書込み信
号等より生成される計算機パスインタフェースロジック
信号である。

例えばデータラッチ回路２１−１から２１−Ｎに連続し
たポートアドレスが割付けられている場合は、アドレス
バスの７位にビット（２≧Ｎ）を入力とするにラインー
Ｎラインのデコーダ出力、制御パスのデータ書込み信号
、アドレスバスの上位Ｎ−にビットをポートアドレスと
比較判定した信号の論理積によリブ−タララチストロー
プ信号３４−１から３４−Ｎは生成される。

なお、データラッチ回路２１−１から２１−Ｎおよびデ
ータラッチストロープ信号３４−１から３４−Ｎを生成
するにラインーＮラインのデコーダは、Ｎビットのアド
レス入力を持っＮビット出力のアドレサプル１ビットラ
ッチ回路といえる。

ディジタル人力ゲート回路２２はゲート制御信号３５に
より、パックデータ３２をシステムバス３のデータバス
信号として出力する。ケ°−ト制ａ１句号３５は・やツ
ク処理部制御回路２３より出力され、システムバス３の
アドレスバス、制御パスのデータ読込み信号等より生成
される既知の計算機パスインタフェースロジック信号で
ある。

次に上記本発明の一実施例の動作をソフトウェアサイド
から説明する。１ビットの論理データとＮ−１ピントの
冗長ビットより構成されるＮ個（Ｎワード）の・ぐツク
したい計算機内部の論理データを、・ヤツクじたいビッ
ト位置（ｉ−１〜Ｎ）Ｋ対応したポートアドレスをソフ
トウェアで指定してデータラッチ回路２１−１から２１
−Ｎに書込む。

例えばｉ−１のピット位置Ｋ　ｔ４ツクシタいｌワード
の計算機内部の論理データを、データラッチ回路２ノー
１に割付られているポートアドレスを指定して書込むこ
とにより、パック処理部制御回路２３よりストローブ信
号３４−１が出力され、ソフトウェアで再〜許込みする
まで冗長ビットを取除いた１ビットの論理データ３１−
１としてハードウェアで保持される。Ｎ個（Ｎワード）
のパックし−たいデータをポートアドレスを変更してＮ
同書込むことにより、論理データ３１−１から３１−Ｎ
のＮビットの／４１７クデータ３２が確立する。

Ｎビットのパックデータ３２を入力ｒ−ト回路２２のポ
ートアドレスを指定して読込み、さらにディジタル出力
インタフェース４のポートアドレスを指定してパックデ
ータを６込むことにより計算機出力する。

〔発明の効果〕

以上により本発明によれば従来の計算機制御装置にノぐ
２り処理部を付加することにより、ハードウェアを併用
したノ々ツク処理が可能となり、従来の純ソフトウェア
による・やツク処理に比較してソフトウェアステップ数
が激減し、高速ノ４ツク処理が可能となり、リアルタイ
ム性能を向上させることができる等の優れた効果が奏せ
られるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック線図、
第２図は従来例の構成を示すブロック線図である。 ｌθ・・・ノ平ツク処理ｇＢ、Ｊ　Ｊ　−７〜２ｌ−Ｎ
−曽・データラッチ回路、２２・・・ディジタル入力ゲ
ート回路、２３・・・／４’ンク処理部制御回路。 出願人復代理人　　弁理士　鈴　江　武　彦竿　１１・
４ 第２図

Claims (1)

【特許請求の範囲】
1. 論理演算を実施している計算機制御装置において、各デ
   ータラッチストロープ信号によりシステムバスの各デー
   タバス信号をラッチし各１ビットの論理データを保持す
   るＮ個のデータラッチ回路と、上記各１ビットの論理デ
   ータを入力しゲート制御信号によりパックデータをシス
   テムバスのデータバス信号として出力するディジタル入
   力ゲート回路と、上記各データラッチストロープ信号お
   よび上記ゲート制御信号をそれぞれ出力するパック処理
   部制御回路とを具備してなることを特徴とする計算機制
   御装置。