DE69805762T2

DE69805762T2 - Integriertes mehrfachzugangsvermittlungsmodul mit schnittstelle zu temporärem verwaltungsdaten -(mib)- speicher

Info

Publication number: DE69805762T2
Application number: DE69805762T
Authority: DE
Inventors: Ka-Fai Chow; Ian Lam
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1997-02-14
Filing date: 1998-02-04
Publication date: 2003-01-30
Anticipated expiration: 2018-02-05
Also published as: EP0962077B1; JP2002514367A; EP0962077A1; WO1998036538A1; US6130891A; DE69805762D1; JP3985061B2

Description

TECHNISCHES GEBIET

Die vorliegende Erfindung betrifft das Netzwerk-Schalten und insbesondere die Akkumulation von Management-Informations-Basis-Objekten (MIBs) auf einem Datennetzwerk-Schalt-Logik-Chip.

TECHNISCHER HINTERGRUND

Ein Datennetzwerk-Schalter ermöglicht eine Datenkommunikation zwischen mehreren Medienstationen in einem Lokalbereichs-Netzwerk. Daten-Rahmen oder -Pakete werden unter Verwendung einer Datennetzwerk-Schalt-Medienzugriffssteuer-(MAC-)Schaltung zwischen den Stationen übertragen. Der Netzwerk-Schalter gibt basierend auf der Header-Information in dem empfangenen Daten-Rahmen die von einer Sende-Station empfangenen Daten-Rahmen an eine Ziel-Station weiter.
Paketübertragungsereignisse werden typischerweise verfolgt, um eine Basis für die statistische Analyse des Netzwerkbetriebs bezüglich jedes Datennetzwerk-Schaltports zu erhalten. Beispielsweise können die Anzahl der übertragenen Pakete, der empfangenen Pakete, der Übertragungskollisionen und dgl. gezählt und periodisch abgerufen werden. Diese signifikanten Parameter, in Therme gefasste Objekte, können zu Zwecken statistischer Analyse abgerufen werden. Durch die Verwendung von Zählern kann eine Prüfung auf inkorrekten Einrichtungs-Betrieb, z. B. Verlust von Paketen, vorgenommen werden.
Typischerweise kann jede MAC-Einheit eine Empfangs-Zustandsmaschine und eine Sende-Zustandsmaschine aufweisen, die interne Zähler mit begrenzter Kapazität haben, um für jeden Rahmen, der durch den jeweiligen Schalt-Port läuft, eine kleine Anzahl von Übertragungsereignis-Parametern zu zählen. Flipflops, die den bestimmten Parameter-Objekten zugeteilt sind, werden jeweils jedes Mal inkrementiert, wenn ein Gegenstand in diesem Rahmen identifiziert wird. Für jeden eintreffenden Rahmen, der vorübergehend in einem Empfangs- FIFO-Puffer gespeichert werden kann, werden die jeweiligen Flip-Flops in der Empfangs-Zustandsmaschine gelesen, und die resultierenden Daten werden dem Rahmen hinzugefügt. Für auszugebende Rahmen findet ein ähnlicher Verarbeitungsvorgang statt. Diese Daten sind traditionellerweise auf dem Chip in History- oder Status-Registern gespeichert worden.
Da die Daten-Netzwerke robuster werden und der Datenverkehr ansteigt, werden zusätzliche Betriebsparameter signifikant. Beispielsweise können Ports mit unterschiedlichen Übertragungseigenschaften arbeiten, z. B. mit unterschiedlichen Daten-Raten und mit Halb-Duplex- oder Voll-Duplex-Protokollen. Das Erfordernis zum Verfolgen sämtlicher wichtiger Parameter verursacht Schwierigkeiten im Zusammenhang mit einer erhöhten MAC-Komplexität. Diese Komplexität steht in Zusammenhang mit der Einbeziehung einer größeren Anzahl von Registern und unterstützenden Logik-Elementen sowie mit dem Erfordernis größerer Puffer-Kapazitäten. Die Integration dieser zusätzlichen Elemente für jedes MAC auf dem Schalt-Logik-Chip bedeutet eine Belastung für die Chip-Architektur. Diese vorauszusehenden Schwierigkeiten und die relativ begrenzte Mitteilungsfunktion bei herkömmlichen Anordnungen sind signifikante Nachteile.
Neuere Netzwerk-Schalter-Anordnungen enthalten auf dem Schalt-Logik-Chip einen Speicher auf RAM-Basis als vollen Zähler für Daten, die aus sämtlichen MACs auf dem Chip empfangen werden. Die Einbeziehung eines RAMs mit großer Kapazität in den Chip zwecks Aufnahme zusätzlicher Parameter-Daten von sämtlichen Ports verursacht unerwünschten Kostenaufwand. Mit zunehmender Anzahl von Parametern zwecks Erfüllung der immer breiteten statistischen Anforderungen muss die verfügbare RAM-Kapazität diesen Bedürfnisse gerecht werden. Das Befragen des RAM für externe statistische Diagnosefunktionen würde die Übertragung beträchtlich vergrößerter Datenmengen erfordern. Die räumlichen Beschränkungen, die bei der Integration der verschiedenen Elemente auf einem einzelnen Logik-Chip inhärent vorhanden sind, verursachen zusätzliche Nachteile.
Die Akkumulation dieser zunehmenden Betriebsparameter-Daten und der häufige Zugriff auf diese zwecks statistischer Verarbeitung macht zusätzliche Betriebsmaßnahmen erforderlich. Verkehrs-Ereignisse und Parameter, die von Interesse sind, werden während des Betriebsablaufs so überwacht, wie sie auftreten, und werden gleichzeitig hinzugefügt. Die Daten können während einer Testperiode oft aufgerufen werden, um einen geeigneten statistischen Verarbeitungsvorgang zum Analysieren des normalen Betriebs durchzuführen, oder zu diagnostischen Zwecken.
In verwandten Anmeldungen befassen wir uns mit den Anforderungen an die Chip-Architektur, die mit einer erhöhten MAC-Komplexität, mit einer erhöhten Anzahl von Schalt-Ports und -Verwendungen, und einer erhöhten Anzahl signifikanter Betriebsparameter einhergehen, und wir befassen uns mit den Anforderungen an die Chip-Architektur durch Definition signifikanter Ereignis-Parameter als Objekte einer Management-Informations-Basis (MIB). Ein integrierter Multiport-Schalter (IMS) enthält sämtliche Logik-Komponenten auf einem einzelnen Chip. Die Netzwerk-Schalt-Architektur enthält eine On-chip-"MIB- Maschine" mit einem MIB-Berichts-Prozessor, der das Überwachen einer großen Anzahl von MIB-Objekten durch jedes On-Chip-MAC aktiviert, wobei die MIB-Objekte schließlich in einem externen Speicher gespeichert werden, während die MAC-Komplexität minimiert ist. Ein für jeden Port in dem Schalter vorgesehenes MAC gibt für jedes Senden oder Empfangen von Daten einen MIB-Bericht entsprechend einem bestimmten kodierten Format an die MIB- Maschine aus. Die MIB-Maschine dekodiert den MIB-Bericht in mehrere zugehörige MIB-Objekte, die vorübergehend akkumuliert werden, bis der externe Speicher aktualisiert wird. Die MIB-Maschine initialisiert den Vorgang des Aktualisierens des gespeicherten MIB-Werts, indem es die Werte aus dem externen Speicher aufruft und die den aufgerufenen Werten akkumulierten MIB- Werte hinzuaddiert. Die akkumulierten MIB-Objekte werden dann zurück an den externen Speicher übermittelt, um darin gespeichert zu werden, und die MIB-Maschinen-Objekt-Werte werden rückgesetzt.
Die in den oben erwähnten Anmeldungen beschriebene MIB-Maschine empfängt MIB-Berichte von jedem MAC-Port auf Zeitteilungs-Basis. Während Zeit-Slots einer wiederkehrenden Sequenz von Taktzyklen zum Empfang von MIB-Berichts-Daten durch die MIB-Maschine nominell jeweiligen Ports zugewiesen werden können, ist der Strom des Datenverkehrs an den mehreren Ports von zufälliger Beschaffenheit und weist keinen unveränderten Zustand auf. Ports können in variierender Weise gemäß Halb-Duplex- oder Voll-Duplex- Protokollen und mit unterschiedlichen Übertragungsraten arbeiten. Ports können während beträchtlicher Zeitperioden inaktiv sein, während zu anderen Zeiten der Schalter Verkehrsbedingen bis zur vollen Kapazität trägt. Wenn die Datenkommunikation gleichzeitig für mehrere Ports erfolgt, muss der Verlust von MIB-Daten vermieden werden. Einer MIB-Berichts-Übertragung für die MIB-Maschine, die entsprechend den Schalt-Port-Eigenschaften erfolgt, sollte Priorität gegeben werden.
WO95/22216 beschreibt eine Repeater-Informations-Basis (RIB) zum Akkumulieren von Management-Daten aus dem Netzwerk-Repeater und zum Ausgeben akkumulierter Management-Daten an die CPU auf Befehle von der CPU hin. Ein Management-Prozessor in dem RIB empfängt die Management-Daten von einem Management-Interface, trennt die Daten in einzelne Bits, untersucht die einzelnen Bits, um zu bestimmen, welche Bits einen Zustand anzeigen, der aufgezeichnet werden sollte, und überträgt die Daten zu und von einer Speicher-Management-Einheit, um den Inhalt eines Management-Speichers in bezug auf jeden derartigen Zustand zu aktualisieren.
Ein gemäß der vorliegenden Erfindung ausgebildeter integrierter Mehrfach- Port-Netzwerkschalter berücksichtigt die oben aufgeführten Bedürfnisse und die Nachteile derzeitiger Netzwerk-Schalter teilweise dadurch, dass der Schalter mit einem Interface versehen ist, das zwischen das MAC jedes Ports und einen MIB-Berichts-Bus geschaltet ist. MIB-Berichte für die mehreren Schalt- Ports werden auf zeitgeteilter Basis einzeln einer Schalt-MIB-Maschine zugeführt, die mittels eines MIB-Berichts-Busses beschickt wird. Das Interface gibt der Übertragung der MIB-Berichte an die MIB-Maschine die Priorität vorzugsweise entsprechend den Übertragungseigenschaften, die den jeweiligen Ports zugeordnet sind.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft die Verwendung eines FIFO-Speicherpuffers in dem Interface, um die MIB-Berichts-Daten, die von den Ports niedriger Priorität empfangen werden, entsprechend einer Zeit-Slot- Zuweisungs-Sequenz, die mit einem Taktsignal synchronisiert ist, während Perioden vorübergehend zu halten, in denen MIB-Berichts-Daten von Ports höherer Priorität Präferenz für die Ausgabe zum MIB-Berichts-Bus erhalten. Der Puffer kann mehrere Puffer enthalten, von denen jeder ausreichende Kapazität aufweist, um Daten für einen MIB-Bericht zu halten. Ein Pointer-Speicher, der anzeigt, welche Register gefüllt werden, und diese Register zu Ports zuordnet, aktiviert die Puffer zum Betrieb als vorübergehender FIFO-Speicher. Die MIB-Maschine kann somit MIB-Berichte einzeln in einer der Reihenfolge gemäß zeitgesteuerten Sequenz empfangen. Ein Multiplexer in dem Interface steuert die Ausgabe-Sequenz zu der MIB-Maschine, wobei die MIB-Berichts- Ausgangssignale Priorität erhalten.
Ein weiterer Aspekt der Erfindung besteht darin, dass an dem Chip eine erste Anzahl von Ports, die mit einer gewählten Datenübertragungsrate, wie z. B. 10 Mb/s in einem Halb-Duplex-Modus arbeiten, und eine zweite Anzahl von Ports vorgesehen ist, die mit einer höheren Datenübertragungsrate, wie z. B. 100 Mb/s in einem Voll-Duplex-Modus arbeiten. Das Interface synchronisiert sämtliche Berichte auf die höhere Taktfrequenz, um eine mit Priorität versehene zeitliche Abfolge von MIB-Berichten an die MIB-Maschine auszugeben.
Weitere Vorteile der vorliegenden Erfindung werden Fachleuten auf diesem Gebiet aus der folgenden detaillierten Beschreibung ersichtlich, in der nur die bevorzugte Ausführungsform der Erfindung dargestellt und erläutert wird, und zwar lediglich zur Darstellung der besten Art der Ausführung der Erfindung. Wie noch ersichtlich werden wird, ist die Erfindung auch für andere und unterschiedliche Ausführungsformen geeignet, und an ihren Einzelheiten können in verschiedenen offensichtlichen Aspekten Modifikationen vorgenommen werden, ohne von der Erfindung abzuweichen. Somit sind die Zeichnungen und die Beschreibung als illustrativ und nicht als einschränkend aufzufassen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Es wird auf die folgenden Zeichnungen verwiesen, in denen gleiche Elemente durchgehend mit gleichen Bezugszeichen gekennzeichnet sind:
Fig. 1 zeigt ein Blockschaltbild eines paketweise geschalteten Systems gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 2 zeigt ein Blockschaltbild eines Mehrfach-Port-Schalters, der bei dem paketweise geschalteten System gemäß Fig. 1 verwendet wird.
Fig. 3 zeigt ein ausschnittweises Blockschaltbild des Verarbeitens und der Speicherung von MIB-Information entsprechend der Erfindung.
Fig. 4 zeigt ein Blockschaltbild der in Fig. 3 gezeigten MIB-Maschine gemäß der vorliegenden Erfindung.
Fig. 5 zeigt ein Blockschaltbild des in Fig. 3 gezeigten MIB-Berichts-Interface gemäß der vorliegenden Erfindung.
Fig. 6 zeigt ein Blockschaltbild eines in Fig. 5 gezeigten Puffers gemäß der vorliegenden Erfindung.
Fig. 7 zeigt ein Blockschaltbild eines in Fig. 5 gezeigten Multiplexers 150 gemäß der vorliegenden Erfindung.

BESTE ART DER AUSFÜHRUNG DER ERFINDUNG

Die vorliegende Erfindung wird anhand eines Beispiels im Zusammenhang mit der Umgebung eines paketweise geschalteten Netzwerks beschrieben, wie z. B. eines Ethernet- (IEEE 802.3) Netzwerks. Aus der folgenden detaillierten Beschreibung sollte ersichtlich sein, dass die vorliegende Erfindung, die in dem Blockschaltbild gemäß Fig. 1 als System 10 gezeigt ist, auch für andere paketweise geschaltete Systeme verwendbar ist. Das paketweise geschaltete Netzwerk weist einen integrierten Mehrfach-Port-Schalter (IMS) 12 auf, der die Kommunikation von Daten-Paketen zwischen Netzwerk-Stationen ermöglicht. Die Netzwerk-Stationen können unterschiedliche Konfigurationen aufweisen. Bei dem vorliegenden Beispiel senden und empfangen vierundzwanzig (24) für 10 Megabit pro Sekunde (Mbps) ausgelegte Netzwerk-Stationen Daten-Pakete mit einer Netzwerk-Gerschwindigkeit von 100 Mbps. Der Mehrfach- Port-Schalter 12 gibt aus den Netzwerk-Stationen 14 oder 16 empfangene Daten-Pakete auf der Basis des Ethernet-Protokolls selektiv an die korrekten Ziele aus.
Die 10-Mbps-Netzwerk-Stationen 14 senden und empfangen Daten-Pakete zu und von dem Mehrfach-Port-Schalter 12 über ein Medium 18 und entsprechend dem Halb-Duplex-Ethernet-Protokoll. Das Ethernet-Protokoll ISO/IEC 8802-3 (ANSI/IEE Std. 802.3, 193 Ed.) definiert einen Halb-Duplex-Medienzugriffsmechanismus, der sämtlichen Stationen 14 erlaubt, mit Gleichheit auf den Netzwerk-Kanal zuzugreifen. Der Verkehr in einer Halb-Duplex-Umgebung wird gegenüber dem Medium 18 nicht unterschieden oder mit Priorität versehen. Stattdessen kann jede Station 14 eine Etherner-Interface-Karte enthalten, die einen Trägererkennungs-Mehrfachzugriff mit Kollisionsdetektion (CSMA/CD) verwendet, um auf Verkehr auf den Medien zu warten. Das Nichtvorhandensein von Netzwerk-Verkehr wird durch Erkennen einer Deaktivierung eines Empfangs-Trägers auf den Medien detektiert. Jede Station 14, die Daten zu senden hat, versucht auf den Kanal zuzugreifen, indem sie eine vorbestimmte Zeit nach der Deaktivierung eines Empfangs-Träges auf den Medien wartet, die als Zwischen-Paket-Spalt-Intervall (IPG) bekannt ist. Falls mehrere Stationen 14 Daten auf dem Netzwerk zu versenden haben, versucht jede der Stationen einen Sendevorgang als Reaktion auf die erkannte Deaktivierung des Empfangs-Trägers auf den Medien und nach dem IPG-Intervall, was zu einer Kollision führt. Somit überwacht die Sende-Station die Medien, um festzustellen, ob eine Kollision aufgrund einer anderen Station besteht, die zur gleichen Zeit Daten sendet. Falls eine Kollision detektiert wird, stoppen beide Stationen, warten eine beliebige Zeitdauer und versuchen erneut einen Sendevorgang.
Die 100-Mbps-Netzwerk-Stationen 16 arbeiten vorzugsweise in dem Voll-Duplex-Modus entsprechend dem vorgeschlagenen Ethernet-Standard 802.3x- Voll-Duplex mit Fluss-Steuerung - Arbeitsgrundlage (0.3). Die Voll-Duplex- Umgebung bietet eine Zwei-Wege-Kommunkationsverbindung zwischen jeder 100-Mbps-Netzwerk-Station 16 und dem Mehrfach-Port-Schalter, so dass das IMS und die jeweiligen Stationen 16 Daten-Pakete gleichzeitig ohne Kollisionen senden und empfangen können. Die 100-Mbps-Netzwerk-Stationen 16 sind jeweils über für 100 Mbps ausgelegte physische Einrichtungen (PHY) 26 des Typs 100-Base-TX, 100-Base-T4 oder 100-Base-Fx mit den Netzwerk-Medien 18 verbunden. Der Mehrfach-Port-Schalter 12 weist ein medienunabhängiges Interface (MII) 28 auf, das eine Verbindung zu den physikalischen Einrichtungen 26 bildet. Die 100-Mbps-Netzwerk-Stationen 16 können als Server oder Router zu Verbindung mit anderen Netzwerken ausgebildet sein. Die 100- Mbps-Netzwerk-Stationen 16 können auch im Halb-Duplex-Modus arbeiten, falls gewünscht. In ähnlicher Weise können die 10-Mbps-Netzwerk-Stationen 14 derart modifiziert werden, dass sie entsprechend einem Voll-Duplex- Protokoll mit Fluss-Steuerung arbeiten.
Gemäß Fig. 1 enthält das Netzwerk 10 eine Reihe von Schalt-Transistoren 20, bezeichnet als QuEST, die das Zeitteilungs-Multiplexen und das Zeitteilungs- Demultiplexen für Daten-Pakete ausführen, welche zwischen dem Mehrfach- Port-Schalter 12 und den 10-Mbps-Netzwerk-Stationen 14 übertragen werden. Ein magnetisches Transformer-Modul 19 erhält die Signalwellenformen auf den Medien 18 bei. Der Mehrfach-Schalter 12 enthält ein Transceiver-Interface 22, das Daten-Pakete zu und von jedem Schalt-Transceiver 20 mittels eines gemultiplexten Zeitteilungs-Protokolls über ein einzelnes serielles Nicht-zu-Null- Rückkehr-(NRZ-)Interface 24 sendet und empfängt. Der Schalt-Transceiver 20 empfängt Pakete aus dem seriellen NRZ-Interface 24, demultiplext die empfangenen Pakete und gibt die Pakete über die Netzwerk-Medien 18 zu der korrekten End-Station 14 aus. Bei der hier als Beispiel offenbarten Ausführungsform hat jeder Schalt-Transceiver 20 unabhängige 10-Mbps-Twisted- Pair-Ports und arbeitet mit 4 : 1-Multiplexen an dem seriellen NRZ-Interface, was eine vierfache Reduzierung der Anzahl der vom Mehrfach-Port-Schalter 12 benötigten Anzahl von PINs erlaubt.
Der Mehrfach-Port-Schalter 12 enthält eine Entscheidungsfindungsmaschine, eine Schaltmaschine, ein Pufferspeicher-Interface, Konfigurations-/Steuer- /Status-Register, Management-Zähler und ein MAC-(Medienzugriffssteuerungs-)Protokoll-Interface, um das Leiten von Daten-Paketen zwischen den Ethernet-Ports, die für die Netzwerk-Stationen 14 und 16 verwendet werden, zu unterstützen. Der Mehrfach-Port-Schalter 12 enthält ferner erweiterte Funktionen, um intelligente Schalt-Entscheidungen zu treffen und um statistische Netzwerk-Information in Form von Management-Informations-Basis- (MIB-)Objekten an eine externe Management-Einheit zu übermitteln, wie noch beschrieben wird. Der Mehrfach-Port-Schalter 12 enthält ferner Interfaces zur Ermöglichung einer externen Speicherung von Paket-Daten, und eine Schalt- Logik zur Minimierung der Chip-Größe des Mehrfach-Port-Schalters 12. Beispielsweise enthält der Mehrfach-Port-Schalter 12 ein synchrones dynamisches RAM-(SDRAM-)Interface 32, das Zugang zu einem externen Speicher für empfangene Daten-Rahmen, Speicherstrukturen und MIB-Zähler-Information bietet. Der Speicher 34 kann ein für 80, 100 oder 120 MHz ausgelegtes DRAM mit einer Speichergröße von 2 oder 4 Mb sein.
Der Mehrfach-Port-Schalter 12 enthält ferner einen Management-Port 36, der einer externen Management-Einheit ermöglicht, sämtliche Operationen des Mehrfach-Port-Schalters 12 durch ein Management-MAC-Interface 38 zu steuern. Der Mehrfach-Port-Schalter 12 enthält auch ein PCI-Interface 39, das einen seitens der Management-Einheit erfolgenden Zugriff durch einen PCI-Host und eine Brücke 40 ermöglicht. Alternativ können der PCI-Host und die Brücke 40 als ein Erweiterungsbus für mehrere IMS-Einrichtungen dienen.
Der Mehrfach-Port-Schalter 12 enthält eine interne Entscheidungsfindungsmaschine, die empfangene Daten-Pakete selektiv von einer Quelle zu mindestens einer Ziel-Station überträgt. Anstelle der internen Entscheidungsfindungsmaschine kann ein externer Regelprüfer verwendet werden. Ein Extern-Regelprüfer-Interface (ERCI) 42 ermöglicht die Verwendung eines externen Regelprüfers 44 anstelle der internen Entscheidungsfindungsmaschine, um Rahmenweitergabe-Entscheidungen zu treffen. Somit können Rahmenweitergabe-Entscheidungen entweder von der internen Schaltmaschine oder von dem externen Regelprüfer 44 getroffen werden.
Der Mehrfach-Port-Schalter 12 enthält ferner ein LED-Interface 46, der den Status von Zuständen per Port austaktet und eine externe LED-Logik 48 treibt. Die externe LED-Logik 48 wiederum treibt LED-Steuerelemente 50, die von Personen lesbar sind. Ein Oszillator 30 erzeugt ein 40-MHz-Takt-Eingangssignal für die System-Funktionen des Mehrfach-Port-Schalters 12.
Fig. 2 zeigt ein detaillierteres Blockschaltbild des Mehrfach-Port-Schalters 12 gemäß Fig. 1. Der Mehrfach-Port-Schalter 12 enthält vierundzwanzig (24) 10- Mbps-Medienzugriffssteuerungs-(MAC-)Ports 60 zum Senden und Empfangen von Daten-Paketen in Halb-Duplex zwischen den jeweiligen 10-Mbps-Netzwerk-Stationen 14 (Ports 1-24), und zwei 100-Mbps-MAC-Ports 16 (Ports 25, 26) zum Senden und Empfangen von Daten-Paketen in Voll-Duplex zwischen den jeweiligen 100-Mbps-Netzwerk-Stationen 16 (Ports 25, 26) auf. Wie oben beschrieben, arbeitet das Management-Interface 36 auch entsprechend dem MAC-Schicht-Protokoll (Port 0). Jeder der MAC-Ports 60, 62 und 36 hat einen Empfangs-First-in-first-out-(FIFO-)Puffer 64 und einen Sende-FIFO-Puffer 66. Daten-Pakete von einer Netzwerk-Station werden an einem entsprechenden MAC-Port empfangen und in dem entsprechenden Empfangs-FIFO- Puffer 64 gespeichert. Das empfangene Daten-Paket wird von dem entsprechenden Empfangs-FIFO-Puffer 64 zu dem Extern-Speicher-Interface 32 ausgegeben, um in dem externen Speicher 34 gespeichert zu werden.
Ferner wird der Header des empfangenen Pakets einer Entscheidungsfindungsmaschine, die einen internen Regel-Prüfer 68 und einen externen Regel-Prüfer 32 aufweist, zugeführt, um festzustellen, welche MAC-Ports das Daten-Paket ausgeben werden. Ob der Paket-Header dem internen Regel-Prüfer 68 oder dem Extern-Regelprüfer-Interface 42 zugeführt wird, hängt von der Betriebskonfiguration des Mehrfach-Port-Schalters 12 ab. Die Verwendung des externen Regel-Prüfers 44 bietet Vorteile wie z. B. erhöhte Kapazität und eine auf beliebiger Basis erfolgende Ordnung in der Entscheidungsschlange, die das Treffen von Rahmenweitergabe-Entscheidungen ermöglicht, bevor der Rahmen vollständig an den externen Speicher gepuffert ist, und ermöglicht das Treffen von Entscheidungen in einer Reihenfolge, die unabhängig von der Reihenfolge ist, in der die Rahmen seitens des Mehrfach-Port-Schalters 12 empfangen werden.
Der interne Regel-Prüfer 68 und der externe Regel-Prüfer 44 bilden die Entscheidungsfindungs-Logik zum Bestimmen des Ziel-MAC-Ports für ein gegebenes Daten-Paket. Die Entscheidungsfindungs-Logik kann anzeigen, dass ein gegebenes Daten-Paket an einen einzelnen Port, mehrere Ports oder sämtliche Ports ausgegeben (gesendet) werden soll. Jedes Daten-Paket enthält einen Header mit einer Quellen- und Ziel-Adresse, entsprechend denen die Entscheidungsfindungsmaschine den (bzw. die) korrekten MAC-Port(s) identifizieren kann. Die Ziel-Adresse kann einer virtuellen Adresse entsprechen, wobei in diesem Fall die Entscheidungsfindungsmaschine Ausgangs-Ports für mehrere Netzwerk-Stationen identifiziert. Alternativ kann ein empfangenes Daten-Paket einen mit Tag versehenen VLAN- (virtuellen LAN-) Rahmen gemäß dem Protokoll IEEE 802.1d aufweisen, der ein weiteres Netzwerk (über einen Router an einer der 100-Mbps-Stationen 16) oder eine vorgeschriebene Gruppe von Stationen spezifiziert. Somit entscheiden der interne Regel-Prüfer 68 und der externe Regel-Prüfer 44 über das Interface 42, ob ein vorübergehend in dem Puffer-Speicher 34 gespeicherter Rahmen an einen einzelnen MAC-Port oder mehrere MAC-Ports ausgegeben werden soll.
Die Entscheidungsfindungsmaschine gibt an ein Schalter-Untersystem 70 eine Weitergabe-Entscheidung in Form eines Port-Vektors aus, der jeden MAC-Port identifiziert, welcher das Daten-Paket empfangen sollte. Der Port-Vektor von dem geeigneten Regel-Prüfer enthält die Adress-Stelle zum Speichern des Daten-Pakets in dem externen Speicher 34 und die Identifikation der MAC-Ports, die das Daten-Paket zur Übertragung empfangen sollen (z. B. die MAC-Ports 0- 26). Das Schalt-Untersystem 70 ruft das von dem Port-Vektor identifizierte Daten-Paket über das Extern-Speicher-Interface 32 aus dem externen Speicher 34 ab und übermittelt das aufgerufene Daten-Paket an das korrekte Sende-FIFO 66 der identifizierten Ports.
Zusätzliche Interfaces liefern Management- und Steuer-Information, wie am Beispiel der folgenden Elemente erläutert wird. Ein Management-Daten-Interface 72 aktiviert den Mehrfach-Port-Schalter 12 zum Austauschen von Steuer- und Status-Information mit den Schalt-Transceivern 20 und dem physischen 100-Mbps-Einrichtungen 26 gemäß der MII-Managament-Spezifikation (IEEE 802.3u). Das Management-Daten-Interface 72 gibt ferner ein Management- Daten-Taktsignal (MDC) aus, das eine Zeitgebungs-Referenz auf dem bidirektionalen Management-Daten-(I/O-)Signalweg bietet. Das PCI-Interface 39 ist ein für 32 Bits ausgelegtes PCI-Revisions-2.1-Compliant-Slave-Interface für den durch den PCI-Host-Prozessor erfolgenden Zugriff auf die internen IMS- Status- und Konfigurations-Register 74 und für den Zugriff auf den externen Speicher SDRAM 34. Das PCI-Interface 39 kann auch als ein Erweiterungs-Bus für mehrere IMS-Einrichtungen dienen. Der Management-Port 36 leistet auch Interface-Vorgänge mit einer externen MAC-Maschine durch ein standardgemäßes, sieben Drähte aufweisendes invertiertes GPSI-Interface, wobei einem Host-Controller mittels eines Standard-MAC-Ebenen-Protokolls ein Zugriff auf den Mehrfach-Port-Schalter 12 ermöglicht wird.
Das Verarbeiten und die Speicherung der MIB-Information gemäß der vorliegenden Erfindung ist in dem ausschnittsweisen Blockschaltbild von Fig. 3 gezeigt. Die in unterbrochener Linie dargestellte Begrenzung umreißt einen Teil des IMS-Logik-Chips. Jedes der MACs, die kollektiv als ein einziger Block dargestelt sind, erzeugt einen MIB-Bericht, der die Übertragungsaktivität an seinem Port für jeden gesendeten oder empfangenen Daten-Rahmen detailliert angibt. Diese Datenkommunikationsaktivität entspricht dem Verkehr an den 10-Mb/s-MAC-Ports (1-24), die in dem in Fig. 2 gezeigten Beispiel enthalten sind. Jeder MIB-Bericht wird gemäß einem Verdichtungsschema komprimiert, wobei dem Berichts-Paket spezifische Bit-Gruppierungen oder Felder zugeordnet sind, die bestimmter MIB-Information entsprechen. MIB-Berichte von den MACs 60 werden einem MIB-Berichts-Interface-Bus zugeführt, der MIB-Berichts-Daten an das Interface 90 übermittelt. Jedem der MAC-Ports wird in einer wiederkehrenden Taktfolge ein Zeit-Slot zur Übertragung von MIB-Berichts-Daten an den MIB-Berichts-Interface-Bus zugewiesen. In diesem Beispiel wird eine Taktrate von 80 MHz für die vierundzwanzig Ports verwendet. Das MIB-Berichts-Interface 90 empfängt ferner MIB-Berichts-Daten von den 100-Mb/s-MAC-Ports 62, die den Ports 25 und 26 gemäß Fig. 2 entsprechen. MIB-Berichte von diesen Ports werden in dem Beispiel gemäß Fig. 2 mit einer Rate von 25 MHz getaktet. Das MIB-Berichts-Interface 90 führt die von den MACs 60 und 62 empfangenen MIB-Berichts-Daten über den MIB-Berichts-Bus 91 zu. Die MIB-Berichte werden, und zwar jedes Mal einer, der MIB-Maschine zugeführt, was mit der Priorität erfolgt, die den MIB-Berichten von den 100- Mb/s-MACs 62 gegeben worden ist. Somit synchronisiert das Interface die Berichte auf die höhere 80-MHz-Taktsequenz und verändert die Reihenfolge der Zuführung der Berichte von sämtlichen MACs entsprechend dem Prioritäts- Erfordernis.
Die MIB-Maschine akkumuliert die empfangenen Daten in ihrem eigenen Kurzzeit-RAM-Speicher, ordnet den Daten jeweilige MIBs zu und aktualisiert die MIB-Information in dem externen Speicher 34. Die Zähler sind in dem Speicher vorzugsweise port-Weise gruppiert. IMS-MIB-Zähler sind in dem externen Speicher 34 abgebildet und sind durch das PCI-Interface 39 für den PCI-Host- Prozessor zugänglich. Nur die unteren n Bits sämtlicher Port-MIBs werden auf dem Chip gehalten, während sich die vollen Versionen in dem externen Speicher befinden, so dass Raum auf dem Chip eingespart wird. Die MIBs voller Länge in dem externen Speicher werden periodisch über den Steuer-Bus 94 auf den Chip übertragen und werden aktualisiert, bevor sie über den Steuer- Bus zurück in den externen Speicher geschrieben werden.
Auf die MIB-Zähler voller Länge, die in dem externen Speicher gehalten werden, kann jederzeit zugegriffen werden, entweder durch den externen Host oder durch die On-chip-MIB-Maschine, um eine Aktualisierung durchzuführen. Periodisch werden MIBs, die zu jedem Port gehören, aus dem externen Speicher in das IMS-MIB gebracht, um aktualisiert zu werden. Ein port-weiser Round-Robin-Plan kann mit einer Wiederholung von 45 Millisekunden verwendet werden. MIB-Objekt-Zählstände für jeden Port können aus dem externen Speicher zu der MIB-Maschine übertragen werden, um eine Aktualisierung in einer Häufigkeit von einmal pro Millisekunde durchzuführen. Die Anzahl von Bits, die für jedes MIB auf dem Chip gehalten werden, kann entsprechend den Worst-Case-Situationen bestimmt werden, die in dieser Periode auftreten können.
Ein MIB-Bericht weist bei der bevorzugten Ausführungsform 32 Daten-Bits auf, wobei es sich derzeit um eine ausreichende Kapazität handelt, um die MIB- Objekte von statistischem Interesse zu repräsentieren. Beispiele derartiger MIB-Objekte sind die folgenden: die Häufigkeit, in der ein Empfangs-Paket aufgrund mangelnder Ressourcen an einem IMS-Port, z. B. Empfangs-FIFO- Überströmen, fallengelassen wurde; die Anzahl von Bytes, die an einem Port empfangen werden; die Anzahl an einem Port empfangener gültiger Pakete, die mit einer Sende-Adresse adressiert sind; die Anzahl an einem Port empfangener gültiger Pakete, die mit einer Multicast-Adresse adressiert sind; die Anzahl an einem Port empfangener gültiger Pakete, die nicht mit einer Multicast- oder Broadcast-Adresse adressiert sind; die Anzahl an einem Port empfangener gültiger Pakete, die weniger als 64 Byte lang sind und einen Fehler aufweisen; die Anzahl an einem Port empfangener gültiger Pakete, die mit einer, die größer als ein maximaler Längen-Wert und ohne Fehler sind; die Anzahl an einem Port empfangener gültiger Pakete, die größer als ein gesetzer Wert sind und einen Fehler aufweisen; die Häufigkeit, in der ein Paket aufgrund mangelnder Ressourcen an einem IMS-Port, z. B. Sende-FIFO-Überströmen, fallengelassen wurde; die Anzahl von Bytes, die von einem Port gesendet werden; die Anzahl von Paketen, die von einem Port gesendet werden (mit oder ohne Fehler); die Anzahl von einem Port gesendeter gültiger Pakete, die an eine Multicast-Adresse oder eine Broadcast-Adresse adressiert sind; die Anzahl von Kollisionen, die an einem Port aufgrund Sende-Versuchen auftreten. Bei diesen Beispielen handelt es sich um derzeit typische Erwägungen, und sie bilden keinen umfassenden Katalog.
Die nachstehende Tabelle zeigt Beispiele von 32-Bit-MIB-Berichts-Strukturen für gesendete Pakete und empfangene Pakete.
Es werden mehrere unterschiedliche Arten von Fehlern durch die verschiedenen Felder des MIB-Berichts repräsentiert. Die Verarbeitung und die Erweiterung der MIB-Berichts-Information zum Aktualisieren der MIB-Objekte werden von der MIB-Maschine 92 durchgeführt.
Fig. 4 zeigt ein Blockschaltbild der MIB-Maschine 92 gemäß Fig. 3. Der MIB- Berichts-Prozessor 102 weist einen Eingang zum Empfangen von MIB-Berichten von dem MIB-Berichts-Interface auf. Das Ausgangssignal des MIB-Berichts-Prozessors ist mit einem 88-Bit-Addierer 104 verbunden. Der 88-Bit- Addierer weist einen zweiten Eingang zum Verbinden mit einem Akkumulationsspeicher 106 auf. Der Akkumulationsspeicher 106 kann Register, wie z. B. Flip-flop-Zähler aufweisen, die 16,2 usek. an Wert von Ereignissen aufnehmen können. Der Ausgang des 88-Bit-Zählers ist mit dem Eingang des Akkumulationsspeichers 106 verbunden. Das Kurzzeit-Register 108 ist konfiguriert zum Empfangen eines Ausgangssignals von dem Akkumulationsspeicher 106 und zum Beschicken eines ersten Eingangs des 32-Bit-Addierers 110. Ein zweiter Eingang des 32-Bit-Addierers ist konfiguriert zum Empfangen des Eingangssignals aus dem für volle MIBs ausgelegten Kurzzeit-Einzel-Port-Speicher 112. Der Speicher 112, der einen RAM-Speicher aufweisen kann, dient als Puffer- Mailbox für die MIBs voller Länge, die zu dem externen Speicher gesendet oder von diesem empfangen werden sollen. Die Eingangssignale des 32-Bit- Addierers werden aus dem Ausgang des 32-Bit-Addierers und dem externen Speicher über die DMA-Steuerung 114 empfangen.
Bei Betrieb wird ein MIB-Bericht in der MIB-Maschine durch den MIB-Berichts- Prozessor 102 empfangen. Der MIB-Berichts-Prozessor erweitert den MIB- Bericht in die verschiedenen MIB-Objekte, die das MIB-Set bilden, grundlegend durch Dekodieren der Bits in interne Register. Während einige der Felder der MIB-Berichte, wie am Beispiel der obigen Tabelle ersichtlich, auch gleichzeitig für die Felder der MIB-Objekt-Struktur gelten, muss die Information aus dem übrigen MIB-Berichts-Paket für die Zuordnung zu dem gespeicherten Paket verarbeitet werden.
Eine korrekte Reihe aus dem Akkumulationsspeicher 106, für den MAC-Port, der dem empfangenen MIB-Bericht entpricht, wird einem 88-Bit-Addierer 104 zugeführt. Die verarbeiteten MIB-Berichts-Daten werden den aus dem Akkumulationsspeicher abgerufenen Daten hinzugefügt, und der Inhalt wird dann in diese geschrieben. Während dieser Vorgang in der Figur der Zeichnung durch einzelne Linien dargestellt ist, kann die Anzahl von MIB-Additionen vorzugsweise parallel für die bestimmten zu aktualisierenden MIB-Felder durchgeführt werden. Der Addierer kann intern dahingehend strukturiert sein, dass er mehrere Addierer parallel für eine Addition von insgesamt 88 Bits aufweist. Die parallele Verarbeitung kann auf diese Weise die schnelle Rate aufnehmen, mit der MIB-Berichte aus den mehreren MAC-Ports empfangen werden.
Während die Kapazität der Akkumulationsspeicherung begrenzt ist, um Chip- Raum einzusparen, ist hinreichender Speicherplatz vorgesehen, um mehrere MIB-Berichte zu verarbeiten. Die Anzahl von Bits, die für jedes MIB auf dem Chip gehalten werden, wird entsprechend den Worst-Case-Situationen bestimmt, die innerhalb der 45-Millisekunden-MIB-Berichts-Perioden auftreten können. Das Aktualisieren kann in einer Häufigkeit von sogar einem Mal pro 1 Millisekunde erfolgen. Als Beispiel der internen Struktur des Akkumulationsspeichers können vier 88-Bit-Reihen für die Daten jedes Ports zugewiesen werden. Der parallele Verarbeitungsvorgang des 88-Bit-Addierers kann somit die MIBs der Reihe, die aus dem Akkumulationsspeicher aufgerufen worden ist, jedem der parallelen Addierer innerhalb des 88-Bit-Addierers zuleiten.
Auf den externen Speicher wird durch den DMA-Controller 114 zugegriffen. Jedes Mal, wenn die MIBs voller Länge eines Port bereit sind, innerhalb des Chips aktualisiert zu werden, wird auf den Abschnitt, der eine Abbildung dieses bestimmten Ports bildet, von dem externen Speicher her zugegriffen, und er wird vorübergehend in den Einzel-Port-Speicher 112 geladen. Diese Daten werden Zeile um Zeile in den 32-Bit-Addierer 110 gelesen, dem die akkumulierten neuen MIB-Berichts-Daten, die aus dem Kurzzeit-Register 108 zugeführt werden, zugefügt werden. Dieses Hinzufügen wird für ein oder mehr MIBs mit einer Zeit durchgeführt, die von der 32-Bit-Breite des Addierers aufgenommen werden kann. Die aktualisierten Werte werden zurück in den Einzel-Port-Kurzzeitspeicher geschrieben, bevor sie zurück zu dem externen Speicher übertragen werden. Der Inhalt des Akkumulationsspeicher-Abschnitts, der der aktualisierten Port-Information hinzugefügt wird, wird beim Aktualisieren geleert. Der Aktualisierungsvorgang erfolgt der Reihe nach für jeden Port und wird kontinuierlich wiederholt, um zu gewährleisten, dass der Akkumulationsspeicher nicht überströmt.
Wie somit beschrieben, erfolgt der Aktualisierungsvorgang für den externen Speicher während des normalen Betriebs unter Steuerung durch die MIB- Maschine. Für jedes Aktualisierungsereignis wird der relevante Abschnitt des Akkumulationsspeichers gelöscht, um hinreichenden Speicherplatz für eine weitere Daten-Akkumulation ohne Überströmen beizubehalten. Verschiedene externe Umstände können ein Rücksetzen der MIB-Maschine zweckmäßig erscheinen lassen, um seine sämtlichen logischen Elemente zu löschen. Ein derartiges Rücksetzen wird als Antwort auf einen Befehl vom Host durchgeführt. Beispielsweise ruft der Host MIB-Daten aus dem externen Speicher ab, um einen statistischen Verarbeitungsvorgang durchzuführen. Anschließend können der externe Speicher gelöscht und die MIB-Maschine auf Null rückgesetzt werden.
Zusätzlich können verschiedene Tests durchgeführt werden, um den Betrieb der Haupt-MIB-Interfaces zu prüfen. Basale Tests können beispielsweise durchgeführt werden, um die Zeitgebungen des Steuer-Busses zu prüfen, den korrekten Betrieb des PCI-Interfaces zu prüfen und um die MIB-Aktualisierungs-Operationen zu prüfen. Fortgeschrittene Tests beinhalten das so schnell wie möglich erfolgende Einführen mehrerer MIB-Bericht in Rücken-an- Rücken-Weise und das Überprüfen der ausgelesenen Ergebnisse auf Fehler. Diese MIB-Berichte können entweder durch einen Port oder von einer externen Quelle eingeführt werden. Es können weitere Tests unter variierenden Bedingungen durchgeführt werden.
Das MIB-Berichts-Interface gemäß Fig. 3 ist in Fig. 5 detaillierter gezeigt. Der 10-Mb/s-Puffer 120 empfängt MIB-Berichts-Daten aus den MACs 60 auf Zeitteilungs-Basis durch den MIB-Berichts-Interface-Bus 122. Die Leitung 124 ermöglicht eine Signalisierungs-Kommunikation mit den MACs, wie z. B. ein Handshaking-Protokoll. In der Praxis sind mehrere Leitungen vorgesehen, um eine MAC-Zeit-Slot-Identifikations-Eingabe, eine Takt-Eingabe und eine Rücksetz-Eingabe zu ermöglichen. Die 100-Mb/s-Puffer 130 und 140 sind jeweils derart geschaltet, dass sie MIB-Berichts-Daten von den MACs 62 über MIB- Berichts-Interface-Busse 132 und 124 empfangen. Die Leitungen 133 und 144 dienen der Takt- und Protokoll-Signalübermittlung für die Puffer 130 und 140. Die beiden gezeigten 100-Mb/s-Puffer sind jedem der Voll-Duplex-Betriebs- Ports zugeordnet (25 und 26, Fig. 2). Es versteht sich, dass zusätzliche Hochgeschwindigkeits-Voll-Duplex-Ports in dem Schalter enthalten sein können, von denen jeder einen entsprechenden Puffer in dem Interface aufweist. Diese Puffer synchronisieren das 25-MHz-Taktsignal für die Voll-Duplex-Port-MIBs zu dem 80-MHz-Taktsignal der Halb-Duplex-Ports. Die Ausgangssignale der Puffer 120, 130 und 140 werden dem Multiplexer 150 zugeführt, der die MIBs einzeln in Zeit-Sequenz mit der 80-MHz-Rate an den MIB-Berichts-Bus 91 ausgibt.
Der Puffer 120 ist in dem Blockschaltbild gemäß Fig. 6 detaillierter gezeigt. Von mehreren Registern 125 hat jedes eine hinreichende Datenkapazität, um einen kompletten MIB-Bericht zu halten. Bei der als Beispiel gezeigten MIB- Struktur der bevorzugten Ausführungsform hat jedes Register eine 32-Bit- Kapazität. Ein Pointer-Speicher 126 verfolgt diejenigen Register, die momentan Daten halten, in Korrelation mit jeweiligen MAC-Ports. Der Ausgangs-Bus 128 führt MIB-Berichts-Daten von dem Puffer zu dem Multiplexer 150. Die Leitung 129 dient als Signalweg zwischen dem Puffer und dem Multiplexer.
Bei dem Multiplexer 150 handelt es sich um einen Zwei-Stufen-Multiplexer, der in dem Blockschaltbild von Fig. 7 detaillierter gezeigt ist. Der Erst-Stufen- Multiplexer 152 empfängt über den Bus 148 MIB-Berichts-Daten aus den Puffern 130 und 140. Während der Bus 148 als einzelner Eingang gezeigt ist, versteht sich, dass dieser Bus MIBs enthalten kann, die gleichzeitig zum Senden und Empfangen von Paketen an den Voll-Duplex-Ports 25 und 26 erzeugt werden. Die Leitung 149 ist eine Signalverbindung zwischen dem Multiplexer 152 und den MACs für die 100-Mb/s-Ports durch die Puffer 130 und 140. Zu diesen Signalen zählt z. B. das Handshaking-Protokoll, bei dem das MAC ein Sendebereitschaftssignal ausgibt, das von einem Bestätigungssignal aus dem Multiplexer beantwortet werden soll. Der Zweit-Stufen-Multiplexer 154 hat einen ersten Eingang, der über den Bus 128 MIB-Berichts-Daten aus dem Puffer 120 empfängt, und einen zweiten Eingang, der MIB-Berichts-Daten aus dem Erst- Stufen-Multiplexer 152 empfängt. Die Leitung 129 dient zur Signalübertragung zwischen dem Multiplexer 154 und dem Puffer 120. Das Ausgangssignal des Multiplexers 154 wird dem MIB-Berichts-Bus 91 zugeführt. Die Leitung 156 repräsentiert eine Signalübermittlungsverbindung zwischen dem Multiplexer 154 und der MIB-Maschine 90. Als Antwort auf ein Strobe-Signal, das über diese Leitung aus der MIB-Maschine empfangen wird, gibt der Multiplexer eine Bereitschaftssignal-Bestätigung aus.
Wie aus dem oben aufgeführten Beispiel einer MIB-Berichts-Struktur ersichtlich ist, werden fünf Bits des Berichts verwendet, um MAC-Ports zu identifizieren. Dieser Speicherbetrag erlaubt die ausschließliche Identifikation von bis zu zweiunddreißig Ports, mehr als die sechsundzwanzig Ports, die der Schalter enthält. Die Zeit-Slot-Zuweisung für diese Ports auf einer Fünf-Bit-Daten-Basis für jede Sequenz von Taktzyklen ist hinreichend, um der MIB-Maschine MIB- Berichts-Daten mitzuteilen, falls sämtliche Ports auf die gleiche Taktrate synchronisiert und von gleicher Priorität sind. Bei Betrieb synchronisieren die Puffer 130 und 140 die 100-Mb/s-MIB-Berichte für die übrigen Ports auf das 80- MHz-Taktsignal. Der Multiplexer 154 jedoch gibt dem aus dem Multiplexer 152 empfangenen 100-Mb/s-Port Priorität. MIB-Bericht-Daten aus dem Puffer 120 müssen zurückgehalten werden, wenn eine Priorität für die Übertragung der 100-Mb/s-Port-Berichts-Daten ausgeübt wird. Der Multiplexer 154 kann somit möglicherweise nicht in der Lage sein, über die Leitung 129 eine Bestätigung eines Request zum Senden von MIB-Berichts-Daten aus dem Puffer 120 zurückzusenden. In dieser Weise zurückgehaltene MIB-Berichts-Daten werden vorübergehend in einem der Register 125 in dem Puffer 120 gespeichert. In dem Puffer gehaltene MIB-Berichte werden auf einer First-in-first-out-Basis unter Pointer-Überwachung gesendet, wenn der nächste Zeit-Slot verfügbar ist. Da die Port-Nummer für jeden MIB-Bericht in einem Berichts-Feld identifiziert wird, kann die MIB-Maschine den Ausgangspunkt des Berichts korrekt erkennen.
In der vorliegenden Offenbarung sind nur die bevorzugte Ausführungsform der Erfindung und lediglich wenige Beispiele ihrer Vielseitigkeit gezeigt und beschrieben. Es versteht sich, dass die Erfindung zur Verwendung in zahlreichen anderen Kombinationen und Umgebungen geeignet ist und Änderungen oder Modifikationen an ihr vorgenommen werden können, die innerhalb des hier aufgeführten erfinderischen Konzepts liegen. Beispielsweise werden Sende- Requests aus dem Puffer 120 in Taktzyklen gesendet, bei denen MIB-Berichts- Daten aus dem MIB-Berichts-Bus 122 vorgelegt werden, und/oder in Zyklen, in denen jedes Register 125 MIB-Berichts-Daten enthält. Basierend auf der erwarteten Verkehrs-Verwendung und der Anzahl nicht zugewiesener Slots in der Takt-Sequenz wird erwartet, dass acht Register ausreichen, um den MIB- Berichts-Datenverkehr in dem gezeigten Beispiel der bevorzugten Ausführungsform handzuhaben. Dem Speicher 120 kann zusätzlicher Überströmungs- Speicherraum hinzugefügt werden, um MIB-Berichts-Information zu speichern, die verlorengehen könnte, falls sämtliche Register besetzt sind. In einer Überströmungs-Situation haben die MACs die Fähigkeit, einige der MIB-Berichts-Daten rückzuhalten.

Claims

1. Integrierter Mehrfach-Port-Netzwerkschalter (12) zur Verbindung mit einem Daten-Netzwerk (10) und mit einem Logik-Chip, mit:

mehreren Ports (60,62) zum Übertragen von Datenpaketen zu dem Daten-Netzwerk und zum Empfangen von Datenpaketen aus dem Daten- Netzwerk;

für jeden Port einen ihm zugeordneten Medienzugriffs-Controller (MAC) (23, 24) zum Erzeugen von auf vorbestimmte Parameter bezogenen Management-Informations-Basis-(MIB-)Berichts-Daten für jede Übertragung eines Datenpakets zu dem Netzwerk und für jeden Empfang eines Datenpakets aus dem Netzwerk an dem jeweiligen Port; und

einer On-Chip-Management-Informations-Basis-(MIB-)Maschine (92), die zum Empfang der MIB-Berichts-Daten über einen MIB-Berichts-Bus (91) geschaltet ist und einen Ausgang aufweist, um in ihr akkumulierte MIB- Daten an einen außerhalb des Logik-Chip angeordneten Speicher (34) zu übertragen; dadurch gekennzeichnet, dass

zwischen dem MAC für jeden Port und dem MIB-Berichts-Bus ein Interface (90) angeordnet ist, mittels dessen die MIB-Berichte für die mehreren Ports auf Time-sharing-Basis einzeln an die MIB-Maschine übertragen werden.

2. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 1, bei dem die mehreren Ports jeweilige unterschiedliche Übertragungseigenschaften aufweisen und das Interface aufweist:

eine Prioritätserstellungseinrichtung (154) zur Prioritätserstellung der Übertragung der MIB-Berichte an die MIB-Maschine entsprechend den den jeweiligen Ports zugehörigen Übertragungseigenschaften.

3. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 2, bei dem die Prioritätserstellungseinrichtung MIB-Berichten, die an mit einer höheren Übertragungsrate arbeitenden MAC-Ports (62) erzeugt werden, eine höhere Priorität zuweist als MIB-Berichten, die an mit einer niedrigeren Übertragungsrate arbeitenden MAC-Ports (60) erzeugt werden.

4. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 2, bei dem die Prioritätserstellungseinrichtung MIB-Berichten, die an mit Voll- Duplex-Protokoll arbeitenden MAC-Ports erzeugt werden, eine höhere Priorität zuweist als MIB-Berichte, die an mit Halb-Duplex-Protokoll arbeitenden MAC-Ports erzeugt werden.

5. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 1, bei dem das Interface aufweist:

einen ersten Puffer (120) mit einem Eingang, der zum Empfangen von MIB-Berichten aus mehreren MACs angeordnet ist, die mit jeweiligen Ports verbunden sind, welche mit einer ersten Übertragungsrate arbeiten;

einen zweiten Puffer (130) mit einem Eingang, der zum Empfangen von MIB-Berichten aus einem MAC angeordnet ist, der mit einem Port verbunden sind, welcher mit einer zweiten Übertragungsrate arbeitet;

eine Multiplexereinrichtung (150) mit mehreren Eingängen, die jeweils mit einem Ausgang der ersten und zweiten Puffer verbunden sind, und mit einem Ausgang (91), der mit dem MIB-Berichts-Bus verbunden ist.

6. Integrierter Mehrfach-Port-Schalter nach Anspruch 5, bei dem der erste Puffer aufweist:

erste First-in-first-out-(FIFO-)Register (125), die jeweils eine ausreichende Kapazität zum Halten eines MIB-Berichts haben; und

einen Pointer-Speicher (126) zum port-weisen Identifizieren von FIFO- Registern, die derzeit MIB-Berichts-Daten halten.

7. Integrierter Mehrfach-Port-Schalter nach Anspruch 6, bei dem MIB-Berichte an dem ersten Puffer entsprechend einer MAC-Zeit-Slot-Zuweisung von Taktzyklen mit einer ersten Taktrate empfangen werden und MIB- Berichte an dem zweiten Puffer mit einer auf die zweite Taktrate synchronisierten Rate empfangen werden, und der zweite Puffer eine Einrichtung zum Synchronisieren von mit der ersten Taktrate empfangenen MIB-Berichten aufweist,

8. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 6, bei dem die zweite Übertragungsrate höher ist als die erste Übertragungsrate und die erste Taktrate höher ist als die zweite Taktrate.

9. Integrierter Mehrfach-Port-Netzwerkschalter nach Anspruch 6, bei dem das Interface ferner einen dritten Puffer (140) mit einem Eingang aufweist, der zum Empfangen von MIB-Berichten aus einem MAC angeordnet ist, der mit einem mit der zweiten Übertragungsrate arbeitenden Port verbunden ist; und die Multiplexereinrichtung aufweist:

einen ersten Multiplexer (152), der zum Empfangen von Daten aus den zweiten und dritten Puffern angeordnet ist; und

einen zweiten Multiplexer (154), der zum Empfangen von Daten aus dem ersten Puffer und dem ersten Multiplexer angeordnet ist, wobei der zweite Multiplexer mit dem MIB-Berichts-Bus verbunden ist, wodurch MIB- Berichte einzeln an die MIB-Maschine ausgegeben werden.

10. Verfahren zur Verwendung in einem integrierter Mehrfach-Port-Netzwerkschalter (12), der einen integrierten Chip mit mehreren Ports zum Übertragen von Datenpaketen zu einem Daten-Netzwerk und zum Empfangen von Datenpaketen aus dem Daten-Netzwerk aufweist, wobei jedem Port ein Medienzugriffs-Controller (MAC) (60,62) zugeordnet ist, mit den folgenden Schritten:

für jede Übertragung eines Datenpakets und jeden Empfang eines Datenpakets an jedem der Ports, Erzeugen von Management-Informations- Basis-(MIB-)Berichts-Daten in bezug auf vorbestimmte Parameter,

dadurch gekennzeichnet, dass MIB-Berichte für die mehreren Ports einzeln auf Time-sharing-Basis zu einer On-Chip-Management-Informations- Basis-(MIB-)Maschine (92) übertragen werden;

die MIB-Berichte vorübergehend in der MIB-Maschine akkumuliert werden; und

ein außerhalb des Chips angeordneter Speicher (34) periodisch um die vorübergehend akkumulierten MIB-Berichte aktualisiert wird.

11. Verfahren nach Anspruch 10, bei dem die mehreren Ports jeweilige unterschiedlichen Übertragungseigenschaften aufweisen und der Übertragungs-Schritt aufweist:

das prioritätsgemäße Ausgeben der MIB-Berichte an die MIB-Maschine entsprechend den den jeweiligen Ports zugehörigen Übertragungseigenschaften.

12. Verfahren nach Anspruch 10, bei dem mindestens zwei der mehreren Ports mit einer ersten Datenübertragungsrate arbeiten und mindestens einer der mehreren Ports mit einer zweiten Datenübertragungsrate arbeitet, und der Übertragungs-Schritt aufweist:

auf Time-sharing-Basis erfolgende Pufferung von MIB-Berichten aus mit der ersten Datenübertragungsrate arbeitenden Ports in einem Zwischenspeicher (64, 66);

Multiplexen der in dem Pufferungs-Schritt gepufferten MIB-Berichts-Daten mit MIB-Berichts-Daten aus dem mindestens einen Port, der mit der zweiten Datenübertragungsrate arbeitet; und

Ausgeben in dem Multiplexungs-Schritt gemultiplexter MIB-Berichts-Daten an die MIB-Maschine.

13. Verfahren nach Anspruch 12, bei dem der Übertragungs-Schritt ferner das prioritätsgemäße Anordnen in dem Ausgabe-Schritt auszugebender MIB-Berichte in Relation zu der den jeweiligen Ports der MIB-Berichte zugehörigen Datenübertragungsrate umfasst.

14. Verfahren nach Anspruch 12, bei dem der Pufferungs-Schritt das Speichern von MIB-Berichten auf First-in-first-out-Basis umfasst.