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TECHNISCHES
GEBIET
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Die
vorliegende Erfindung betrifft Netzumschaltungen und insbesondere
eine gemeinsam genutzte Multiport-Medienzugriffssteuerung auf einem Datennetz-Schalter-Logik-Chip.
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HINTERGRUND
DER ERFINDUNG
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Ein
Datennetz-Schalter ermöglicht
eine Datenübertragung
zwischen mehreren Medienstationen in einem Lokalnetz. Datenblöcke oder
-pakete werden unter Verwendung einer Datennetz-Schalter-Medienzugriffssteuerung
(MAC), die Netz-Interface-Karten oder Schaltungsanordnungen an jedem
Schalterport aktiviert, zwischen Stationen übermittelt. Die MAC überwacht
das Senden von Daten von dem Port zu dem Netz, den Empfang von von
dem Netz kommenden Daten am Port und vermittelt die Daten am Port,
um Kollisionen zu vermeiden. Der Netzschalter leitet Datenblöcke von
einer Sendestation zu einer Zielstation anhand der Kopfinformationen
in dem empfangenen Datenblock. Sende- und Empfangspuffer an jedem
Port sind mit der MAC gekoppelt. Je nach Betriebsmodus wird ein
ankommendes Paket temporär
in einem Empfangspuffer eines Ports gehalten, kann zwecks späteren Sendens
zu einem außerhalb
des Schalters befindlichen Speicher transportiert werden oder zwecks
unverzüglichen
Sendens aus dem Netz heraus in den Sendepuffer des entsprechenden
Ports platziert werden.
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Paketübertragungsereignisse
werden typischerweise verfolgt, um eine Basis für die statistische Analyse
einer Netzoperation in Bezug auf jeden Datennetz-Schalterport zu erzeugen. Beispielsweise kann
die Anzahl von gesendeten Pa keten, empfangenen Paketen, Sendekollisionen
u. dgl. periodisch gezählt
und abgefragt werden. Durch die Verwendung von Statistikzählern kann
eine inkorrekte Operation einer Vorrichtung, wie beispielsweise
der Verlust von Paketen, festgestellt werden. Typischerweise kann
jede MAC-Einheit eine Empfangs-Zustandsmaschine und eine Sende-Zustandsmaschine
mit internen Zählern
mit begrenzter Kapazität
zum Zählen einer
kleinen Anzahl von Sendeereignisparametern für jeden Block aufweisen, der
den jeweiligen Schalterport durchläuft. Flip-Flops, die für die speziellen Parameter
zweckbestimmt sind, werden jeweils jedes Mal dann inkrementiert,
wenn ein Element in diesem Block identifiziert wird. Bei jedem ankommenden
Block, der temporär
in einem Empfangs-FIFO-Puffer gespeichert werden kann, werden die
jeweiligen Flip-Flops in der Empfangs-Zustandsmaschine gelesen und
die daraus resultierenden Daten dem Block angehängt. Bei ausgehenden Blöcken erfolgt
eine im wesentlichen gleiche Verarbeitung. Somit enthält der ausgehende
Block, der vorübergehend
in einem Sende-FIFO-Puffer gespeichert wird, angehängte Daten
bezüglich
der Empfangsoperation und der Sendeoperation. Die Sendeoperationsdaten werden
hinzugefügt,
wenn der Block aus dem Sende-FIFO-Puffer heraus gesendet wird.
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Da
Datennetze robuster werden und der Datenverkehr größer wird,
sind zusätzliche
Operationsparameter von Bedeutung. Das Verfolgen einer größeren Anzahl
von Parametern macht eine größere Komplexität der MAC
erforderlich, was beispielsweise das Vorsehen von mehr Registern
und das Unterstützen
von Logikelementen sowie größere Pufferkapazitäten beinhaltet.
Die Integration dieser zusätzlichen
Elemente für
jede MAC auf dem Schalter-Logik-Chip belastet die Chip-Architektur.
Da die Entwicklung der Schalter größere Kapazitäten hinsichtlich
des Datenverkehrsumfangs zur Folge hat und die Anzahl von Schalterports
steigt, wird die effiziente Nutzung der Chip-Architektur noch kritischer.
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In
EP-A-0 603 443 ist eine Brücke
zum Verbinden von Token-Ring-Lokalnetzen beschrieben. Das Patent
beschreibt das Konzept einer "gemeinsam
ge nutzten MAC",
wobei die MAC-pro-Port durch eine zentralisierte Funktion innerhalb
eines zentralisieren Prozessors ersetzt wird.
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EP-A-0
603 444 enthält
eine im wesentlichen gleiche Beschreibung wie EP-A-0 603 443 und
betrifft einen Schalter mit N Ports, wobei jeder Port mit einem
reellen Segment des Token-Rings verbunden ist.
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OFFENBARUNG
DER ERFINDUNG
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Die
vorliegende Erfindung stellt einen integrierten Multiport-Netzschalter
gemäß Anspruch
1 bereit. Ferner stellt die vorliegende Erfindung ein Verfahren
zum Steuern eines Medienzugriffs an mehreren Ports eines integrierten
Multiport-Netzschalters mit den Schritten gemäß Anspruch 9 bereit.
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Die
vorliegende Erfindung behandelt die oben beschriebenen Erfordernisse
und Nachteile teilweise aufgrund der Erkenntnis, dass bestimmte MAC-Funktionen
für jeden
Port mittels einer Schaltungsanordnung ausführbar sind, die nicht, wie
beim Stand der Technik, an jedem einzelnen Port vorgesehen zu sein
braucht. Ein Vorteil der Erfindung liegt darin, dass eine Schaltlogik-
und Registeranordnung zum Ausführen
von im wesentlichen gleichen Funktionen für mehrere Schalterports vorgesehen
ist. Dieser Vorteil basiert teilweise auf der Erkenntnis, dass, wenn
die Funktionalität
einer gemeinsamen Schaltungsanordnung zu einem beliebigen Zeitpunkt
akkurat dem jeweiligen Port zugeordnet werden kann, ein diskretes
Vorsehen einer im wesentlichen gleichen Schaltungsanordnung an jedem
Port redundant und unnötig
wird.
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Ein
weiterer Vorteil der vorliegenden Erfindung liegt darin, dass der
aktuelle Zugriffszustand an jedem der mehreren Schalterports an
einer einzelnen Zustandsspeicherstelle aufrechterhalten wird, wodurch
der Zugriff auf einen gespeicherten Port-MAC-Zustand und Aktualisierung
dieses Zustands vereinfacht werden. Ein weiterer Vorteil der vorliegenden
Erfindung liegt darin, dass es der Zugriff auf den Zustandsspeicher
in Koordination mit der einzelnen ge meinsamen Schaltlogik- und Registeranordnung
ermöglicht,
dass MAC-Funktionen für
jeden der mehreren Ports auf einer Zeitteilbasis ausgeführt werden.
Die Erfindung sorgt somit für
eine effizientere Ausnutzung von Chip-Resourcen und Architekturraum
als es bei dem Stand der Technik entsprechenden Vorrichtungen der
Fall ist.
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Weitere
Vorteile der vorliegenden Erfindung werden für Fachleute auf dem Sachgebiet
anhand der folgenden detaillierten Beschreibung ersichtlich, in
der nur die bevorzugte Ausführungsform
der Erfindung zur Erläuterung
der besten Art zur Durchführung
der Erfindung dargestellt und beschrieben ist. Es wird festgestellt
werden, dass die Erfindung andere und unterschiedliche Ausführungsformen
bieten kann und die unterschiedlichen Details in unterschiedlicher
offensichtlicher Hinsicht modifizierbar sind, ohne dass dadurch
vom Umfang der Erfindung, wie er in den beiliegenden Patentansprüchen definiert
ist, abgewichen wird. Entsprechend dürfen die Zeichnungen und die
Beschreibung nur als Erläuterung
und nicht als Einschränkung
angesehen werden.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Es
wird auf die beiliegenden Zeichnungen Bezug genommen, in denen Elemente
mit den gleichen Bezugszeichen gleiche Elemente bezeichnen. Es zeigen:
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1 ein Blockschaltbild einer
Umgebung eines paketgeschalteten Systems gemäß der vorliegenden Erfindung;
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2 ein Blockschaltbild eines
erfindungsgemäßen Multiport-Schalters,
der in dem in 1 gezeigten
paketgeschalteten System verwendbar ist;
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3 ein Blockschaltbild mit
Darstellung der erfindungsgemäßen Medienzugriffssteuerung;
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4 ein detaillierteres Blockschaltbild
einer bevorzugten Konfiguration der Medienzugriffs-Steuerlogikeinheit 80 und
der Zustandsspeicher-Steuereinheit 82 gemäß der vorliegenden
Erfindung;
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5 ein Wellenformdiagramm
mit Darstellung der gestuften Pipeline-Operation gemäß der vorliegenden Erfindung.
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BESTE ART
ZUR DURCHFÜHRUNG
DER ERFINDUNG
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Die
vorliegende Erfindung ist hier beispielhaft in einer Umgebung eines
paketgeschalteten Netzes, wie z. B. eines Ethernet (IEEE 802.3)
dargestellt. Aus der folgenden detaillierten Beschreibung geht hervor,
dass die vorliegende Erfindung auch auf andere paketgeschaltete
Systeme anwendbar ist. 1 zeigt
ein Blockschaltbild für
ein paketgeschaltetes System 10, das die Umgebung der vorliegenden
Erfindung bildet. Das paketgeschaltete Netz weist einen integrierten
Multiport-Schalter (IMS) 12 auf, der eine Datenpaketübertragung
zwischen Netzstationen ermöglicht.
Die Netzstationen können
unterschiedlich konfiguriert sein. Bei dem aktuellen Beispiel senden
und empfangen vierundzwanzig (24) 10 Megabyte-pro-Sekunde- (Mb/s-)
Netzstationen 14 Daten mit einer Netz-Datenrate von 10
Mb/s und senden und empfangen zwei 100 Mb/s-Netzstationen 16 Datenpakete
mit einer Netzgeschwindigkeit von 100 Mb/s. Der Multiport-Schalter 12 leitet
anhand des Ethernet-Protokolls von der Netzstation 14 oder 16 kommende
Datenpakete selektiv zu der entsprechenden Zielstation.
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Die
10 Mb/s-Netzstationen 14 senden und empfangen Datenpakete über ein
Medium 18 entsprechend dem Halbduplex-Ethernet-Protokoll
zu und von dem Multiport-Schalter 12. Das Ethernet-Protokoll
ISO/IEC 8802-3 (ANSI/IEEE Std. 802.3, 1993 Ed.) bildet einen Halbduplex-Medienzugriffsmechanismus,
der es sämtlichen
Stationen 14 ermöglicht,
gleichberechtigt auf das Netz zuzugreifen. Der Datenverkehr in einer
Halbduplex-Umgebung wird nicht ge genüber dem Medium 18 abgegrenzt oder
priorisiert. Vielmehr weist jede Station 14 eine Ethernet-Interface-Karte
auf, die einen Vielfachzugriff mit Leitungsabfrage mit Kollisionsdetektierung
(CSMA/CD) zum Beobachten des Datenverkehrs auf dem Medium anwendet.
Das Nichtvorhanden sein von Netzverkehr wird durch Abfragen einer
Deaktivierung eines Empfangs-Trägers
auf dem Medium detektiert. Eine beliebige Station 14, von
der aus Daten gesendet werden sollen, versucht einen Zugriff auf
den Kanal, indem sie eine vorbestimmte Zeit im Anschluss an die
Deaktivierung eines Empfangs-Trägers
auf dem Medium, die als Interpaket-Lücken-Intervall (IPG) bekannt
ist, abwartet. Wenn mehrere Stationen 14 Daten im Netz
versenden müssen,
unternimmt jede Station einen Sendeversuch in Reaktion auf die detektierte
Deaktivierung des Empfangsträgers
auf dem Medium nach dem IPG-Intervall, was zu einer Kollision führt. Aus
diesem Grund überwacht die
Sendestation das Medium um festzustellen, ob eine Kollision aufgrund
von gleichzeitig von einer anderen Station aus gesendeten Daten
aufgetreten ist. Wenn eine Kollision detektiert wird, brechen beide Stationen
den Sendevorgang ab, warten einen willkürlich festgelegten Zeitraum
und versuchen erneut, eine Übertragung
durchzuführen.
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Die
mit 100 Mb/s arbeitenden Netzstationen 16 werden vorzugsweise
im Vollduplex-Modus nach dem vorgeschlagenen Ethernet-Standard IEEE 802.3x
Full-Duplex with Flow Control – Working
Draft (0.3) betrieben. Der Vollduplex-Betrieb bildet ein Zwei-Wege-Punkt-zu-Punkt-Datenübertragungslink zwischen
jeder mit 100 Mb/s arbeitenden Netzstation 16 und dem Multiport-Schalter 12,
so dass der IMS und die betreffenden Stationen 16 Datenpakete
ohne Kollision simultan senden und empfangen können. Die mit 100 Mb/s arbeitenden
Netzstationen 16 sind jeweils über ebenfalls mit 100 Mb/s
arbeitende reelle (PHY-) Vorrichtungen 26 vom Typ 100 Base-TX,
100 Base-T4 oder 100 Base-FX
mit dem Netzmedium 18 gekoppelt. Der Multiport-Schalter 12 verfügt über ein medienunabhängiges Interface
(MII) (24), das eine Verbindung zu den reellen Vorrichtungen 26 bildet. Die
mit 100 Mb/s arbeitenden Netzstationen 16 können entweder
als Server oder Router für
die Verbindung mit anderen Netzen eingesetzt werden. Die mit 100
Mb/s arbeitenden Netzstationen 16 können auch im Halbduplex-Modus
arbeiten, wenn dies gewünscht
ist. Ähnlich
können
die mit 10 Mb/s arbeitenden Netzstationen 14 derart modifiziert
werden, dass sie entsprechend dem Vollduplex-Protokoll mit Flusssteuerung
arbeiten.
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Wie
in 1 dargestellt, weist
das paketgeschaltete Netz 10 diverse Schalt-Sendeempfänger 20 auf,
die als QuEST bezeichnet sind, die das Zeitmultiplexing und das
Zeitdemultiplexing für
die zwischen dem Multiport-Schalter 12 und den mit 10 Mb/s arbeitenden
Stationen 14 gesendeten Datenpakete durchführen. Ein
magnetisches Transformatormodul 19 sorgt dafür, dass
die Wellenform der Signale auf dem Medium 18 erhalten bleiben.
Der Multiport-Schalter 12 weist
ein Sendeempfänger-Interface 22 auf, über das
das Senden und Empfangen der Datenpakete an jeden und von jedem
Schalter-Sendeempfänger 20 unter
Verwendung eines Zeitmultiplex-Protokolls über eine einzelne serielle
Ohne-Rückkehr-zu-Null-
(NRZ-) Interface-Leitung 24 erfolgt. Der Schalter-Sendeempfänger 20 empfängt Pakete
von der Seriell-NRZ-Interface-Leitung 24,
demultiplext die empfangenen Pakete und gibt die Pakete über das
Netzmedium 18 an die betreffende Endstation 14 aus.
Bei dem offenbarten Ausführungsbeispiel
weist jeder Schalter-Sendeempfänger 20 vier
unabhängige,
mit 10 Mb/s arbeitende Twisted-Pair-Ports auf und wendet ein 4 :
1-Multiplexing über das
serielle NRZ-Interface zum Ermöglichen
einer Verringerung der Anzahl von von dem Multiport-Schalter 12 benötigten PINs
um das Vierfache an.
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Der
Multiport-Schalter 12 weist eine Entscheidungsfindungsmaschine,
eine Umschaltmaschine, ein Pufferspeicher-Interface, Konfigurations-/Steuer-/Statusregister,
Verwaltungszähler
sowie ein MAC- (Medienzugriffssteuerungs-) Protokoll-Interface zur
Unterstützung
des Routing der Datenpakete zwischen den die Netzstationen 14 und 16 bedienenden
Ethernet-Ports auf. Der Multiport-Schalter 12 weist ferner
eine erweiterte Funktionalität
zum Treffen intelligenter Umschalt-Entscheidungen und zum Liefern
statischer Netzinformationen in Form von Managementinformationsbasis- (MIB-)
Objekten an eine weiter unten beschriebene externe Managementeinheit
auf. Es sind weitere Inter faces für das externe Speichern von
Paketdaten sowie der Umschaltlogik zum Minimieren der Chipgröße des Multiport-Schalters 12 vorgesehen.
So weist der Multiport-Schalter 12 beispielsweise ein SDRAM-Interface 32 auf, über das
der Zugriff auf einen externen Speicher 34, auf dem die
empfangenen Datenblockdaten, Speicherstrukturen und MIB-Zählerdaten
gespeichert sind, erfolgt. Als Speicher 34 kann ein 80-,
100- oder 120-MHz-SDRAM mit einer Speichergröße von 2 oder 4 Mb verwendet
werden.
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Ein
Managementport 36 ermöglicht
es einer externen Managementeinheit, den gesamten Betrieb des Multiport-Schalters 12 über ein
Management-MAC-Interface 38 zu
steuern. Ein PCI-Interface 39 ermöglicht einen Zugriff durch
die Managementeinheit über
einen PCI-Host und eine Brücke 40. Alternativ
können
der PCI-Host und die Brücke 40 auch
als Erweiterungsbus für
mehrere IMS-Vorrichtungen verwendet werden.
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Eine
interne Entscheidungsfindungsmaschine im Schalter 12 überträgt selektiv
die von einer Quelle empfangenen Datenpakete an mindestens eine
Zielstation. Es besteht die Möglichkeit,
diese interne Entscheidungsfindungsmaschine durch eine externe Regelprüfeinrichtung
zu ersetzen. Ein Extern-Regelprüfeinrichtungs-Interface
(ERCI) 42 ermöglicht
es, anstelle der internen Entscheidungsfindungsmaschine eine externe
Regelprüfereinrichtung 44 zur
Entscheidungsfindung hinsichtlich der Weiterleitung von Datenblöcken zu
verwenden. Somit können
Entscheidungen zur Weiterleitung der Datenblöcke entweder von der internen
Umschaltmaschine oder von der externen Regelprüfeinrichtung 44 getroffen
werden.
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Ein
LED-Interface 46 taktet den Bedingungsstatus pro Port aus
und treibt die LED-externe Logik 48. Die LED-externe Logik 48 treibt
ihrerseits für
den Menschen lesbare LED-Anzeigeelemente 50. Ein Oszillator 30 liefert
ein 40 MHz-Takteingabesignal
für die
Systemfunktionen des Multiport-Schalters 12.
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2 zeigt ein detaillierteres
Blockschaltbild eines erfindungsgemäßen Multiport-Schalters, der
in dem in 1 gezeigten
paketgeschalteten System ver wendet werden kann. Der Multiport-Schalter 12 enthält vierundzwanzig
(24) mit 10 Mb/s arbeitende Medienzugangssteuer- (MAC-) Ports 60 für das Senden
und Empfangen von Datenpaketen im Halbduplex-Modus zwischen den
betreffenden mit 10 Mb/s arbeitenden Netzstationen 14 (Ports
1–24)
sowie zwei mit 100 Mb/s arbeitende MAC-Ports 62 für das Senden
und Empfangen von Datenpaketen im Vollduplex-Modus zwischen den
betreffenden mit 100 Mb/s arbeitenden Netzstationen 16 (Ports
25, 26). Wie oben beschrieben, arbeitet das Management-Interface 36 auch
gemäß dem MAC-Layer-Protokoll (Port
0).
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Jeder
der MAC-Ports 60, 62 und 36 weist eine
herkömmliche
Logik- und Registerzugriffssteuer-Schaltungsanordnung auf, die eine
Steuerung der Datenübertragung,
des Datenempfangs und der Vermittlung bei Kollisionen an dem Port
ermöglicht.
Ein Empfangs-FIFO-Puffer 64 und ein Sende-FIFO-Puffer 66 sind
ebenfalls an jedem Port vorgesehen. Ein Externspeicher-Interface 32 ist über einen
gemeinsamen Bus mit jedem der MAC-Empfangs-FIFO-Puffer und über einen
weiteren gemeinsamen Bus mit jedem der MAC-Sende-FIFO-Puffer verbunden.
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Datenpakete
von einer Netzstation werden vom betreffenden MAC-Port empfangen
und in dem entsprechenden Empfangs-FIFO-Puffer 64 gespeichert.
Das empfangene Datenpaket wird von dem betreffenden Empfangs-FIFO-Puffer 64 an
das Externspeicher-Interface 32 zur Speicherung im Externspeicher 34 ausgegeben.
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Die
Kopfdaten des empfangenen Pakets werden ebenfalls an eine Entscheidungsfindungsmaschine
mit einer internen Regelprüfeinrichtung 68 und
einem Extern-Regelprüfeinrichtungs-Interface 42 weitergeleitet,
um zu ermitteln, an welchen MAC-Ports die Ausgabe des Datenpakets
erfolgt. Ob die Paketkopfdaten an die interne Regelprüfeinrichtung 68 oder
an das Extern-Regelprüfeinrichtungs-Interface 42 weitergeleitet
werden, ist von der Operationskonfiguration des Multiport-Schalters 12 abhängig. Die
Verwendung der externen Regelprüfeinrichtung 44 bietet
Vorteile, wie z. B. eine höhere Kapazität, eine willkürliche Einreihung
in der Entscheidungsfindungs-Warteschlange, wodurch es möglich ist,
dass Datenblock-Weiterleitungs-Entscheidungen getroffen werden,
bevor der Datenblock vollständig
in dem Externspeicher gepuffert ist, und es möglich ist, dass Entscheidungen
in einer von der Reihenfolge, in der die Datenblöcke von dem Multiport-Schalter 12 empfangen
werden, unabhängigen Reihenfolge
getroffen werden.
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Die
interne Regelprüfeinrichtung 68 und
die externe Regelprüfeinrichtung 44 bilden
die Entscheidungsfindungs-Logik zum Bestimmen des Ziel-MAC-Ports
für ein
bestimmtes Datenpaket. Die Entscheidungsfindungsmaschine kann die
Ausgabe eines Datenpakets entweder an einen einzelnen Port, an mehrere
Ports oder an sämtliche
Ports (beispielsweise Rundsenden) anzeigen. Jedes Datenpaket enthält einen
Kopf, in welchem die Ausgangs- und die Zieladresse angegeben sind,
gemäß der die Entscheidungsfindungsmaschine
den (die) entsprechenden Ausgangs-MAC-Ports) identifizieren kann. Die
Zieladresse kann einer virtuellen Adresse entsprechen, und in diesem
Fall identifiziert die Entscheidungsfindungsmaschine die Ausgangs-Ports für mehrere
Netzstationen. Alternativ kann das empfangene Datenpaket auch einen
als VLAN (virtuelles LAN) gekennzeichneten Datenabschnitt nach dem IEEE
802.1d-Protokoll enthalten, in dem ein anderes Netz (über mit
100 Mb/s arbeitende Stationen 16) oder eine vorgeschriebene
Gruppe von Stationen angegeben ist. In diesem Fall muss entweder
die interne Regelprüfeinrichtung 68 oder
die externe Regelprüfeinrichtung 44 über das
Interface 42 entscheiden, ob ein temporär im Pufferspeicher 34 gespeicherter
Datenblock an einen einzelnen MAC-Port oder an mehrere MAC-Ports
ausgegeben werden soll.
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Die
Entscheidungsfindungsmaschine gibt eine Weiterleitungsentscheidung
an ein Schaltersubsystem 70 in Form eines Portvektors aus,
welcher jeden MAC-Ports
identifiziert, an dem das Datenpaket empfangen werden soll. Der
Portvektor von der entsprechenden Regelprüfeinrichtung enthält die Speicheradresse
für das
Datenpaket im externen Speicher 34 und die Identifizierung
der MAC-Ports, an denen das Datenpaket zu Sendezwecken empfangen werden
soll (z. B. MAC-Ports 0–26).
Das Schaltersubsystem 70 holt das im Portvektor angegebene Datenpaket über das
Externspeicher-Interface 32 aus dem Externspeicher 34 und
liefert das wiedergewonnene Datenpaket zu dem entsprechenden FIFO 66 der
identifizierten Ports.
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Weitere
Interfaces liefern Management- und Steuerinformationen, wie anhand
der folgenden Elemente beispielhaft erläutert. So bietet beispielsweise ein
Managementdaten-Interface 72 dem Multiport-Schalter 12 die
Möglichkeit,
Steuer- und Statusinformationen gemäß der MIL-Management-Spezifikation
(IEEE 802.3u) mit den Schalter-Sendeempfängern 20 und den mit
100 Mb/s arbeitenden reellen Vorrichtungen 26 auszutauschen.
Das Managementdaten-Interface 72 gibt
ferner einen Managementdatentakt (MDC) aus, welcher einen Zeitbezug
auf dem bidirektionalen Managementdaten-IO- (MDIO-) Signalpfad herstellt.
Das PCI-Interface 39 ist ein 32-Bit-Slave-Interface nach
PCI-Revision 2.1 für
den Zugriff des PCI-Host-Prozessors 40 auf die internen IMS-Status-
und Konfigurationsregister 74 sowie für den Zugriff auf den Externspeicher
SDRAM 34. Das PCI-Interface 39 kann darüber hinaus
auch als Erweiterungsbus für
mehrere IMS-Vorrichtungen dienen. Der Managementport 36 stellt über ein
standardmäßiges siebenadriges
invertiertes serielles GPSI-Interface
eine Verbindung zu einer externen MAC-Maschine her und ermöglicht so
einen Zugriff des Host-Controllers auf den Multiport-Schalter 12 unter
Verwendung eines Standard-MAC-Layer-Protokolls.
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3 ist ein Blockschaltbild
mit Darstellung der Medienzugriffssteuerung für das in 1 gezeigte System gemäß der vorliegenden Erfindung.
Im Gegensatz zu der in 2 gezeigten
Anordnung ist eine einzelne Medienzugriffs-Steuerlogikeinheit 80 zur gemeinsamen
Verwendung durch die vierundzwanzig (24) mit 10 Mb/s arbeitenden
Schaltports 60 und den MII-Management-Steuerport vorgesehen. Die Einheit 80 ist über eine
Sendeverbindung und eine Empfangsverbindung mit dem Sendeempfänger-Interface 22 verbunden.
Die Einheit 80 ist ferner mit dem Sende-FIFO 66 und
dem Empfangs-FIFO 64 an jedem Port 60 verbunden.
Es sei darauf hingewiesen, dass zur einfacheren Darstellung zwar
nur ein einziges Port-FIFO-Paar gezeigt ist, jedoch die entsprechenden
FIFOs sämtlicher
Ports 60 repräsentiert sind.
FIFO 64 und FIFO 66 sind mit einem Bus 84 verbunden.
Obwohl als einzelne Leitung gezeigt, repräsentiert der Bus 84 eine
gemeinsame Empfangsbusverbindung für sämtliche Port-60-Empfangs-FIFOs
und das Externspeicher-Interface 32 sowie eine gemeinsame
Sendebusverbindung für sämtliche
Port-60-Sende-FIFOs und das Externspeicher-Interface 32.
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Eine
Zustandsspeicher-Steuereinheit 82 speichert den Medienzugriffszustand
jedes Ports 60. Die Einheit 82 ist zur Übermittlung
von Zustandsdaten mit der Medienzugriffs-Steuerlogikeinheit 80 verbunden.
Es besteht ferner eine Datenübertragung zwischen
der Zustandsspeicher-Steuereinheit 82 und dem Sendeempfänger-Interface 22.
Die Zustandsspeicher-Steuereinheit 82 weist einen Takteingang
zum Empfangen eines 80 MHz-Signals auf. Wie nachstehend genauer
beschrieben, bewirkt dieses Taktsignal eine Synchronisier-Zeitgebung
für eine Zeitteil-Medienzugriffssteuer-Funktionalität, die von der
Logikeinheit 80 für
jeden der vierundzwanzig Schaltports 60 durchgeführt wird.
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4 zeigt ein detaillierteres
Blockschaltbild einer bevorzugen Konfiguration der Medienzugriffs-Steuerlogikeinheit 80 und
der Zustandsspeicher-Steuereinheit 82 aus 3. Die Zustandsspeicher-Steuereinheit 82 weist
einen Zustandsspeicher 90, ein Ausgangsregister 92,
ein Eingangsregister 94, einen Zähler 96 und eine Verzögerungsschaltung 98 auf.
Der Zustandsspeicher 90, in dem die Zugriffszustände an jedem
Port 60 gespeichert sind, kann beispielsweise als Direktzugriffsspeicher
(RAM) oder als ein oder mehrere für jeden Port 60 zweckbestimmte
Register ausgebildet sein. Das Ausgangsregister 92 und
das Eingangsregister 94 sind mit dem Zustandsspeicher 90 verbunden,
um Daten von dem Zustandsspeicher zu empfangen bzw. Daten in den Zustandsspeicher
einzugeben. Der Zähler 96,
der einen Eingang von der 80-MHz-Taktquelle
aufweist, gibt ein Datensignal mit einer ausreichenden Anzahl von
Bits aus, um jeden Port 60 eindeutig zu identifizieren.
Bei der in 1 gezeigten
Ausführungsform mit
vierundzwanzig Ports hat das Zähler-Ausgangssignal
vorzugsweise eine Länge
von fünf
Bits. Dieses Signal wird bei jedem empfangenen Taktsignalimpuls inkrementiert.
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Das
Zähler-Ausgangssignal
wird an das Ausgangsregister 92 angelegt, wodurch der Port identifiziert
wird, für
den von dem Zustandsspeicher 90 aus auf die Daten des Zustandsspeichers
zugegriffen wird. Das Zähler-Ausgangssignal
wird ferner an die Verzögerungsschaltung 98 angelegt,
die das Signal über
mehrere Taktstufen hält
und verzögert. Das
Ausgangssignal der Verzögerungsschaltung 98 wird
an das Eingangsregister 94 angelegt, wodurch derjenige
Port identifiziert wird, für
den Daten in dem Zustandsspeicher 90 gespeichert werden.
Somit ist der Zeitraum zwischen dem Wiedergewinnen gespeicherter
Daten für
einen bestimmten Port und dem Schreiben neuer Daten für diesen
Port von der Anzahl von von der Verzögerungsschaltung 98 verzögerten Taktstufen
abhängig.
Das Bestimmen dieser Anzahl wird mit der Anzahl von von der Medienzugriffs-Steuerlogikeinheit 80 benötigten Takt-Pipeline-Stufen koordiniert.
Die Register sowie die Zähler-
und Verzögerungsschaltungen
sind jeweils herkömmliche
bekannte Elemente.
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Das
Verarbeiten der Medienzugriffs-Steuerfunktionen und der Zugriffszustandsanzeige
erfolgt in der kombinatorischen Logikeinheit 100, die mehrere Logikgatter
aufweist. Register 102 sind mit Eingangsdaten für die Logikeinheit
verbunden, die von dem Zustandsausgangsregister 92 und
dem Sendeempfänger-Interface 22 kommen.
Nach dem Verarbeiten der von den Registern 102 kommenden
Daten gibt die Logikeinheit die verarbeiteten Daten an Register 104 aus.
Diese verarbeiteten Daten enthalten zu den FIFOs an den diesen zugeordneten
Ports zu sendende Befehle, zu übermittelnde
Kommunikationsdaten und die Veränderungen,
falls solche vorhanden sind, des Port-Zugriffszustands, wobei letztere
an das Zustandseingangsregister 94 gesendet werden. Der Dateneingang
in die Register 102, die Übermittlung von Daten von den
Registern 102 an die Logikeinheit 100 zu Verarbeitungszwecken,
die Übermittlung
von verarbeiteten Daten von den Registern 104 zu dem Zustandseingangsregister 94 und
das Aktualisieren des Zustandsspeichers 90 erfolgt in sequentiellen getakteten
Pipeline-Stufen.
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5 zeigt ein Wellenformdiagramm
mit Darstellung der gestuften Pipeline-Operation. Bei der bevorzugten Ausführungsform
weist die Verzögerungs schaltung 98 zwei
Verzögerungsstufen
auf. Wellenform (a) repräsentiert
das 80 MHz-Taktsignal. Wellenform (b) repräsentiert das Ausgangssignal
des Zählers 96 bei
jedem Zyklus des Taktsignals mit der Wellenform (a). Dieses Signal
identifiziert einen MAC-Port und wird mit jedem Taktsignal inkrementiert,
wodurch eine sequentielle Operation auf Zeitteilbasis erzeugt wird.
Jeder Taktzyklus definiert somit einen "MAC-Schlitz" entsprechend einem von einem Zähler identifizierten
Port. Zu Erläuterungszwecken
handelt es sich bei dem während
des ersten Taktzyklus von dem Zählerausgang
identifizierten MAC-Schlitz
um Schlitz 16. Wellenformen (c) und (d) repräsentieren
eine MAC-Schlitz-Identifizierung
für zwei
Verzögerungsstufen
während
jedes Taktsignalzyklus. Somit wird der MAC-Schlitz 16 während des zweiten
Taktzyklus von der Wellenform (c) und während des dritten Taktzyklus
von der Wellenform (d) angezeigt.
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Jede
Wellenform (b) bis (c) ist einer von drei Stufen einer Medienzugriffs-Steueraktivität (in der
Figur durch die Bezeichnungen "Einkoppeln", "Einfangen" und "Aktualisieren" angezeigt) zugeordnet
und identifiziert somit den MAC-Port, auf den sich diese Aktivität bezieht.
Die drei Aktivitäten
laufen während jedes
Taktzyklus für
unterschiedliche MAC-Ports jeweils gleichzeitig ab. Die Figur zeigt
die drei Stufen der Operation für
den MAC-Port 16. Die Einkoppel-Stufe für diesen Port erfolgt bei dem
ersten dargestellten Taktzyklus. Während dieses Zyklus identifiziert
der Zähler
den Port 16, für
den von dem Zustandsspeicher 90 aus auf Daten zugegriffen
wird, die in dem Register 92 gehalten werden. Während des
nächsten
Taktzyklus läuft
die Einfang-Stufe für den
MAC-Port 16 ab. Daten aus dem Register 92 und von
dem Sendeempfänger-Interface
werden dann in die Register 80 eingegeben und von der kombinatorischen
Logikeinheit 100 verarbeitet, und die daraus resultierenden
Daten werden in den Registern 104 gehalten. Während dieses
Zyklus hat ferner der Zähler
den nächsten
MAC-Port für
eine Einkoppel-Stufen-Operation identifiziert. Während des nächsten Taktzyklus läuft die
Aktualisierungs-Stufe für
den MAC-Port 16 ab. Zustandsaktualisierungsdaten aus den
Registern 104 werden an das Eingangsregister 94 übermittelt
und in dem Zustandsspeicher 90 gespeichert. Operationsdaten
werden an den entsprechenden FIFO über mittelt. Die Medienzugriffssteuerung
geht für
jeden MAC-Port sequentiell auf diese Weise weiter.
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Die
vorliegende Erfindung bietet somit auf vorteilhafte Weise eine Medienzugriffssteuerung
bei Beibehaltung der Chip-Architektur. Nur die bevorzugte Ausführungsform
der Erfindung und nur einige wenige Beispiele ihrer vielseitigen
Anwendbarkeit sind in der vorliegenden Offenbarung dargestellt und
beschrieben. Es sei darauf hingewiesen, dass die Erfindung in verschiedenen
anderen Kombinationen und Umgebungen verwendet werden kann und innerhalb des
Umfangs des erfindungsgemäßen Konzepts,
wie es hier dargestellt ist, verändert
oder modifiziert werden kann.