JP2001511977A - 共有媒体アクセス制御回路を有する統合マルチポートスイッチ - Google Patents

Abstract

(57)【要約】 複数のスイッチポートに関して同様の媒体アクセス制御（ＭＡＣ）機能を実行するために１つの組合せ論理およびレジスタ配置を設ける、統合マルチポートスイッチ（ＩＭＳ）が提供される。複数のスイッチポートの各々での現在のアクセスステートは単一のステート記憶部場所で維持され、それによって、ストアされたポートＭＡＣ状態のアクセスおよびその更新が簡単になる。単一の共通組合せ論理およびレジスタ配置に従ったステート記憶部へのアクセスは、複数のポートの各々についてのＭＡＣ機能を時分割共有形式で実行することを可能にし、チップリソースおよびアーキテクチャスペースの使用効率を最大にする。

Description

【発明の詳細な説明】 共有媒体アクセス制御回路を有する統合マルチポートスイッチ技術分野 この発明はネットワークスイッチングに関し、より特定的には、データネット ワークスイッチ論理チップにおける共有マルチポート媒体アクセス制御に関する 。背景技術 データネットワークスイッチは、ローカルエリアネットワーク内の複数のメデ ィアステーション間のデータ通信を可能にする。データフレーム、またはパケッ トは、各スイッチポートでネットワークインターフェースカードまたは回路を可 能化するデータネットワークスイッチ媒体アクセス制御（ＭＡＣ）によってステ ーション間で転送される。ＭＡＣは、ポートからネットワークへのデータトラヒ ックの送信とポートにおけるネットワークからのデータトラヒックの受信を管理 し、衝突を回避するためにポートでのデータトラヒックを調停する。ネットワー クスイッチは送信ステーションから受けたデータフレームを、受信データフレー ムのヘッダ情報に基づいて宛先ステーションへ伝達する。各ポートの送信および 受信バッファがＭＡＣに結合される。動作モードによって、一時的にポート受信 バッファに保持される入力パケットは、後からの送信のためにスイッチ外部のメ モリヘ移動されることもあり、またはネットワークへすぐに送信するために適切 なポートの送信バッファに配されてもよい。 パケット送信イベントは、典型的には、各データネットワークスイッチポート に関するネットワーク動作の統計的分析の基礎を提供するために追跡される。た とえば送信パケット、受信パケット、および送信衝突の数などは、定期的に計数 されて集計される。統計カウンタを用いることによって、たとえばパケット損失 などの不適切な装置動作の判定がなされ得る。典型的には、各ＭＡＣユニットは 、それぞれのスイッチポートを通過する各フレームについての少数の送信イベン トパラメータを計数するための、容量が制限された内部カウンタを有する、受信 ステートマシンおよび送信ステートマシンを含み得る。特定のパラメータ専用の フリップフロップが、そのフレーム内の項目が識別されるたびにそれぞれ増分さ れ る。各入力フレームに関しては、これらは受信ＦＩＦＯバッファ内に一時的にス トアされてもいいが、受信ステートマシンのそれぞれのフリップフロップが読出 され、その結果生じるデータがフレームに添付される。出力フレームについても 、同様の処理が行なわれる。こうして、送信ＦＩＦＯバッファに一時的にストア された出力フレームは、受信動作および送信動作に関する添付データを含む。送 信動作データは、フレームが送信ＦＩＦＯバッファから送信されるときに付加さ れる。 データネットワークがよりロバストになりデータトラヒックが増すにつれて、 付加的な動作パラメータが重要になる。より多数のパラメータを追跡するには、 たとえば、より多くのレジスタ、サポートのための論理素子、およびより大きな バッファの容量を提供するなど、ＭＡＣをますます複雑にする必要がある。各Ｍ ＡＣに対するこれらの付加的要素をスイッチ論理チップ上に集積すると、チップ アーキテクチャに負担がかかる。スイッチの発達によりトラヒックフローの容量 も大きくなり、スイッチポートの数が増えるので、チップアーキテクチャを効率 よく用いることはより一層重大な問題となる。発明の開示 この発明は、各ポートに対する特定のＭＡＣ機能が、従来の態様で各ポートに 個別には設けられる必要のない回路によって実行可能であると認識することによ って、上述の要求および欠点に部分的に取組む。この発明の利点は、複数のスイ ッチポートについて同様の機能を実行するために１つの組合せ論理およびレジス タ配置が提供されることである。この利点は、共通回路の機能性がいかなる所与 の時刻においてもそれぞれのポートと正確に対応づけられ得る場合、同様の回路 を各ポートに別個に設けることは、冗長かつ不必要になるという認識に部分的に 基づく。 この発明のさらなる利点は、複数のスイッチポートの各々での現在のアクセス ステートが単一のステート記憶場所で維持され、それによって、格納されたポー トＭＡＣのステートのアクセスおよびその更新が簡単になるという点である。こ の発明のまた別の利点は、単一の共通組合せ論理およびレジスタ配置にしたがっ てステート記憶部へアクセスすることにより、複数のポートの各々に対するＭＡ Ｃ機能の実行が時分割という形で可能化されるという点である。この発明はした がって、先行技術の従来の装置と比べてより効率的なチップリソースおよびアー キテクチャスペースの使用を提供する。 この発明のさらなる利点は、次の詳細な説明から当業者には容易に明らかにな るであろう。詳細な説明にはこの発明の好ましい実施例のみが図示および記述さ れ、これはこの発明を実施するのに企図された最良の様態を表わすために過ぎな い。後にわかるように、この発明は、この発明から全く離れることなく、他の異 なる実施例が可能であり、またそれらの詳細部分は種々の明らかな点においてい くらか修正することもできる。したがって、図面および説明は例示的な性質のも のとしてみなされるべきであり、限定的なものではない。図面の簡単な説明 添付の図面を参照して、同じ参照番号で指定される要素は全図面を通して同様 の要素を示す。 図１は、この発明のパケット交換システム環境のブロック図である。 図２は、図１のパケット交換システムで用いられ得る、この発明に関するマル チポートスイッチのブロック図である。 図３は、この発明に従った媒体アクセス制御を表わすブロック図である。 図４は、この発明の媒体アクセス制御論理ユニット８０およびステートメモリ 制御ユニット８２の好ましい配置の、より詳細なブロック図である。 図５は、この発明に従ったステージに分割されたパイプライン動作を表わす波 形図である。発明を実施するための最良の様態 イーサネット（ＩＥＥＥ ８０２．３）網などのパケット交換ネットワークに おけるスイッチを例に挙げてこの発明を説明する。以下の詳細な説明から、この 発明は他のパケット交換システムにも適用可能であることが明らかとなるであろ う。図１は、この発明の環境を提供するパケット交換システム１０のブロック図 である。パケット交換ネットワークは、ネットワークステーション間でのデータ パケットの通信を可能にする統合マルチポートスイッチ（ＩＭＳ）１２を含む。 ネットワークステーションは種々の構成を有し得る。現在の例では、２４個の毎 秒１０メガビットの速度（Ｍｂ／ｓ）のネットワークステーション１４は１０Ｍ ｂ／ｓのネットワークデータレートでデータの授受を行ない、２つの１００Ｍｂ ／ｓネットワークステーション１６は１００Ｍｂ／ｓのネットワーク速度でデー タパケットの授受を行なう。マルチポートスイッチ１２はネットワークステーシ ョン１４または１６から受けたデータパケットをイーサネットプロトコルに基づ く適切な宛先に選択的に転送する。 １０Ｍｂ／ｓネットワークステーション１４は媒体１８を介して、かつ半二重 イーサネットプロトコルに従って、マルチボートスイッチ１２に対してデータパ ケットの授受を行なう。イーサネットプロトコルＩＳＯ／ＩＥＣ ８８０２−３ （ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ．８０２．３，１９９３Ｅｄ．）は、すべてのス テーション１４が等しくネットワークチャネルにアクセスできるようにする半二 重媒体アクセス機構を規定する。半二重環境のトラヒックは媒体１８と区別され たりまたはそれより優先されることはない。各ステーション１４はむしろ、媒体 上のトラヒックを認識するために搬送波感知多重アクセス／衝突検出（ＣＳＭＡ ／ＣＤ）を用いるイーサネットインタフェースカードを含む。媒体上の受信搬送 波がデアサートされたことを感知することによりネットワークトラヒックの不在 が検出される。送信するデータを有するステーション１４はすべて、パケット間 ギャップ期間（ＩＰＧ）として公知である、媒体上の受信搬送波がデアサートさ れた後、予め定められた時間だけ待機することにより、チャネルにアクセスしよ うとする。複数のステーション１４がネットワーク上に送信するデータを有する 場合、ステーションの各々が、媒体上の受信搬送波の、デアサートが感知された ことに応答してＩＰＧ期間の後に送信を行なおうとするため、衝突が生じる。し たがって、送信ステーションは、別のステーションが同時にデータを送信するこ とにより衝突が生じていないかを判断するために媒体を監視する。衝突が検出さ れれば、両方のステーションが停止し、ランダムな期間だけ待機し、再度送信を 試みる。 １００Ｍｂ／ｓネットワークステーション１６は好ましくは、提案されている フロー制御によるイーサネット規格ＩＥＥＥ ８０２．３ｘ全二重−草案（０． ３）に従う全二重モードで動作する。全二重環境は各１００Ｍｂ／ｓネットワー クステーション１６とマルチポートスイッチ１２との間に双方向ポイントツーポ イント通信リンクを設け、ＩＭＳおよびそれぞれのステーション１６は衝突する ことなくデータパケットの送受信を同時に行なうことができる。１００Ｍ／ｂｓ ネットワークステーション１６の各々は、１００ベース−ＴＸ、１００ベースー Ｔ４または１００ベース−ＦＸタイプの１００Ｍｂ／ｓ物理（ＰＨＹ）装置２６ を介してネットワーク媒体１８に結合される。マルチポートスイッチ１２は、物 理装置２６への接続をもたらす媒体独立インタフェース（ＭＩＩ）２８を含む。 １００Ｍｂ／ｓネットワークステーション１６は他のネットワークへの接続のた めのサーバまたはルータとして実現され得る。同様に、１０Ｍｂ／ｓネットワー クステーション１４はフロー制御による全二重プロトコルに従って動作するよう に修正され得る。 図１に示されるように、ネットワーク１０は、マルチポートスイッチ１２と１ ０Ｍｂ／ｓステーション１４との間で送信されたデータパケットの時分割多重化 および時分割非多重化を行なう、ＱｕＥＳＴとラベル付けされた一連のスイッチ トランシーバ２０を含む。磁気トランスモジュール１９は媒体１８上の信号の波 形を維持する。マルチポートスイッチ１２は、時分割多重化プロトコルを用いて 単一のシリアルノンリターンツーゼロ（ＮＲＺ）インタフェース２４を介して各 スイッチトランシーバ２０に対するデータパケットの送受信を行なうトランシー バインタフェース１８を含む。スイッチトランシーバ２０はシリアルＮＲＺイン タフェース２４からパケットを受信し、受信されたパケットを非多重化し、ネッ トワーク媒体１８を介して適切なエンドステーション１４にそのパケットを出力 する。開示される実施例によると、各スイッチトランシーバ２０は独立した４つ の１０Ｍｂ／ｓツイストペアポートを有し、マルチポートスイッチ１２が必要と するＰＩＮの数が４分の１に減少するようにするシリアルＮＲＺインタフェース を介する４：１多重化を用いる。 マルチポートスイッチ１２は、意思決定エンジン、切換エンジン、バッファメ モリインタフェース、構成／制御／状態レジスタ、管理カウンタ、ならびにネッ トワークステーション１４および１６のためのイーサネットポート間でデータパ ケットの経路制御を行なうためのＭＡＣ（媒体アクセス制御）プロトコルインタ フェースを含む。マルチポートスイッチ１２はまた、インテリジェントな切換決 定を行ない、後に説明するように、外部の管理エンティティに管理情報ベース（ ＭＩＢ）オブジェクトの形式で統計的なネットワーク情報を与えるための優れた 機能を有する。マルチポートスイッチ１２はさらに、マルチポートスイッチ１２ のチップサイズを最小にするためにパケットデータの外部ストアおよびスイッチ 論理を可能にするインタフェースを含む。たとえば、マルチポートスイッチ１２ は、受信したフレームデータ、メモリ構造およびＭＩＢカウンタ情報をストアす るための外部メモリ３４へのアクセスをもたらす同期型ダイナミックＲＡＭ（Ｓ ＤＲＡＭ）インタフェース３２を含む。メモリ３４は２Ｍｂまたは４Ｍｂのメモ リサイズを有する８０、１００または１２０ＭＨｚ同期型ＤＲＡＭであってもよ い。 管理ポート３６は、外部管理エンティティが管理ＭＡＣインタフェース３８に よってマルチポートスイッチ１２の全体的な動作を制御できるようにする。ＰＣ Ｉインタフェース３９は、ＰＣＩホストおよびブリッジ４０を介して管理エンテ ィティがアクセスできるようにする。これに代えて、ＰＣＩホストおよびブリッ ジ４０が複数のＩＭＳデバイスに対する拡張バスとしての役割を果たしてもよい 。 スイッチ１２に含まれる内部意思決定エンジンは、１つのソースから少なくと も１つの宛先ステーションに受信されたデータパケットを選択的に送信する。内 部意思決定エンジンには外部ルールチェッカが代用されてもよい。外部ルールチ ェッカインタフェース（ＥＲＣＩ）４２は、内部意思決定エンジンの代わりにフ レーム転送決定を行なうために外部ルールチェッカ４４が用いられるようにする 。したがって、フレーム転送決定は、内部切換エンジンまたは外部ルールチェッ カ４４のいずれかによって行なわれ得る。 ＬＥＤインタフェース４６は、ポートごとのステータスをクロックに合せて出 力しＬＥＤ外部論理４８を駆動する。ＬＥＤ外部論理４８は人間が読取ることが できるＬＥＤディスプレイエレメント５０を駆動する。発振器３０はマルチポー トスイッチ１２のシステム機能に４０ＭＨｚのクロック入力を与える。 図２は、図１のパケット交換システムにおいて用いられ得る、この発明に関連 するマルチポートスイッチのより詳細なブロック図である。マルチポートスイッ チ１２はそれぞれの１０Ｍｂ／ｓネットワークステーション１４間で半二重のデ ータパケットの送受信を行なうための２４個の１０Ｍｂ／ｓ媒体アクセス制御（ ＭＡＣ）ポート６０（ポート１から２４）と、それぞれの１００Ｍｂ／ｓネット ワークステーション１６間で全二重のデータパケットの送受信を行なうための２ つの１００Ｍ／ｂｐｓ ＭＡＣポート６２（ポート２５および２６）とを含む。 上述のとおり、管理インタフェース３６もまたＭＡＣ層プロトコル（ポート０） に従って動作する。 ＭＡＣポート６０、６２および３６の各々は、データ送信、データ受信、およ びポートでの衝突調停の制御を可能にする、従来の論理およびレジスタアクセス 制御回路を含む。受信先入れ先出し（ＦＩＦＯ）バッファ６４および送信ＦＩＦ Ｏ６６もまた、各ボートに設けられる。外部メモリインタフェース３２は一つの 共有バスによってＭＡＣ受信ＦＩＦＯバッファの各々に接続され、また別の共有 バスによってＭＡＣ送信ＦＩＦＯバッファの各々に接続される。 ネットワークステーションからのデータパケットは対応のＭＡＣポートで受信 され、対応の受信ＦＩＦＯバッファ６４にストアされる。受信されたデータパケ ットは対応の受信ＦＩＦＯバッファ６４から外部メモリインタフェース３２に出 力されて、外部メモリ３４にストアされる。 受信されたパケットのヘッダもまた、内部ルールチェッカ６８および外部ルー ルチェッカインタフェース４２を含む、意思決定エンジンに転送され、いずれの ＭＡＣポートからデータパケットが出力されるかが決定される。パケットヘッダ が、内部ルールチェッカ５８または外部ルールチェッカインタフェース４０のい ずれに送られるかは、マルチポートスイッチ１２の動作の構成による。外部ルー ルチェッカ４４を使用することにより、容量の増加、およびフレームが外部メモ リに完全にバッファされる前にフレーム転送決定を可能にし、かつマルチポート スイッチ１２がフレームを受信する順からは独立した順で決定が行なわれるよう にする、決定キュー内でのランダムな順序付け、といった利点がもたらされる。 内部ルールチェッカ６８および外部ルールチェッカ４４は、所与のデータパケ ットに関する宛先ＭＡＣポートを決定するための意思決定論理を提供する。意思 決定エンジンは、単一ポート、複数ポートまたは全ポート（すなわちブロードキ ャスト）のいずれかに所与のデータパケットを出力し得る。各データパケットに はソースおよび宛先アドレスを有するヘッダが含まれ、意思決定エンジンは宛先 アドレスに基づいて適切な出力ＭＡＣポートを特定できる。宛先アドレスは、意 思決定エンジンが複数のネットワークステーションの出力ポートに対応するもの と特定するバーチャルアドレスに対応してもよい。これに代えて、受信されたデ ータパケットは、（１００Ｍｂ／ｓステーション１６のうちの１つのルータを介 する）別のネットワークまたは所定のグループのステーションを特定するＩＥＥ Ｅ ８０２．１ｄプロトコルに準拠するＶＬＡＮ（バーチャルＬＡＮ）タグ付フ レームを含んでもよい。したがって、内部ルールチェッカ６８または外部ルール チェッカ４４のいずれかがインタフェース４２を介して、バッファメモリ３４に 一時的にストアされたフレームが単一のＭＡＣポートまたは複数のＭＡＣポート に出力されるべきかを決定する。 意思決定エンジンは、データパケットを受信すべき各ＭＡＣポートを特定する ポートベクタの形式で転送決定をスイッチサブシステム７０に出力する。適切な ルールチェッカからのポートベクタは、外部メモリ３４にデータパケットをスト アするアドレス場所と、データパケットを受信して送信するためのＭＡＣポート （たとえばＭＡＣポート０から２６）の識別子とを含む。スイッチサブシステム ７０はポートベクタに特定されたデータパケットを外部メモリインタフェース３ ２を介して外部メモリ３４から取出し、取出されたデータパケットを特定された ポートの適切な送信ＦＩＦＯ６６に与える。 付加的なインタフェースにより、次の要素で例示される管理および制御情報が 与えられる。管理データインタフェース７２は、ＭＩＩ管理仕様（ＩＥＥＥ ８ ０２．３ｕ）に従うスイッチトランシーバ２０および１００Ｍ／ｂｓ物理装置２ ６と制御およびステータス情報をマルチポートスイッチ１２が交換できるように する。管理データインタフェース７２は、双方向管理データＩＯ（ＭＤＩＯ）信 号経路に時間基準を与える管理データクロック（ＭＤＣ）を出力する。ＰＣＩイ ンタフェース３９は、ＰＣＩホストプロセッサ４０によって内部ＩＭＳステータ スおよび構成レジスタ７４にアクセスし、かつ外部メモリＳＤＲＡＭ３４にアク セスするための、３２ビットＰＣＩ改訂２．１に適合したスレーブインタフェー スである。ＰＣＩインタフェース３９は複数のＩＭＳデバイスのための拡張バス としての役割も果たし得る。管理ポート３６は標準７ワイヤ反転シリアルＧＰＳ Ｉインタフェースを介して外部ＭＡＣエンジンにインタフェースされ、標準ＭＡ Ｃ層プロトコルによりホストコントローラがスイッチ１２にアクセスできるよう にする。 図３はこの発明に従った図１のシステムの媒体アクセス制御を表わすブロック 図である。図２に示す配置とは対照的に、単一の媒体アクセス制御論理ユニット ８０が設けられ、２４個の１０Ｍｂ／ｓスイッチポート６０およびＭＩＩ管理制 御ポートに共通して用いられる。ユニット８０は送信接続および受信接続によっ てトランシーバインターフェース２２に結合される。ユニット８０はまた、各ポ ート６０で送信ＦＩＦＯ６４および受信ＦＩＦＯ６６にも接続される。ポートＦ ＩＦＯは簡明のため１対のみが図示されるが、これは当然ながら、すべてのポー ト６０の対応するＦＩＦＯを表わす。ＦＩＦＯ６４およびＦＩＦＯ６６はバス８ ４に接続される。バス８４は１本線で示されるが、これはすべてのポート６０の 受信ＦＩＦＯおよび外部メモリインターフェース３２間の共通受信バス接続と、 すべてのポート６０の送信ＦＩＦＯおよび外部メモリインターフェース３２間の 共通送信バス接続とを表わしている。 ステートメモリ制御ユニット８２はポート６０の各々の媒体アクセスのステー トをストアする。ユニット８２はユニット媒体アクセス制御論理ユニット８０に 接続されてその間でステートデータを転送する。データ通信はまた、ステートメ モリ制御ユニット８２とトランシーバインターフェース２２との間にも存在する 。ステートメモリ制御ユニット８２は８０Ｍｈｚ信号を受信するためのクロック 入力を有する。以下により詳しく説明するように、クロック信号は２４個のスイ ッチポート６０の各々について論理ユニット８０が果たす時分割共有された媒体 アクセス制御の機能性に同期のタイミングを与える。 図４は図３の媒体アクセス制御論理ユニット８０およびステートメモリ制御ユ ニット８２の好ましい構成をより詳細に表わすブロック図である。ステートメモ リ制御ユニット８２は、ステートメモリ９０と、出力レジスタ９２と、入力レジ スタ９４と、カウンタ９６と、遅延回路９８とを含む。ポート６０の各々でのア クセスステートをストアするステートメモリ９０は、たとえば、ランダムアクセ スメモリ（ＲＡＭ）によって、または各ポート６０専用の１つ以上のレジスタに よって、具体化され得る。出力レジスタ９２および入力レジスタ９４はステート メモリ９０にそれぞれ接続されて、ステートメモリに対してデータを受信または 入力する。８０Ｍｈｚクロックソースからの入力を有するカウンタ９６は、ポー ト６０の各々を一意に識別するのに十分なビット数を有するデータ信号を出力す る。図１の２５のポート実施例に関しては、カウンタ出力信号は好ましくは５ビ ットの長さである。この信号の値は受信したクロック信号パルスの各々により増 分される。 カウンタ出力信号は出力レジスタ９２に与えられ、それによってステートメモ リ９０からステートメモリデータにアクセスすべきポートを特定する。カウンタ 出力信号はまた遅延回路９８にも与えられ、これは信号を保持し複数のクロック ステージの間遅延させる。遅延回路９８の出力は入力レジスタ９４に与えられ、 それによってデータをステートメモリ９０内にストアすべきポートを特定する。 したがって、所与のポートにストアされたデータの取出しとそのポートへの新規 なデータの書込との間の時間は、遅延回路９８によって遅延されたクロックステ ージの数に依存する。この数は媒体アクセス制御論理ユニット８０が必要とする クロックパイプラインステージの数に従って定められる。レジスタ、カウンタお よび遅延回路は各々、従来の周知の要素である。 媒体アクセス制御機能およびアクセスステートの表示は、複数の論理ゲートを 含む組合せ論理ユニット１００で処理される。レジスタ１０２は、ステート出力 レジスタ９２およびトランシーバインターフェース２２から得たデータを論理ユ ニットへ入力するように接続される。レジスタ１０２から受信されたデータの処 理後、論理ユニットは処理済データをレジスタ１０４へと出力する。この処理済 データは、関連のポートのＦＩＦＯへ送信されるべき命令と、転送すべき通信デ ータすべてと、もしあればポートアクセスステートの変更とを含み、後者はステ ート入力レジスタ９４へと送信される。レジスタ１０２へのデータの入力、レジ スタ１０２から論理ユニット１００へのデータ送信および処理、レジスタ１０４ からステート入力レジスタ９４への処理済データの転送、およびステートメモリ ９０の更新は、クロック動作するパイプラインステージで連続的に起こる。 図５はステージに分割されたパイプライン動作を表わす波形図である。好まし い実施例では、遅延回路１０４は２つの遅延ステージを含む。波形（ａ）は８０ Ｍｈｚクロック信号を表わす。波形（ｂ）は、波形（ａ）のクロック信号の各サ イクル中のカウンタ９６の出力を表わす。この信号はＭＡＣポートを特定し、各 クロック信号によって増分され、これによって順次的な時分割共有動作を確立す る。各クロックサイクルはしたがってカウンタによって特定されたポートに対応 する「ＭＡＣスロット」を規定する。たとえば、第１のクロックサイクル中にカ ウンタ出力によって特定されたＭＡＣスロットはスロット１６である。波形（ｃ ）および（ｄ）は各クロック信号サイクル中２つの遅延ステージに対するＭＡＣ スロットの特定を表わす。したがって、ＭＡＣスロット１６は第２のクロックサ イクル中は波形（ｃ）で示され、第３のクロックサイクル中は波形（ｄ）で示さ れる。 波形（ｂ）から（ｃ）の各々は媒体アクセス制御のアクティビティの３つのス テージ（図には概略のラベルで「起動」「キャプチャ」および「更新」と示され る）のうち１つに対応し、よってそのアクティビティが関連するＭＡＣポートを 特定する。これらの３つのアクティビティは、各クロックサイクル中にそれぞれ 異なるＭＡＣポートに対して同時に動作する。図面はＭＡＣポート１６に関する 動作の３つのステージを表わす。このポートの起動ステージは先頭に図示された クロックサイクル中に起こる。このサイクルの間、カウンタは、データがステー トメモリ９０からアクセスされ、レジスタ９２に保持されるポート１６を特定す る。次のクロックサイクルの間には、ＭＡＣポート１６のキャプチャステージが 起こる。このとき、レジスタ９２およびトランシーバインターフェースからのデ ータはレジスタ８０へ入力されて組合せ論理ユニット１００によって処理され、 その結果生じるデータはレジスタ１０４に保持される。また、このサイクル中に は、カウンタは起動ステージ動作に関する次のＭＡＣポートも特定しているであ ろう。その次のクロックサイクルの間に、ＭＡＣポート１６の更新ステージが起 こる。レジスタ１０４からのステート更新データは入力レジスタ９４へと転送さ れ、ステートメモリ９０内にストアされる。演算データは適切なＦＩＦＯへと転 送される。媒体アクセス制御はこの態様で各ＭＡＣポートについて連続して行な われる。 この発明は従って、チップアーキテクチャを保存しつつ効率のよい媒体アクセ ス制御を提供するという効果を奏する。この開示には、発明の好ましい実施例の みが図示および記述され、そのさまざまな用例は少ししか示されていない。当然 ながら、この発明は他の種々の組合せおよび環境において使用可能であり、また ここに述べた発明の概念の範囲内での変更または修正が可能である。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年３月８日（１９９９．３．８） 【補正内容】 る。各入力フレームに関しては、これらは受信ＦＩＦＯバッファ内に一時的にス トアされてもいいが、受信ステートマシンのそれぞれのフリップフロップが読出 され、その結果生じるデータがフレームに添付される。出力フレームについても 、同様の処理が行なわれる。こうして、送信ＦＩＦＯバッファに一時的にストア された出力フレームは、受信動作および送信動作に関する添付データを含む。送 信動作データは、フレームが送信ＦＩＦＯバッファから送信されるときに付加さ れる。 データネットワークがよりロバストになりデータトラヒックが増すにつれて、 付加的な動作パラメータが重要になる。より多数のパラメータを追跡するには、 たとえば、より多くのレジスタ、サポートのための論理素子、およびより大きな バッファの容量を提供するなど、ＭＡＣをますます複雑にする必要がある。各Ｍ ＡＣに対するこれらの付加的要素をスイッチ論理チップ上に集積すると、チップ アーキテクチャに負担がかかる。スイッチの発達によりトラヒックフローの容量 も大きくなり、スイッチポートの数が増えるので、チップアーキテクチャを効率 よく用いることはより一層重大な問題となる。 ＥＰ−Ａ−０６０３４４３は、トークンリングローカルエリアネットワークを 相互接続させるためのブリッジを開示する。これは、ポート毎に設けられていた ＭＡＣを集中型プロセッサ内部の集中機能によって置き換えるという「共有ＭＡ Ｃ」の概念を開示する。 ＥＰ−Ａ−０６０３４４４は、ＥＰ−Ａ−０６０３４４３と同様の開示を示し 、これは各々がトークンリング物理セグメントに接続されているＮ個のポートを 有するスイッチに関するものである。発明の開示 この発明は、各ポートに対する特定のＭＡＣ機能が、従来の態様で各ポートに 個別には設けられる必要のない回路によって実行可能であると認識することによ って、上述の要求および欠点に部分的に取組む。この発明の利点は、複数のスイ ッチポートについて同様の機能を実行するために１つの組合せ論理およびレジス タ配置が提供されることである。この利点は、共通回路の機能性がいかなる所与 の時刻においてもそれぞれのポートと正確に対応づけられ得る場合、同様の回路 を各ポートに別個に設けることは、冗長かつ不必要になるという認識に部分的に 基づく。 この発明のさらなる利点は、複数のスイッチポートの各々での現在のアクセス ステートが単一のステート記憶場所で維持され、それによって、格納されたポー トＭＡＣのステートのアクセスおよびその更新が簡単になるという点である。こ の発明のまた別の利点は、単一の共通組合せ論理およびレジスタ配置にしたがっ １００Ｍｂ／ｓネットワークステーション１６は好ましくは、提案されている フロー制御によるイーサネット規格ＩＥＥＥ ８０２．３ｘ全二重−草案（０． ３）に従う全二重モードで動作する。全二重環境は各１００Ｍｂ／ｓネットワー クステーション１６とマルチポートスイッチ１２との間に双方向ポイントツーポ イント通信リンクを設け、ＩＭＳおよびそれぞれのステーション１６は衝突する ことなくデータパケットの送受信を同時に行なうことができる。１００Ｍ／ｂｓ ネットワークステーション１６の各々は、登録商標１００ベース−ＴＸ、１００ ベース−Ｔ４または１００ベース−ＦＸとして公知のタイプの１ーーＭｂ／ｓ物 理（ＰＨＹ）装置２６を介してネットワーク媒体１８に結合される。マルチポー トスイッチ１２は、物理装置２６への接続をもたらす媒体独立インタフェース（ ＭＩＩ）２８を含む。１００Ｍｂ／ｓネットワークステーション１６は他のネッ トワークへの接続のためのサーバまたはルータとして実現され得る。同様に、１ ０Ｍｂ／ｓネットワークステーション１４はフロー制御による全二重プロトコル に従って動作するように修正され得る。 図１に示されるように、パケット交換システム１０は、マルチポートスイッチ １２と１０Ｍｂ／ｓステーション１４との間で送信されたデータパケットの時分 割多重化および時分割非多重化を行なう、ＱｕＥＳＴとラベル付けされた一連の スイッチトランシーバ２０を含む。磁気トランスモジュール１９は媒体１８上の 信号の波形を維持する。マルチポートスイッチ１２は、時分割多重化プロトコル を用いて単一のシリアルノンリターンツーゼロ（ＮＲＺ）インタフェース線２４ を介して各スイッチトランシーバ２０に対するデータパケットの送受信を行なう トランシーバインタフェース１８を含む。スイッチトランシーバ２０はシリアル ＮＲＺインタフェース線２４からパケットを受信し、受信されたパケットを非多 重化し、ネットワーク媒体１８を介して適切なエンドステーション１４にそのパ ケットを出力する。開示される実施例によると、各スイッチトランシーバ２０は 独立した４つの１０Ｍｂ／ｓツイストペアポートを有し、マルチポートスイッチ １２が必要とするＰＩＮの数が４分の１に減少するようにするシリアルＮＲＺイ ンタフェースを介する４：１多重化を用いる。 マルチポートスイッチ１２は、意思決定エンジン、切換エンジン、バッファメ モリインタフェース、構成／制御／状態レジスタ、管理カウンタ、ならびにネッ トワークステーション１４および１６のためのイーサネットポート間でデータパ ケットの経路制御を行なうためのＭＡＣ（媒体アクセス制御）プロトコルインタ フェースを含む。マルチポートスイッチ１２はまた、インテリジェントな切換決 定を行ない、後に説明するように、外部の管理エンティティに管理情報ベース（ ＭＩＢ）オブジェクトの形式で統計的なネットワーク情報を与えるための優れた 機能を有する。マルチポートスイッチ１２はさらに、マルチポートスイッチ１２ のチップサイズを最小にするためにパケットデータの外部ストアおよびスイッチ 論理を可能にするインタフェースを含む。たとえば、マルチポートスイッチ１２ は、受信したフレームデータ、メモリ構造およびＭＩＢカウンタ情報をストアす るための外部メモリ３４へのアクセスをもたらす同期型ダイナミックＲＡＭ（Ｓ ＤＲＡＭ）インタフェース３２を含む。メモリ３４は２Ｍｂまたは４Ｍｂのメモ リサイズを有する８０、１００または１２０ＭＨｚ同期型ＤＲＡＭであってもよ い。 管理ポート３６は、外部管理エンティティが管理ＭＡＣインタフェース３８に よってマルチポートスイッチ１２の全体的な動作を制御できるようにする。ＰＣ Ｉインタフェース３９は、ＰＣＩホストおよびブリッジ４０を介して管理エンテ ィティがアクセスできるようにする。これに代えて、ＰＣＩホストおよびブリッ ジ４０が複数のＩＭＳデバイスに対する拡張バスとしての役割を果たしてもよい 。 スイッチ１２に含まれる内部意思決定エンジンは、１つのソースから少なくと も１つの宛先ステーションに受信されたデータパケットを選択的に送信する。内 部意思決定エンジンには外部ルールチェッカが代用されてもよい。外部ルールチ ェッカインタフェース（ＥＲＣＩ）４２は、内部意思決定エンジンの代わりにフ レーム転送決定を行なうために外部ルールチェッカ４４が用いられるようにする 。したがって、フレーム転送決定は、内部切換エンジンまたは外部ルールチェッ カ４４のいずれかによって行なわれ得る。 ＬＥＤインタフェース４６は、ポートごとのステータスをクロックに合せて出 力しＬＥＤ外部論理４８を駆動する。ＬＥＤ外部論理４８は人間が読取ることが できるＬＥＤディスプレイエレメント５０を駆動する。発振器３０はマルチポー 内部ルールチェッカ６８および外部ルールチェッカ４４は、所与のデータパケ ットに関する宛先ＭＡＣポートを決定するための意思決定論理を提供する。意思 決定エンジンは、単一ポート、複数ポートまたは全ポート（すなわちブロードキ ャスト）のいずれかに所与のデータパケットを出力し得る。各データパケットに はソースおよび宛先アドレスを有するヘッダが含まれ、意思決定エンジンは宛先 アドレスに基づいて適切な出力ＭＡＣポートを特定できる。宛先アドレスは、意 思決定エンジンが複数のネットワークステーションの出力ポートに対応するもの と特定するバーチャルアドレスに対応してもよい。これに代えて、受信されたデ ータパケットは、（１００Ｍｂ／ｓステーション１６のうちの１つのルータを介 する）別のネットワークまたは所定のグループのステーションを特定するＩＥＥ Ｅ ８０２．１ｄプロトコルに準拠するＶＬＡＮ（バーチャルＬＡＮ）タグ付フ レームを含んでもよい。したがって、内部ルールチェッカ６８または外部ルール チェッカ４４のいずれかがインタフェース４２を介して、バッファメモリ３４に 一時的にストアされたフレームが単一のＭＡＣポートまたは複数のＭＡＣポート に出力されるべきかを決定する。 意思決定エンジンは、データパケットを受信すべき各ＭＡＣポートを特定する ポートベクタの形式で転送決定をスイッチサブシステム７０に出力する。適切な ルールチェッカからのポートベクタは、外部メモリ３４にデータパケットをスト アするアドレス場所と、データパケットを受信して送信するためのＭＡＣポート （たとえばＭＡＣポート０から２６）の識別子とを含む。スイッチサブシステム ７０はポートベクタに特定されたデータパケットを外部メモリインタフェース３ ２を介して外部メモリ３４から取出し、取出されたデータパケットを特定された ポートの適切な送信ＦＩＦＯ６６に与える。 付加的なインタフェースにより、次の要素で例示される管理および制御情報が 与えられる。管理データインタフェース７２は、ＭＩＩ管理仕様（ＩＥＥＥ ８ ０２．３ｕ）に従うスイッチトランシーバ２０および１００Ｍ／ｂｓ物理装置２ ６と制御およびステータス情報をマルチポートスイッチ１２が交換できるように する。管理データインタフェース７２は、双方向管理データＩＯ（ＭＤＩＯ）信 号経路に時間基準を与える管理データクロック（ＭＤＣ）を出力する。ＰＣＩイ ンタフェース３９は、ＰＣＩホストプロセッサ４０によって内部ＩＭＳステータ スおよび構成レジスタ７４にアクセスし、かつ外部メモリＳＤＲＡＭ３４にアク セスするための、３２ビットＰＣＩ改訂２．１に適合したスレーブインタフェー スである。ＰＣＩインタフェース３９は複数のＩＭＳデバイスのための拡張バス としての役割も果たし得る。管理ポート３６は標準７ワイヤ反転シリアルＧＰＳ Ｉインタフェースを介して外部ＭＡＣエンジンにインタフェースされ、標準ＭＡ Ｃ層プロトコルによりホストコントローラがスイッチ１２にアクセスできるよう にする。 図３はこの発明に従った図１のシステムの媒体アクセス制御を表わすブロック 図である。図２に示す配置とは対照的に、単一の媒体アクセス制御論理ユニット ８０が設けられ、２４個の１０Ｍｂ／ｓスイッチポート６０およびＭＩＩ管理制 御ポートに共通して用いられる。ユニット８０は送信接続および受信接続によっ てトランシーバインターフェース２２に結合される。ユニット８０はまた、各ポ ート６０で送信ＦＩＦＯ６６および受信ＦＩＦＯ６４にも接続される。ポートＦ ＩＦＯは簡明のため１対のみが図示されるが、これは当然ながら、すべてのポー ト６０の対応するＦＩＦＯを表わす。ＦＩＦＯ６４およびＦＩＦＯ６６はバス８ ４に接続される。バス８４は１本線で示されるが、これはすべてのポート６０の 受信ＦＩＦＯおよび外部メモリインターフェース３２間の共通受信バス接続と、 すべてのポート６０の送信ＦＩＦＯおよび外部メモリインターフェース３２間の 共通送信バス接続とを表わしている。 ステートメモリ制御ユニット８２はポート６０の各々の媒体アクセスのステー トをストアする。ユニット８２はユニット媒体アクセス制御論理ユニット８０に 接続されてその間でステートデータを転送する。データ通信はまた、ステートメ モリ制御ユニット８２とトランシーバインターフェース２２との間にも存在する 。ステートメモリ制御ユニット８２は８０Ｍｈｚ信号を受信するためのクロック 入力を有する。以下により詳しく説明するように、クロック信号は２４個のスイ ッチポート６０の各々について論理ユニット８０が果たす時分割共有された媒体 アクセス制御の機能性に同期のタイミングを与える。 図４は図３の媒体アクセス制御論理ユニット８０およびステートメモリ制御ユ ニット８２の好ましい構成をより詳細に表わすブロック図である。ステートメモ リ制御ユニット８２は、ステートメモリ９０と、出力レジスタ９２と、入力レジ スタ９４と、カウンタ９６と、遅延回路９８とを含む。ポート６０の各々でのア クセスステートをストアするステートメモリ９０は、たとえば、ランダムアクセ スメモリ（ＲＡＭ）によって、または各ポート６０専用の１つ以上のレジスタに よって、具体化され得る。出力レジスタ９２および入力レジスタ９４はステート メモリ９０にそれぞれ接続されて、ステートメモリに対してデータを受信または 入力する。８０Ｍｈｚクロックソースからの入力を有するカウンタ９６は、ポー ト６０の各々を一意に識別するのに十分なビット数を有するデータ信号を出力す る。図１の２５のポート実施例に関しては、カウンタ出力信号は好ましくは５ビ ットの長さである。この信号の値は受信したクロック信号パルスの各々により増 分される。 カウンタ出力信号は出力レジスタ９２に与えられ、それによってステートメモ リ９０からステートメモリデータにアクセスすべきポートを特定する。カウンタ 出力信号はまた遅延回路９８にも与えられ、これは信号を保持し複数のクロック ステージの間遅延させる。遅延回路９８の出力は入力レジスタ９４に与えられ、 それによってデータをステートメモリ９０内にストアすべきポートを特定する。 したがって、所与のポートにストアされたデータの取出しとそのポートへの新規 なデータの書込との間の時間は、遅延回路９８によって遅延されたクロックステ ージの数に依存する。この数は媒体アクセス制御論理ユニット８０が必要とする クロックパイプラインステージの数に従って定められる。レジスタ、カウンタお よび遅延回路は各々、従来の周知の要素である。 媒体アクセス制御機能およびアクセスステートの表示は、複数の論理ゲートを 含む組合せ論理ユニット１００で処理される。レジスタ１０２は、ステート出力 レジスタ９２およびトランシーバインターフェース２２から得たデータを論理ユ ニットへ入力するように接続される。レジスタ１０２から受信されたデータの処 理後、論理ユニットは処理済データをレジスタ１０４へと出力する。この処理済 データは、関連のポートのＦＩＦＯへ送信されるべき命令と、転送すべき通信デ ータすべてと、もしあればポートアクセスステートの変更とを含み、後者はステ ート入力レジスタ９４へと送信される。レジスタ１０２へのデータの入力、レジ スタ１０２から論理ユニット１００へのデータ送信および処理、レジスタ１０４ からステート入力レジスタ９４への処理済データの転送、およびステートメモリ ９０の更新は、クロック動作するパイプラインステージで連続的に起こる。 図５はステージに分割されたパイプライン動作を表わす波形図である。好まし い実施例では、遅延回路９８は２つの遅延ステージを含む。波形（ａ）は８０Ｍ ｈｚクロック信号を表わす。波形（ｂ）は、波形（ａ）のクロック信号の各サイ クル中のカウンタ９６の出力を表わす。この信号はＭＡＣポートを特定し、各ク ロック信号によって増分され、これによって順次的な時分割共有動作を確立する 。各クロックサイクルはしたがってカウンタによって特定されたポートに対応す る「ＭＡＣスロット」を規定する。たとえば、第１のクロックサイクル中にカウ ンタ出力によって特定されたＭＡＣスロットはスロット１６である。波形（ｃ） および（ｄ）は各クロック信号サイクル中２つの遅延ステージに対するＭＡＣス ロットの特定を表わす。したがって、ＭＡＣスロット１６は第２のクロックサイ クル中は波形（ｃ）で示され、第３のクロックサイクル中は波形（ｄ）で示され る。 波形（ｂ）から（ｃ）の各々は媒体アクセス制御のアクティビティの３つのス テージ（図には概略のラベルで「起動」「キャプチャ」および「更新」と示され る）のうち１つに対応し、よってそのアクティビティが関連するＭＡＣポートを 特定する。これらの３つのアクティビティは、各クロックサイクル中にそれぞれ 異なるＭＡＣポートに対して同時に動作する。図面はＭＡＣポート１６に関する 動作の３つのステージを表わす。このポートの起動ステージは先頭に図示された クロックサイクル中に起こる。このサイクルの間、カウンタは、データがステー トメモリ９０からアクセスされ、レジスタ９２に保持されるポート１６を特定す る。次のクロックサイクルの間には、ＭＡＣポート１６のキャプチャステージが 起こる。このとき、レジスタ９２およびトランシーバインターフェースからのデ ータはレジスタ８０へ入力されて組合せ論理ユニット１００によって処理され、 その結果生じるデータはレジスタ１０４に保持される。また、このサイクル中に は、カウンタは起動ステージ動作に関する次のＭＡＣポートも特定しているであ 請求の範囲 １．データネットワークとインターフェースして前記データネットワークに結合 された複数のリモートステーション間のデータ通信を可能にするための統合マル チポートネットワークスイッチ（１２）であって、前記スイッチは、 前記データネットワークにデータを送信し前記データネットワークからデータ フレームの受信を行なうための複数のポート（６０，６２）と、 前記ポートの各々でのデータフレームの流れを制御するための、前記チップの 中央に位置づけられた媒体アクセス制御（ＭＡＣ）回路（８０）とを含む、論理 チップを有し、前記ＭＡＣ回路は前記ポートの各々に時分割共有の形式で共通に 結合され、 前記ＭＡＣ回路（８０）が、媒体アクセス制御機能を実行するための論理回路 手段（１００，１０２，１０４）と、前記複数のポート（６０）の媒体アクセス ステートをストアするためのステートメモリ手段（８２）とを含む、統合マルチ ポートネットワークスイッチ。 ２．前記媒体アクセス制御機能が、データ送信、データ受信、およびデータ衝突 調停を含む、請求項１に記載の統合マルチポートネットワークスイッチ。 ３．それぞれのポートでネットワークから受信されたデータフレームを一時的に 保持するために各ポートに少なくとも１つの入力受信先入れ先出し（ＦＩＦＯ） バッファ（６４）と、それぞれのポートでネットワークに送信すべきデータフレ ームを一時的に保持するために各ポートに少なくとも１つの送信ＦＩＦＯバッフ ァ（６６）とをさらに含み、前記ＦＩＦＯバッファ（６４，６６）の各々が前記 論理回路手段（１００，１０２，１０４）に結合される、請求項１または２に記 載の統合マルチポートネットワークスイッチ。 ４．前記スイッチ（１２）がそれぞれのリモートネットワークステーション（１ ４）に対応する複数のスイッチトランシーバ（２０）を含み、前記チップはさら に、 前記論理回路手段（１００，１０２，１０４）と前記複数のスイッチトランシ ーバ（２０）との間に結合された時分割多重化／非多重化トランシーバインター フェース（２２）を含む、請求項３に記載の統合マルチポートネットワークスイ ッチ。 ５．前記スイッチトランシーバ（２０）のうち少なくとも１つが、複数の前記リ モートステーション（１４）に対するデータ通信を時分割共有するための多重化 ／非多重化手段を含む、請求項４に記載の統合マルチポートネットワークスイッ チ。 ６．前記ステートメモリ手段（８２）が、 前記ポートの各々の現在のステートを表わすデータにそれぞれ割当てられた部 分を有するデータ記憶部（９０）と、 前記データ記憶部（９０）に結合されてそこから前記ポート（６０）の第１に 指定されたもののステートを表わすストアされたデータを受信するための出力レ ジスタ（９２）と、前記出力レジスタ（９２）は前記論理回路手段（１００，１ ０２，１０４）に結合されてそこへデータを出力し、 前記論理回路手段（１００，１０２，１０４）に結合されてそこから前記ポー ト（６０）の第２に指定されたもののステートを表わすデータを受信するための 入力レジスタ（９４）と、前記入力レジスタは前記データ記憶部（９０）に結合 されてそこへデータを入力し、 順次的な、クロック動作されたステージによって前記データ記憶部にアクセス するためのアクセス手段（９６，９８）とを含む、統合マルチポートネットワー クスイッチ。 ７．前記データ記憶部がスイッチポートアドレスによって特定され、前記アクセ ス手段が、 クロック信号に応答し、前記出力レジスタ（９２）に結合されて、対応のデー タ記憶部からデータが取出されるべきポートアドレスをそこに順次的に供給する ためのカウンタ（９６）と、 前記カウンタ（９６）と前記入力レジスタ（９４）との間に接続されて前記カ ウンタ（９６）が供給したポートアドレスをそこへ与えるのを少なくとも１つの クロックステージだけ遅らせるための遅延手段（９８）とを含み、 それによってカウンタが供給したポートアドレスについての更新された媒体ア クセスステートデータが前記論理回路手段（１００，１０２，１０４）から取出 され、対応するデータ記憶部へと与えられる、請求項６に記載の統合マルチポー トネットワークスイッチ。 ８．前記論理回路手段（１００，１０２，１０４）が、前記出力レジスタ（９２ ）からデータを受信するための第１の入力と、前記トランシーバインターフェー スからデータを受信するための第２の入力と有するレジスタ（１０２）を含む、 請求項７に記載の統合マルチポートネットワークスイッチ。 ９．データネットワークに結合された論理チップを有する統合マルチポートネッ トワークスイッチ（１２）の複数のポートでの媒体アクセスを制御して、前記デ ータネットワークに接続された複数のリモートステーション（１４）間のデータ 通信を可能にするための方法であって、 前記論理チップの中央に位置づけられかつ前記ポートのすべてに共通するステ ートメモリ手段から複数のポート（６０，６２）の各々のアクセスステートを順 次読出すステップと、 前記順次読出すステップの各々に続いて、前記ポートに結合されたトランシー バインターフェース（２２）から受信されたデータに応答して対応するポートで データ通信アクセス機能を実行するステップと、 前記実行するステップの各々に続いて、前記共通のステートメモリ手段（８２ ）を更新するステップとを含み、 前記実行するステップが、 前記読出すステップで読出されたデータおよび前記インターフェース（２２） から受信されたデータを論理チップの中央に位置づけられかつ前記ポートのすベ てに共通する論理回路手段（１００，１０２，１０４）で処理するステップと、 前記共通の論理回路手段（１００，１０２，１０４）において、前記ポートに ついて新規ステートデータを生成するステップとを含む、方法。 １０．前記順次読出すステップが、クロック動作したカウンタの出力に応答して 前記ステートメモリ手段（８２）のアドレス指定をするステップを含み、前記更 新するステップが、 前記クロック動作したカウンタの出力を遅延させるステップと、 前記遅延されたクロック動作したカウンタの出力に応答して前記ステートメモ リ手段（８２）のアドレスを指定するステップと、 ステートメモリ手段（８２）の前記アドレス指定するステップにおけるアドレ スに前記新規ステートデータを書込むステップとを含む、請求項９に記載の方法 。 １１．前記実行するステップが、前記ポートの送信バッファ（６６）にストアさ れたデータをデータネットワークへ送信するステップを含む、請求項９または１ ０に記載の方法。 １２．前記実行するステップが、前記ポートの受信バッファ（６４）で前記ネッ トワークからデータを受信するステップを含む、請求項９、１０、または１１に 記載の方法。 １３．前記実行するステップが前記ポートでデータ衝突を調停するステップを含 む、請求項９、１０、１１、または１２に記載の方法。 【図２】【図２】【図３】【図４】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 チョウ，ピーター・カ−ファイ アメリカ合衆国、95131 カリフォルニア 州、サン・ノゼ、マックスウェル・ウェ イ、1416 (72)発明者 ビスワナス，ソムナス アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サウス・フェア・オー クス・アベニュ、655、エイチ・112

Claims (1)

1. 【特許請求の範囲】 １．データネットワークとインターフェースして前記データネットワークに結合 された複数のリモートステーション間のデータ通信を可能にするための統合マル チポートネットワークスイッチであって、前記スイッチは、 前記データネットワークにデータを送信し前記データネットワークからデータ フレームの受信を行なうための複数のポートと、 前記ポートの各々でのデータフレームの流れを制御するための媒体アクセス制 御（ＭＡＣ）回路とを含む、論理チップを有し、前記ＭＡＣ回路は前記ポートの 各々に時分割共有の形式で共通に結合される、統合マルチポートネットワークス イッチ。 ２．前記ＭＡＣ回路が主として前記チップ内に存在する、請求項１に記載の統合 マルチポートネットワークスイッチ。 ３．前記ＭＡＣ回路が、媒体アクセス機能を実行するための論理回路手段と、前 記複数のポートの媒体アクセスステートをストアするためのステートメモリ手段 とを含む、請求項１に記載の統合マルチポートネットワークスイッチ。 ４．前記媒体アクセス機能が、データ送信、データ受信、およびデータ衝突調停 を含む、請求項３に記載の統合マルチポートネットワークスイッチ。 ５．それぞれのポートでネットワークから受信されたデータフレームを一時的に 保持するために各ポートに少なくとも１つの入力受信先入れ先出し（ＦＩＦＯ） バッファと、それぞれのポートでネットワークに送信すべきデータフレームを一 時的に保持するために各ポートに少なくとも１つの送信ＦＩＦＯバッファとをさ らに含み、前記ＦＩＦＯバッファの各々が前記論理回路手段に結合される、請求 項３に記載の統合マルチポートネットワークスイッチ。 ６．前記スイッチがそれぞれのリモートネットワークステーションに対応する複 数のスイッチトランシーバを含み、前記チップはさらに、 前記論理回路手段と前記複数のスイッチトランシーバとの間に結合された時分 割多重化／非多重化トランシーバインターフェースを含む、請求項５に記載の統 合マルチポートネットワークスイッチ。 ７．前記スイッチトランシーバのうち少なくとも１つが、複数の前記リモートス テーションに対するデータ通信を時分割共有するための多重化／非多重化手段を 含む、請求項６に記載の統合マルチポートネットワークスイッチ。 ８．前記ステートメモリ手段が、 前記ポートの各々の現在のステートを表わすデータにそれぞれ割当てられた部 分を有するデータ記憶部と、 前記データ記憶部に結合されてそこから前記ポートの第１に指定されたものの ステートを表わすストアされたデータを受信するための出力レジスタと、前記出 力レジスタは前記論理回路手段に結合されてそこへデータを出力し、 前記論理回路手段に結合されてそこから前記ポートの第２に指定されたものの ステートを表わすデータを受信するための入力レジスタと、前記入力レジスタは 前記データ記憶部に結合されてそこへデータを入力し、 順次的な、クロック動作されたステージによって前記データ記憶部にアクセス するためのアクセス手段とを含む、統合マルチポートネットワークスイッチ。 ９．前記データ記憶部がスイッチポートアドレスによって特定され、前記アクセ ス手段が、 クロック信号に応答し、前記出力レジスタに結合されて、対応のデータ記憶部 からデータが取出されるべきポートアドレスをそこに順次的に供給するためのカ ウンタと、 前記カウンタと前記入力レジスタとの間に接続されて前記カウンタが供給した ポートアドレスをそこへ与えるのを少なくとも１つのクロックステージだけ遅ら せるための遅延手段とを含み、 それによってカウンタが供給したポートアドレスについての更新された媒体ア クセスステートデータが前記論理回路手段から取出され、対応するデータ記憶部 へと与えられる、請求項８に記載の統合マルチポートネットワークスイッチ。 １０．前記論理回路手段が、前記出力レジスタからデータを受信するための第１ の入力と、前記トランシーバインターフェースからデータを受信するための第２ の入力とを含む、請求項９に記載の統合マルチポートネットワークスイッチ。 １１．データネットワークに結合された統合マルチポートネットワークスイッチ の複数のポートでの媒体アクセスを制御して、前記データネットワークに接続さ れた複数のリモートステーション間のデータ通信を可能にするための方法であっ て、 共通のデータ記憶部ステートメモリから各ポートのアクセスステートを順次読 出すステップと、 前記順次読出すステップの各々について、前記ポートに結合されたトランシー バインターフェースから受信されたデータに応答して対応するポートでデータ通 信アクセス機能を実行するステップと、 前記実行するステップの各々について、前記共通のデータ記憶部ステートメモ リを更新するステップとを含む、方法。 １２．前記実行するステップが、前記読出すステップで読出されたデータおよび 前記インターフェースから受信されたデータを前記ポートのすべてに共通する論 理回路で処理するステップと、 前記共通の論理回路において、前記ボートについて新規なステートデータを生 成するステップとを含む、請求項１１に記載の方法。 １３．前記順次読出すステップが、クロック動作したカウンタの出力に応答して 前記共通のデータ記憶部ステートメモリのアドレス指定をするステップを含み、 前記更新するステップが、 前記クロック動作したカウンタの出力を遅延させるステップと、 前記遅延されたクロック動作したカウンタの出力に応答して前記共通のデータ 記憶部ステートメモリにアドレスするステップと、 メモリの前記アドレス指定するステップにおけるアドレスに前記新規ステート データを書込むステップとを含む、請求項１２に記載の方法。 １４．前記実行するステップが、前記ポートの転送バッファにストアされたデー タをデータネットワークへ転送するステップを含む、請求項１２に記載の方法。 １５．前記実行するステップが、前記ポートの受信バッファで前記ネットワーク からデータを受信するステップを含む、請求項１２に記載の方法。 １６．前記実行するステップが前記ポートでデータ衝突を調停するステップを含 む、請求項１２に記載の方法。