JPH10233797A - 統計読出しアクセスを備えたネットワーク・スイッチ - Google Patents

統計読出しアクセスを備えたネットワーク・スイッチ

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JPH10233797A
JPH10233797A JP9360697A JP36069797A JPH10233797A JP H10233797 A JPH10233797 A JP H10233797A JP 9360697 A JP9360697 A JP 9360697A JP 36069797 A JP36069797 A JP 36069797A JP H10233797 A JPH10233797 A JP H10233797A
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Abstract

(57)【要約】 【課題】 スイッチにネットワーク・データの流れを生
じることなく、プロセッサを多数の待機状態に強制する
ことなく、統計情報を更に効率的に集めるネットワーク
・スイッチを提供する。 【解決手段】 各々がイーサネットの統計情報とコンフ
ィギュレーション情報の如き統計情報を記憶する少なく
とも１つの統計レジスタを含み、データを送受する複数
のネットワーク・ポートを含むネットワーク・スイッチ
１０２。スイッチは、メモリとメモリに格納するため統
計要求信号を検出し統計情報を検索する検索ロジックと
統計情報が記憶された後に統計応答信号をアサートする
応答ロジックとを更に含むスイッチ・マネージャをも含
む。情報がスイッチ・マネージャにより集められる間に
他のタスクを自由に完了でき、これによりプロセッサと
ネットワーク・スイッチの効率を増大する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ネットワーキング
装置に関し、特にプロセッサによる要求に応答して統計
情報を集めて、情報を検索するためメモリにいつでもア
クセスできるプロセッサに統計数字が得られることを通
知するためのスイッチ・マネージャを含むネットワーク
・スイッチに関する。
【０００２】
【従来の技術】ファイルおよび資源を共有するため、あ
るいは２つ以上のコンピュータ間の通信を他の方法で可
能にするための多くの異なる形式のネットワークおよび
ネットワーク・システムが存在する。ネットワークは、
メッセージ容量、ノードが分散される距離範囲、ノード
またはコンピュータの形式、ノードの関係、トポロジま
たは論理的および（または）物理的レイアウト、ケーブ
ル・タイプおよびデータ・パケット・フォーマットに基
くアーキテクチャまたは構造、アクセスの確率など、色
々な特徴および機能に基いて分類される。例えば、ネッ
トワークの距離範囲は、建物のオフィス内またはフロア
内のローカル・エリア・ネットワーク（ＬＡＮ）、大学
のキャンパスに跨がる広域ネットワーク（ＷＡＮ）、あ
るいは国境に跨がる都市または州の大域ネットワーク
（ＧＡＮ）などのノードが分散される距離を指す。
【０００３】ネットワークの構造は、一般に、使用され
るケーブル施設またはメディアおよびメディア・アクセ
ス、ならびにメディアに跨がって送信されるデータのパ
ケット構造を意味する。毎秒１０メガビット（Ｍｂｐ
ｓ）（例えば、１０Ｂａｓｅ−Ｔ、１０Ｂａｓｅ−Ｆ）
で動作する同軸ケーブル、ツイストペア・ケーブルある
いは光ファイバ・ケーブルを用いる「イーサネット」、
あるいは１００Ｍｂｐｓ（例えば、１００Ｂａｓｅ−
Ｔ、１００Ｂａｓｅ−ＦＸ）で動作する高速イーサネッ
トを含む種々の構造が知られる。ＡＲＣｎｅｔ（接続資
源コンピュータ・ネットワーク）は、２．５Ｍｂｐｓで
動作する同軸ケーブル、ツイストペア・ケーブル、ある
いは光ファイバ・ケーブルを用いる比較的安価なネット
ワーク構造である。トークンリング・トポロジは、１〜
１６Ｍｂｐｓで動作する特殊ＩＢＭケーブルまたは光フ
ァイバ・ケーブルを使用する。無論、他の多くの形式の
ネットワークが公知であり利用可能である。
【０００４】各ネットワークは一般に、ノード間でデー
タを中継し、送信し、リピートし、変換し、濾波するな
どのために、選択されたメディアおよび種々の他のネッ
トワーク装置を介して一緒に接続されるノードまたは局
としばしば呼ばれる２つ以上のコンピュータを含む。用
語「ネットワーク装置」とは、一般に、コンピュータと
そのネットワーク・インターフェース・カード（ＮＩ
Ｃ）、ならびに幾つかを挙げると、リピータ、ブリッ
ジ、スイッチ、ルータ（ｒｏｕｔｅｒ）、ブルータ（ｂ
ｒｏｕｔｅｒ）、などの他の種々のネットワーク上の装
置を指す。所与の通信プロトコルに従って動作するネッ
トワークは、１つ以上のリピータ、ブリッジあるいはス
イッチを用いることにより拡張される。リピータは、物
理的な層で機能して受取った各パケットを１つおきのポ
ートへ再転送するハードウエア装置である。ブリッジ
は、ＯＳＩ基準モデルのデータ・リンク層で動作し、各
ネットワーク・セグメントにおける不要なパケット伝搬
量を低減するためパケットを濾波することによって効率
を向上させる。
【０００５】
【発明が解決しようとする課題】ネットワーク・スイッ
チは、ネットワーク間のネットワーク・トラフィックを
指向させるため幾つかの同様なネットワークを接続する
ための複数のポートを含む多重ポート・ブリッジと機能
において類似し、更には該ブリッジより効率が良い。ネ
ットワーク・スイッチは、通常、イーサネット・パケッ
トなどの、ネットワーク・データを一時的に記憶するた
めのバスおよびメモリに跨がってポートに接続されたス
イッチング・マトリックスを含む。当該スイッチはま
た、ネットワーク・ポートを介するデータの流れと関連
する統計数字、コンフィギュレーションおよび状況情報
を監視するなどの管理機能を実施するためのプロセッサ
を含む。例えば、統計数字情報は、取扱われあるいは捨
てられたイーサネット・パケットの数を含む。この情報
はまた、「ラント（ｒｕｎｔｓ）」、「オーバーラ
ン」、「ジャッバ（ｊａｂｂｅｒｓ）」、遅延衝突、Ｆ
ＣＳエラー、などの数を含む。コンフィギュレーション
・データは、ポート、スイッチ・マトリックス、メモリ
装置などと関連する状態パラメータおよびセットアップ
・パラメータを含む。
【０００６】プロセッサは、通常、ポートとスイッチ・
マトリックス間の主要データ経路を介してネットワーク
・ポートに接続される。このように、プロセッサは、統
計数字またはコンフィギュレーション・データを要求す
る時、データ・バスに著しいオーバーヘッドを追加し
た。このようなオーバーヘッド通信量は、ネットワーク
通信量を取扱うため利用可能なバス帯域幅を低減した
が、これがスイッチの主要機能である。情報は、ポート
自体により集められた後、要求時にプロセッサへ与えら
れた。しかし、ネットワーク・ポートは通常ネットワー
ク・データの取扱いで一杯であり、その結果プロセッサ
は、情報を最終的に受取る前に非常な期間待機すること
強制された。この結果、プロセッサと主要データ・バス
の非効率な使用をもたらした。スイッチを介するネット
ワーク・データの流れを実質的に生じることなく、かつ
プロセッサを大きな待機状態数に強制することなく、更
に効率的な方法で統計的情報を集めるためのネットワー
ク・スイッチを提供することが望ましい。
【０００７】
【課題を解決するための手段】本発明によるネットワー
ク・スイッチは、データを受取り伝送するための複数の
ポートを含み、各ポートは統計情報を記憶するための少
なくとも１つの統計レジスタを含んでいる。情報は、イ
ーサネットの統計情報とコンフィギュレーション情報で
あることが望ましい。ネットワーク・スイッチはまたス
イッチ・マネージャも含み、このネットワーク・スイッ
チは更に、メモリと、統計要求信号を検出しこれに応じ
てメモリに記憶するため統計情報を検索する検索ロジッ
クと、統計情報がメモリに記憶された後に統計応答を表
明する応答ロジックとを含んでいる。当該スイッチはま
た、バスを介してスイッチ・マネージャに接続されたプ
ロセッサを含み、ここでプロセッサが、統計要求信号を
表明した後、統計応答信号のアサートを検出する。応答
信号の検出と同時に、プロセッサは、メモリからの統計
情報を検索する。このように、プロセッサは、統計レジ
スタに対する直接的接続から外され、情報がスイッチ・
マネージャにより集められている間は他のタスクを自由
に完了し、これによりプロセッサとネットワーク・スイ
ッチの効率を増大する。ネットワーク・スイッチは、ス
イッチ・ポートに接続された複数のネットワークを含む
ネットワーク・システムにおける通信を容易にするため
に有効であり、この場合各ネットワークは１つ以上のネ
ットワーク装置を含んでいる。
【０００８】スイッチ・マネージャは、統計要求レジス
タを含むことが望ましく、このレジスタは更にセットさ
れる時統計要求信号を提供するための統計要求ビットを
含み、ここでプロセッサは統計要求ビットをセットする
ように統計要求レジスタへ書込む。統計数字要求信号の
表明を行うための１つの方法は統計要求レジスタへの書
込みを検出することで、このレジスタは検索する特定の
統計情報を指定するための１つ以上のプログラム可能な
パラメータを含む。例えば、統計要求レジスタは、プロ
グラム可能ポート番号とレジスタ番号と読出すレジスタ
数のカウントとを含む。検索ロジックは、ポートの全て
のレジスタ、レジスタ番号により指定される１つレジス
タあるいはレジスタ番号により識別されるレジスタで始
まるカウントに等しい数のレジスタからからの統計情報
を検索する。このように、プロセッサは、要求を開始し
検索する特定の情報を指定するように、統計要求レジス
タに対していったん書込む。統計要求レジスタは、スイ
ッチ・マネージャのメモリ内にあることが望ましい。
【０００９】いったん情報がスイッチ・マネージャに記
憶されると、プロセッサに通知する幾つかの方法があ
る。スイッチ・マネージャは、統計照会要求が完了した
かどうかを表わす実行可能ビットを含む少なくとも１つ
の状態レジスタを含むことが望ましい。例えば、割込み
レジスタは、セットされるとプロセッサ・バスに跨がっ
てプロセッサへの割込みを生じる統計実行可能ビットを
含む。プロセッサは、割込みを受信し、これに応じて割
込みレジスタを読出して割込みソースを決定する。ある
いはまた、ポーリング・レジスタは、プロセッサがポー
リング・レジスタを周期的にポーリングして統計実行可
能ビットの状態を決定する統計実行可能ビットを含む。
いったんセットされると、プロセッサは、スイッチ・マ
ネージャ・メモリから統計情報を検索する。この場合
も、状態レジスタは別個であるかあるいはスイッチ・マ
ネージャ・メモリの一部である。
【００１０】望ましい実施形態においては、各ポート
は、ネットワーク・インターフェースと、スイッチ・マ
ネージャが統計情報を検索することを可能にするプロセ
ッサ・ポート・インターフェースと、ネットワーク・ト
ラフィックに対するデータ・バス・インターフェースと
を含む。このため、スイッチ・マネージャは、各ポート
に対する２つの別個のバス接続を含み、その結果統計読
出しがネットワーク・データ・パケットの流れを干渉す
ることがない。また、本発明での使用に他の形式のプロ
トコルおよびアーキテクチャが考えられるが、ポートの
各々は、１０Ｂａｓｅ−Ｔまたは１００Ｂａｓｅ−Ｔな
どのようなイーサネット・アーキテクチャに従って規定
されることが望ましい。
【００１１】プロセッサは、スイッチ・マネージャ・メ
モリに対するプロセッサ・バスにおけるサイクルを実行
することにより、スイッチ・マネージャからの統計情報
を検索する。バス・サイクルは規則的なプロセッサ・サ
イクルでよいが、大量のデータを所与の時間量で取得す
るためにはバースト・サイクルであることが望ましい。
【００１２】
【発明の実施の形態】添付図面に関して望ましい実施の
形態の以降の詳細な記述を考察すれば、本発明を更によ
く理解ができよう。図１を参照すると、本発明に従って
構成されたネットワーク・スイッチ１０２を含むネット
ワーク・システム１００の簡略図が示されている。ネッ
トワーク・スイッチ１０２は、それぞれが適当なメディ
ア・セグメント１０８を介して“Ａ”ネットワーク１０
６の１つと結合およびこれと交信する１つまたは複数の
“Ａ”ポートを含む。各メディア・セグメント１０８
は、よった対のワイヤ・ケーブル、光ファイバ・ケーブ
ルその他のような、ネットワーク・デバイスを接続する
ための任意のタイプの媒体である。ポート１０４は、ネ
ットワーク・スイッチ１０２とネットワーク１０６の各
々との間における双方向通信またはデータ・フローを可
能ならしめる。このような双方向データ・フローは、例
えば半二重モードあるいは全二重モードのような、いく
つかのモードのいずれか１つのモードに従う。図１に示
すように、“ｊ”＋１までのネットワーク１０６が存在
し、それぞれにＡネットワーク（Ａ−ＮＥＴＷＯＲＫ）
０、Ａネットワーク１、・・・、Ａネットワークｊとい
う名称が付与されており、各ネットワーク１０６は、そ
れぞれＡポート（Ａ−ＰＯＲＴ）０、Ａポート１、・・
・、Ａポートｊという名称が付与されているｊ＋１個の
ポート１０４のうち対応する１つを介してネットワーク
・スイッチ１０２に結合する。ネットワーク・スイッチ
１０２は、対応する数までのネットワーク１０６に結合
すべく任意の数のポート１０４を含むことができる。本
明細書で説明する実施例において、ｊは２４までのネッ
トワーク１０６との結合のための全部で２４のポートに
対するために２３に等しい整数である。本明細書におい
ては、これらのポートを一括してポート１０４と呼ぶ
か、あるいは個別にポート（ＰＯＲＴ）０、ポート１、
ポート２、・・・、ポート２３と呼称する。
【００１３】同様に、ネットワーク・スイッチ１０２は
さらに、それぞれが適当なメディア・セグメント１１４
を介して“Ｂ”ネットワーク１１２に結合およびこれと
インタフェースする１つまたは複数の“Ｂ”ポート１１
０を含む。また、各メディア・セグメント１１４は、よ
った対のワイヤ・ケーブル、光ファイバ・ケーブルその
他のような、ネットワーク・デバイスを接続するための
任意のタイプの媒体である。ポート１１０もまた双方向
型であり、ネットワーク・スイッチ１０２とネットワー
ク１１２との間におけるデータ・フローを、ポート１０
４に関する上述の説明と同様に可能ならしめる。本明細
書で説明する実施例において、それぞれにＢネットワー
ク（Ｂ−ＮＥＴＷＯＲＫ）０、Ｂネットワーク１、・・
・、Ｂネットワークｋという名称が付与されている
“ｋ”＋１までのネットワーク１１２との結合に備えて
“ｋ”＋１の数のポート１１０が存在し、個別にＢポー
ト（Ｂ−ＰＯＲＴ）０、Ｂポート１、・・・、Ｂポート
ｋと呼称する。ネットワーク・スイッチ１０２は、対応
する数までのネットワーク１１２に結合すべく任意の数
のポート１１０を含むことができる。本明細書に示す特
定的な実施例において、Ｋは４つまでのネットワーク１
１２との結合のための全部で４個のポート１１０のため
に、３に等しい整数である。“Ａ”タイプのポートおよ
びネットワークは、“Ｂ”タイプのポートおよびネット
ワークと異なるネットワーク・プロトコルおよび／また
は速度で動作する。本明細書に示す特定的な実施例にお
いて、ポート１０４およびネットワーク１０６はイーサ
ネット（Ethernet）プロトコルに従い１０メガビット／
秒（Ｍｂｐｓ）で動作し、一方、ポート１１０およびネ
ットワーク１１２はイーサネットのプロトコルに従って
１００Ｍｂｐｓで動作する。本明細書では、Ｂポート
０、Ｂポート１、・・・、Ｂポート３を総称してポート
１１０とし、個別にはそれぞれポート２４、ポート２
５、・・・、ポート２７と呼称する。
【００１４】ネットワーク１０６および１１２は、デー
タの入力あるいは出力のために１つまたは複数のデータ
・デバイスもしくはデータ端末装置（ＤＴＥ）、あるい
は１つまたは複数のデータ・デバイスを接続するために
任意のタイプのネットワーク・デバイスを含む。このよ
うに、Ａネットワーク０やＢネットワーク・１などのよ
うないずれのネットワークも、それぞれ１つまたは複数
のコンピュータ、ネットワーク・インタフェース・カー
ド（ＮＩＣ）、ワークステーション、ファイル・サー
バ、モデム、プリンタ、あるいはリピータ、スイッチ、
ルータ、ハブ、集信装置といったネットワーク内でのデ
ータの受信や送信のための他のデバイスを含むことがで
きる。例えば図１に示すように、いくつかのコンピュー
タ・システムあるいはワークステーション１２０、１２
２および１２４は、Ａネットワークｊの対応するセグメ
ント１０８に結合されている。コンピュータ・システム
１２０、１２２および１２４は相互に、あるいはネット
ワーク・スイッチ１０２を介して他のネットワークの他
のデバイスと通信することができる。そこで各ネットワ
ーク１０６および１１２は１つまたは複数のセグメント
を介して結合された１つまたは複数のデータ・デバイス
を表し、ネットワーク・スイッチ１０２がネットワーク
１０６および１１２のいずれかの中の何れか２つまたは
それ以上のデータ・デバイスの間でデータの転送を行
う。
【００１５】ネットワーク・スイッチ１０２は、ポート
１０４および１１０の各々に結合されたデータ・デバイ
スから情報を受け取り、その情報を他のポート１０４お
よび１１０のいずれかのものまたは複数のものへルーテ
ィングする（送る）動作を一般的に行う。ネットワーク
・スイッチ１０２はまた、同じネットワーク内のデータ
・デバイスに対してのみと意図された、１つのネットワ
ーク１０６または１１２内の１つのデータ・デバイスか
ら受信した情報をドロップ（落とす）するか、さもなく
ば無視することによって情報のフィルタリングを行う。
データあるいは情報はパケットの形になっているが、各
データ・パケットの形はそのネットワークがサポートし
ているプロトコルによって異なる。パケットは予め定義
されたバイトのブロックであり、通常ヘッダ、データ、
およびトレーラから成り、特定のパケットの形式はその
パケットを生成したプロトコルによって決まる。ヘッダ
は、一般に、宛て先のデータ・デバイスを識別する宛先
アドレス、およびパケットの発信元であるデータ・デバ
イスを識別するソース・アドレスを含み、普通これらの
アドレスは業界内での一意性を保証するメディア・アク
セス・コントロール（ＭＡＣ）アドレスである。１つの
宛て先デバイスに対して意図されたパケットを、ここで
はユニキャスト（unicast）・パケットという。さら
に、ヘッダはグループ（ＧＲＯＵＰ）ビットを含み、こ
のビットは、そのパケットが複数の受信先デバイスに向
けられたマルチキャスト（multicast）又はブロードキ
ャスト（ＢＣ）・パケットであるかを表示する。もしグ
ループ・ビットがロジック１（１）にセットされていれ
ば、それはマルチキャスト・パケットであると考慮さ
れ、もし宛先アドレスのビットがすべてロジック１
（１）にセットされていれば、そのパケットはＢＣパケ
ットである。しかし、本発明の目的上、マルチキャスト
およびＢＣパケットを同等に扱い、以降はＢＣパケット
と呼称する。
【００１６】図２を参照すると、ネットワーク・スイッ
チ１０２のさらに詳細なブロック図が示されている。示
した実施例において、ネットワーク・スイッチ１０２
は、６つの類似のカッド・コントローラあるいはカッド
・カスケード（ＱＣ）・デバイス２０２を含み、それぞ
れが４つのポート１０４を組み込んでいる。ＱＣデバイ
ス２０２は、単一の特定用途向けＩＣ（ＡＳＩＣ）パッ
ケージへ統合して、あるいは示されているような個別の
集積回路（ＩＣ）チップとして、任意の所望の形で実施
することができる。示した実施例において、各ポート１
０４は半二重方式により１０Ｍｂｐｓで動作し、合計ス
ループットが全二重で１ポートあたり２０Ｍｂｐｓとな
る。その結果、６つのＱＣデバイス２０２がすべて全二
重方式で動作すれば合計で４８０Ｍｂｐｓとなる。各Ｑ
Ｃデバイス２０２は、好適には、ＱＣ／ＣＰＵバス２０
４に結合したプロセッサ・インタフェース、および高速
バス（ＨＳＢ）２０６に結合したバス・インタフェース
を含む。ＨＳＢ２０６は、データ部２０６ａおよび各種
の制御及び状態信号２０６ｂを含む。ＨＳＢ２０６は、
毎秒１ギガビット以上のデータを転送する３２ビット、
３３メガヘルツ（ＭＨｚ）のバスである。
【００１７】ＨＳＢ２０６およびＱＣ／ＣＰＵバス２０
４はさらに、イーサネット・パケット・スイッチ・マネ
ジャ（ＥＰＳＭ）２１０に結合される。ＥＰＳＭ２１０
の実施について、本発明はなんら特定の物理的または論
理的制約を課していないが、示されている実施例ではＡ
ＳＩＣとして実施される。ＥＰＳＭ２１０はさらに、デ
ータおよびアドレス部２１４ａと制御信号２１４ｂを含
む３２ビットのメモリ・バス２１４を介してメモリ２１
２に結合される。メモリ２１２は、好適には、特定の用
途で必要に応じて任意に増設が可能ではあるが、４から
１６メガバイト（ＭＢ）のダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）を含んでいる。ＥＰＳＭ２
１０は、動作が約６０ナノ秒（ｎｓ）の高速ページ・モ
ード（ＦＰＭ）のシングル・インライン・メモリ・モジ
ュール（ＳＩＭＭ）、拡張データ出力（ＥＤＯ）モード
のＤＲＡＭ ＳＩＭＭ、あるいは同期モードのＤＲＡＭ
ＳＩＭＭを含む、メモリ２１２の実施のための少なくと
も３つの異なったタイプのＤＲＡＭのうちのいずれか１
つをサポートする。同期ＤＲＡＭは、一般に、６６ＭＨ
ｚデータ速度又は１秒あたり２６６ＭＢのバースト・デ
ータ速度を達成するために、６６ＭＨｚのクロックを必
要とする。ＥＤＯ ＤＲＡＭは、３３又は６６ＭＨｚの
いずれかのクロックで動作できるが、いずれのクロック
速度においても３３ＭＨｚ、または１秒あたり１３３Ｍ
Ｂの最大データ・バースト・データ速度を達成する。Ｆ
ＰＭ ＤＲＡＭもまた３３又は６６ＭＨｚのクロックで
動作が可能であるが、３３ＭＨｚクロックで１６ＭＨｚ
又は１秒あたり６４ＭＢの最大バースト速度を達成し、
６６ＭＨｚクロックで２２ＭＨｚ又は１秒あたり８８Ｍ
Ｂのバースト速度を達成する。
【００１８】メモリ・バス２１４は、メモリ・データ・
バスＭＤ［３１：０］、データ・パリティ信号ＭＤ＿Ｐ
ＡＲ［３：０］、行および列（カラム）アドレス信号Ｍ
Ａ［１１：０］、ライト（書き込み）・イネーブル信号
ＭＷＥ＊、ＦＰＭ ＤＲＡＭ及びＥＤＯ ＤＲＡＭの行
信号又は同期ＤＲＡＭのチップ選択のいずれかであるバ
ンク選択信号ＲＡＳ［３：０］＊／ＳＤ＿ＣＳ＊［３：
０］、ＦＰＭ及びＥＤＯの列信号または同期ＤＲＡＭの
ＤＱＭであるメモリ・バイト制御信号ＣＡＳ［３：０］
＊／ＳＤ＿ＤＱＭ［３：０］、同期ＤＲＡＭのみへの行
信号ＳＤ＿ＲＡＳ＊、同期ＤＲＡＭのみへの列信号ＳＤ
＿ＣＡＳ＊、シリアル入力ＳＩＭＭ／ＤＩＭＭ存在検知
信号ＰＤ＿ＳＥＲＩＡＬ＿ＩＮ、およびパラレル入力Ｓ
ＩＭＭ／ＤＩＭＭ存在検知信号ＰＤ＿ＬＯＡＤ＊を含
む。
【００１９】ＨＳＢ２０６は、サンダー（Thunder）Ｌ
ＡＮ（ＴＬＡＮ）ポート・インタフェース（ＴＰＩ）２
２０に結合され、これがさらにデータ及びアドレス信号
２２２ａおよび関連の制御及び状態信号２２２ｂを含む
周辺コンポーネント相互接続（ＰＣＩ）バス２２２に結
合される。ＰＣＩバス２２２は４つのＴＬＡＮ２２６に
結合され、これは任意の様式で実施される。ＴＬＡＮ２
２６は、それぞれがポート１１０の１つを組み込んでい
る、テキサス・インストルメンツ社（Texas Instrument
s, Inc.）（ＴＩ）製のＴＮＥＴＥ１００ Ｔｈｕｎｄ
ｅｒＬＡＮTM（サンダーＬＡＮ、登録商標） ＰＣＩ
ＥｔｈｅｒｎｅｔTM（イーサネット、登録商標）コント
ローラが好適である。ＥＰＳＭ２１０に対して、ＴＰＩ
２２０は４つのポートをインタフェースするために、別
のＱＣデバイス２０２と同様にＨＳＢ上で動作する。従
って、ＥＰＳＭ２１０には実際上７つのカッド・ポート
・デバイスが「見える」。ＰＣＩバス２２２に関して
は、ＴＰＩ２２０が、標準ＰＣＩバスのエミュレーショ
ンを、通常ＰＣＩのメモリ・デバイスとインタフェース
するＴＬＡＮ２２６の適切な動作に必要な程度まで、行
う。従って、ＰＣＩバス２２２は完全にＰＣＩに従順で
ある必要がない。ＰＣＩバス２２２は、ＣＰＵ２３０を
ローカルのＲＡＭ２３４、ローカルのフラッシュＲＡＭ
２３６および必要であればシリアル・ポート・インタフ
ェース２３８に結合するためのローカル・プロセッサ・
バス２３２に結合されているプロセッサ又は中央処理装
置（ＣＰＵ）２３０に結合される。シリアル・ポート・
インタフェース２３８は、ＵＡＲＴまたは同等のものが
望ましい。示した実施例においては、ＣＰＵはインテル
社（Intel）製の３２ビット、３３ＭＨｚのｉ９６０Ｒ
Ｐ ＣＰＵであるが、ＣＰＵ２３０は他の適切なプロセ
ッサでも構わない。
【００２０】ＣＰＵ２３０は、通常ネットワーク・スイ
ッチ１０２のパワーアップでＴＰＩ２２０およびＥＰＳ
Ｍ２１０の初期設定とコンフィギュレーションの処理を
行う。また、ＣＰＵ２３０は統計情報の監視及び収集を
行い、さらに動作時にはネットワーク・スイッチ１０２
の各種デバイスの機能を管理及び制御する。さらにまた
ＣＰＵ２３０は、メモリ２１２内のハッシュ・テーブル
・データをＥＰＳＭ２１０を通じて更新する。しかし、
ＥＰＳＭ２１０は、メモリ２１２へのアクセスを制御
し、ＤＲＡＭのリフレッシュ・サイクルを実行し、それ
によってＣＰＵ２３０によるリフレッシュ動作が不要と
なる。このように設計されていなければ、ＣＰＵ２３０
は各リフレッシュ・サイクルの実行におよそ６〜８バス
・サイクルを要することになり、これは貴重なプロセッ
サ・リソースを消費することとなる。ＣＰＵ２３０はま
た、様々な目的のための付加的なネットワーク・ポート
として機能し、従って本明細書ではポート（ＰＯＲＴ）
２８として言及する場合がある。このように、ポート１
０４、１１０、およびＣＰＵ２３０は、それぞれポート
ポート０〜ポート２８を集合的に含むものである。
【００２１】ＣＰＵ２３０はさらに、アドレス及びデー
タ部２１８ａおよび関連の制御及び状態信号２１８ｂを
含むＣＰＵバス２１８を介してＥＰＳＭ２１０に結合さ
れる。アドレス及びデータ部２１８ａは、アドレスとデ
ータ信号間で多重化されていることが望ましい。特定的
には、ＣＰＵバス２１８は、アドレス／データ・バスＣ
ＰＵ＿ＡＤ［３１：０］、ＣＰＵ２３０からのアドレス
・ストローブＣＰＵ＿ＡＤＳ＊、データ・バイト・イネ
ーブルＣＰＵ＿ＢＥ［３：０］、リード／ライト選択信
号ＣＰＵ＿ＷＲ＊、バースト最終データ・ストローブＣ
ＰＵ＿ＢＬＡＳＴ＊、データ・レディ信号ＣＰＵ＿ＲＤ
Ｙ＊、および少なくとも１つのＣＰＵ割り込み信号ＣＰ
Ｕ＿ＩＮＴ＊を含む。本開示において、データまたはア
ドレス信号の他の通常の信号名は正のロジックを表し、
その信号はハイ又はロジック１のときアサートされると
みなされ、後尾にアステリスク（＊）が付加された信号
名は負のロジックを示し、その信号はロー又はロジック
０のときにアサートされるとみなされる。各信号の機能
的な定義は一般に直接的であって、普通はその信号名で
判断され得る。
【００２２】図３は、４つのポート１０４の実施のため
の例示的なＱＣデバイス２０２のブロック図であり、こ
のデバイスは２４ポート、ポート０〜ポート２３を実施
するために６つ複製される。特定のデバイスを１つ挙げ
れば、ＬＳＩロジック社（LSI Logic Corporation）
（ＬＳＩ）製のＬ６４３８１カッド・カスケード・イー
サネット（Quad Cascade Ethernet）・コントローラ・
デバイスがある。これよりグレードの高いデバイスとし
て、やはりＬＳＩ製のＱＥ１１０カッド・カスケード・
イーサネット・コントローラ・デバイスがあり、これは
本明細書で説明しているような付加的機能および能力を
備えている。しかし留意すべきは、本発明はポート１０
４の実施をなんら特定のデバイスに限定しているもので
はない。示した実施例において、各ＱＣデバイス２０２
はポート１０４のそれぞれに対してイーサネット・コア
３００を含み、イーサネット・コア３００は完全な同期
型であって、メディア・アクセス・コントローラ、マン
チェスタ・エンコーダ／デコーダ、およびよった対／Ａ
ＵＩ（接続機構インタフェース（Attachment Unit Inte
rface））トランシーバを含む。各イーサネット・コア
３００は、対応するセグメント１０８上の結合されてい
るネットワーク１０６との双方向データ通信を可能と
し、それぞれが対応する１２８ビット受信ＦＩＦＯ（先
入れ先だし（First-In, First-Out））３０２および１
２８ビット送信ＦＩＦＯ３０４と結合している。各イー
サネット・コア３００は、さらに統計カウンタ３０６の
ブロックと結合しており、統計カウンタ３０６の各ブロ
ックは、オンチップ・メインテナンス用に２５のカウン
タを含む。統計カウンタ３０６の各ブロック内のカウン
タは、シンプル・ネットワーク・マネジメント・プロト
コル（Simple Network Management Protocol）（ＳＮＭ
Ｐ）の要件に見合うのが望ましい。ＦＩＦＯ３０２およ
び３０４の各々は、さらに、各ＱＣデバイス２０２とＥ
ＰＳＭ２１０の間での双方向データ・フローを可能とす
るためにＨＳＢ２０６に結合しているバス・インタフェ
ース・ロジック３０８に結合される。各ＱＣデバイス２
０２は、ソース・アドレス挿入、フレーム・チェック・
シーケンス（ＦＣＳ）挿入、衝突時の即時再送信、バス
転送サイズ、および送信バッファ・スレッショルド・サ
イズといったコンフィギュレーションをプログラミング
可能（プログラマブル）とするために、コンフィギュレ
ーション及びコントロール（制御）・ロジック３１０を
含む。
【００２３】コンフィギュレーション及びコントロール
・ロジック３１０と、統計カウンタ３０６の各ブロック
と、ＦＩＦＯ３０２、３０４はＱＣ／ＣＰＵバス２０４
に結合される。ＥＰＳＭ２１０は、ＣＰＵバス２１８と
ＱＣ／ＣＰＵバス２０４との間に別のインタフェースを
提供する。このようにして、ＣＰＵ２３０は、各ＱＣデ
バイス２０２の各々、従ってポート１０４の各々に対
し、そのアクティビティを初期設定、構成（コンフィギ
ュレーション）、監視（モニタ）、および修正すべく完
全なアクセスを得る。ＱＥ１１０カッド・カスケード・
イーサネット・コントローラ・デバイスは、もし背圧
（バックプレッシャ（backpressure））指示の受信が間
に合うならば、受信されていたパケットを終了するため
のジャミング・シーケンス（jamming sequence）をアサ
ートするために背圧指示を検知するために、コンフィギ
ュレーション及びコントロール・ロジック３１０間に付
加的な接続３２０を含む。背圧指示はＨＳＢ２０６上で
実行される背圧サイクルが望ましいが、背圧指示を示す
ために別の信号又はそれと同様のものを用いるなど、い
くつかの方法の任意のものを用いることができる。
【００２４】ここで、ジャミング・シーケンスは「早
い」又は適時だと考えられるポートで受信中のデータ・
パケットの最初の６４バイトの間に送信すべきであると
いう点に留意されたい。最初の１６バイト（４つのＤＷ
ＯＲＤ）は、後述するハッシュ・ルックアップ手順がＥ
ＰＳＭ２１０によって実行される前に要求される。最初
の１６バイトがおよそ１３マイクロ秒（μｓ）で転送さ
れるように、各データ・ビットはイーサネット１０Ｂａ
ｓｅ−Ｔを約１００ｎｓの速度で転送される。６４バイ
トがおよそ５１μｓの間に受信され、それによって、ネ
ットワーク・スイッチ１０２は、受信された最初の１６
バイトを転送し、ハッシュ手順を行い、背圧サイクルを
実行し、最終的にジャミング・シーケンスをアサートす
るために、約３８μｓ有する。ハッシュ・ルックアップ
は完了するのに約１〜２μｓ要するので、ほとんど常
に、適時（タイムリー）にジャミング・シーケンスを送
信するために十分な時間がある。しかし、ジャミング・
シーケンスをタイムリーにアサートできるという保証は
ない。そのため、スレッショルド違反条件に起因してパ
ケットを落とす（ドロップする）可能性がある。もし背
圧サイクル遅れて実行されると、そのポートは背圧サイ
クルを拒否し、ネットワーク・スイッチ１０２はそのパ
ケットを受け取れなければそのパケットをドロップす
る。スレッショルド条件が早期の指示であり、従ってメ
モリがパケットを格納するために使用可能であり得るた
め、ネットワーク・スイッチ１０２はそのパケットを受
け取れる。
【００２５】もし背圧サイクルがタイムリーに実行さ
れ、もしポートが半二重モードで動作していれば、コン
フィギュレーション及びコントロール・ロジック３１０
は示されたポート１０４のイーサネット・コア３００の
１つへ衝突コマンドを応答的にアサートする。衝突コマ
ンドを受け取るイーサネット・コア３００は、ジャミン
グ・シーケンスをアサートし、そのポート１０４が受信
しているパケットを終了させる。もし背圧サイクルが６
４バイト・ウインドウ内に実行されるならば、ポート
は、ＨＳＢ２０６上でアボート信号ＡＢＯＲＴ＿ＯＵＴ
＊をアサートすることによって、そのポートに背圧サイ
クルが実行される旨をＥＰＳＭ２１０に示す。もし背圧
サイクルが６４バイト・ウインドウの外側であり、従っ
て時間内にアサートされなければ、ＡＢＯＲＴ＿ＯＵＴ
＊信号はアサートされず、ＥＰＳＭ２１０はそのパケッ
トをドロップする。背圧アサートの試行が失敗すれば、
ほとんどの場合ＥＰＳＭ２１０はそのパケットをドロッ
プする。最高の能率を達成するためにはドロップされる
パケットはできるだけ少ない方がよいが、ドロップされ
たパケットは最終的に送信側のデータ・デバイスにおけ
る高いネットワーク・レベルで検知され、従ってネット
ワーク・システム１００の全体的な動作には致命的なも
のとならない。送信側のデバイスはパケットのドロップ
を検知し、そのドロップされたパケットを含む１つ又は
それ以上の数のパケットを再送信する。
【００２６】バス・インタフェース・ロジック３０８
は、後に詳述するように、ＨＳＢ２０６上で同時のリー
ド及びライト・サイクルを実現するために、リード・ラ
ッチ３２４およびライト・ラッチ３２６を含んでいるこ
とが望ましい。これらのラッチは、第１のクロック（Ｃ
ＬＫ＿１）信号の特定のサイクルでＨＳＢ２０６上にア
サートされたＰＯＲＴ＿ＮＯ［１：０］信号をラッチす
る。ＣＬＫ＿１信号は、ＨＳＢ２０６にとっての主クロ
ックであり、示した実施例においては通常およそ３０〜
３３ＭＨｚで動作する。ＣＬＫ＿１信号は主クロックで
あるので、以降本明細書では単にＣＬＫ信号と呼称す
る。第２のクロック信号ＣＬＫ＿２もメモリ２１２との
インタフェースに使用され、ＣＬＫ信号の周波数の２倍
（２Ｘ）又は約６０〜６６ＭＨｚで動作する。
【００２７】図４は、図３に示す特定のカッド・カスケ
ード・デバイス２０２の信号の図解である。これらの信
号は、ＱＣバス２０４と関連のプロセッサ・インタフェ
ース信号、４つのポート１０４に関連のネットワーク・
インタフェース信号、状態信号、クロック及びテスト信
号、ＨＳＢバス２０６に関連のバス・インタフェース信
号、およびその他種々の信号を含む、いくつかの機能お
よびバスのセクションに分けられる。
【００２８】ＱＣバス２０４に関しては、ＥＰＳＭ２１
０は、データ信号ＰＤＡＴＡ［１５：０］を通じて、Ｑ
Ｃデバイス２０２のレジスタおよびカウンタ３０６、３
１０とデータの読み書きを行う。ＲＥＡＤ＊信号は書き
込み動作に対してはハイにアサートされ、読み出し動作
に対してはローにアサートされる。ＱＣデバイス２０２
内の特定のレジスタは、ＡＤＲＳ［５：０］信号にアサ
ートされたアドレスによって決定される。アドレス・ス
トローブ信号ＡＤＲＳ＿ＳＴＲＯＢＥ＊がいくつかのチ
ップ選択信号ＣＨＩＰ＿ＳＥＬＥＣＴｍ＊の対応する１
つとともにアサートされると、ＱＣデバイス２０２はＡ
ＤＲＳ信号をラッチする。信号名に付けられた小文字の
“ｍ”は、一般に１つの特定のタイプに属する複数の信
号を意味する。例えば、６つの別々のＣＨＩＰ＿ＳＥＬ
ＥＣＴ［５：０］＊信号があり、その場合それぞれの信
号は６つのＱＣデバイス２０２のそれぞれ１つに別個に
アクセスするためのものである。信号ＰＲＥＡＤＹ＊
は、要求されたデータがラッチされるＣＬＫ信号の立ち
上がり後のライト・サイクル中に、ＣＬＫ信号の１サイ
クルに対してＱＣデバイス２０２によってローにアサー
トされる。リード・サイクルについては、ＱＣデバイス
２０２が、データをＰＤＡＴＡバス上に置いた後の１Ｃ
ＬＫサイクルに対してＰＲＥＡＤＹ＊をローにアサート
する。
【００２９】図５は、ＱＣデバイス２０２のプロセッサ
・リード・サイクルを図解する例示的なタイミング図で
あり、図６は、プロセッサ・ライト・サイクルを図解す
る例示的なタイミング図である。図７は、ＱＣデバイス
２０２のプロセッサ・バースト・リード・アクセス・サ
イクルを図解する例示的なタイミング図である。これら
のタイミング図はいずれもあくまで例示であって、特定
のタイミングや特定の信号特性などを示すものではな
く、一般的な相関性を図解するものである。
【００３０】図４に戻り、これを参照する。ネットワー
ク・インタフェース信号は、負および正の衝突スレッシ
ョルド信号、衝突参照信号、信号中のシリアル・デー
タ、負および正のマンチェスタ符号化データ信号、正お
よび負のデータ・スレッショルド信号、データ・スレッ
ショルド参照信号、正および負のプリエンファシス（Pr
e-emphasis）信号、および各ＱＣデバイス２０２の
［３：０］で表される４ポートの各々に対するよった対
／ＡＵＩモード選択信号を含む。各ＱＣデバイスはＣＬ
Ｋ信号を受信し、ポート１０４が使用する８０、２０お
よび１０ＭＨｚの内部クロック信号を生成するための２
０ＭＨｚのクロック信号を受信するＣＬＯＣＫ＿２０Ｍ
ＨＺ入力を有する。各イーサネット・コア３００は、対
応するセグメント１０８で発生する衝突を検知し、イー
サネットのＣＳＭＡ／ＣＤ（キャリア検知多重アクセス
／衝突検出（Carrier Sense Multiple Access/Collisio
n Detect））法に従ってジャミング・シーケンスを送信
する。
【００３１】ＨＳＢ２０６に関連するバス・インタフェ
ース信号については、ＱＣデバイス２０２がＡＢＯＲＴ
＿ＯＵＴ＊信号をアサートして１つのパケット全体をア
ボートする。ＥＰＳＭ２１０は、アボート信号ＡＢＯＲ
Ｔ＿ＩＮ＊をアサートして現在のバス・サイクルをアボ
ートする。１つの実施例においては、ＱＣデバイス２０
２は、ＥＰＳＭ２１０がＨＳＢ２０６上で背圧サイクル
を実行することによって受信しているパケットをアボー
トできるように考案されたＱＥ１１０デバイスである。
この特定のタイプの背圧機能は、１つのポートで受信中
の１つのパケットの拒否を可能とする「パケット毎（パ
ケット・バイ・パケット）」あるいは動的な「ポートご
と」の背圧である。Ｌ６４３８１デバイスは、本明細書
で後に詳述する自動挿入フレーム・チェック・シーケン
ス信号（ＡＩ＿ＦＣＳ＿ＩＮ＊）を含む。ＱＥ１１０デ
バイスはＡＩ＿ＦＣＳ＿ＩＮ＊信号を信号ＦＢＰＮ＊と
置換する。この信号はＡＩ＿ＦＣＳ＿ＩＮ＊信号と同じ
機能を遂行するために使用されるが、背圧サイクルおよ
びエンハンスト・パケット・フラッシュ（enhancedpack
et flush）を示すためにも用いられる。本明細書で説明
しているように、動的背圧を実施するために使用できる
代替方法が多数存在することは言うまでもない。特に、
ＥＰＳＭ２１０は、背圧要求サイクルを実行するために
リード・サイクル中にＦＢＰＮ＊信号をアサートする。
もしＡＢＯＲＴ＿ＯＵＴ＊信号がリード・サイクルのデ
ータ・フェーズの間に対応するＱＣデバイス２０２によ
ってアサートされると、その背圧「要求」はそのＱＣデ
バイス２０２に認められたことになり、これがジャミン
グ・シーケンスをアサートしてそのパケットをアボート
する。もしＡＢＯＲＴ＿ＯＵＴ＊信号がアサートされな
いと、ＥＰＳＭ２１０はそのパケットをドロップする。
【００３２】ＥＰＳＭ２１０は、ＱＣデバイス２０２お
よびＴＰＩ２２０のすべてに対して状態ストローブ信号
ＳＴＲＯＢＥ＊をアサートし、その各々は、ＳＴＲＯＢ
Ｅ＊信号がＣＬＫ信号の立ち上がりでアサートされてサ
ンプリングされるときに、信号ＰＫＴ＿ＡＶＡＩＬｍ＊
およびＢＵＦ＿ＡＶＡＩＬｍ＊上で多重化された様式で
その４つのポート１０４又は１１０（ＴＰＩ２２０の場
合）の状態で応答する。或る動作に対しては別のポート
として働く、各ＱＣデバイス２０２に対する別個の信
号、ＴＰＩ２２０に対して１組及びＣＰＵ２３０に対し
て類似の組、がある。特にＰＫＴ＿ＡＶＡＩＬｍ＊およ
びＢＵＦ＿ＡＶＡＩＬｍ＊信号は、ＱＣデバイス２０２
用に信号ＰＫＴ＿ＡＶＡＩＬ［５：０］＊およびＢＵＦ
＿ＡＶＡＩＬ［５：０］＊と、ＴＰＩ２２０用にそれぞ
れＰＫＴ＿ＡＶＡＩＬ［６］＊およびＢＵＦ＿ＡＶＡＩ
Ｌ［６］＊とも呼ばれる信号ＴＰＩ＿ＰＫＴ＿ＡＶＡＩ
Ｌ＊およびＴＰＩ＿ＢＵＦ＿ＡＶＡＩＬ＊と、ＣＰＵ２
３０に対応するＰＫＴ＿ＡＶＡＩＬ［７］＊およびＢＵ
Ｆ＿ＡＶＡＩＬ［７］＊ともそれぞれ呼ばれる信号ＰＣ
Ｂ＿ＰＫＴ＿ＡＶＡＩＬ＊およびＰＣＢ＿ＢＵＦ＿ＡＶ
ＡＩＬ＊との、１つの信号タイプについて全部で８つの
信号を含む。
【００３３】このように、ＨＳＢ２０６は最初ＱＣデバ
イス２０２が４つのポート、ポート０〜ポート３にアク
セスするための信号ＰＫＴ＿ＡＶＡＩＬ［０］＊および
ＢＵＦ＿ＡＶＡＩＬ［０］＊を含み、ＨＳＢ２０６は次
のＱＣデバイス２０２が次の４つのポート、ポート４〜
ポート７にアクセスするための信号ＰＫＴ＿ＡＶＡＩＬ
［１］＊およびＢＵＦ＿ＡＶＡＩＬ［１］＊を含み、と
以下同様で、ＴＰＩ２２０はポート、ポート２４〜ポー
ト２７にアクセスするための信号ＰＫＴ＿ＡＶＡＩＬ
［６］＊およびＢＵＦ＿ＡＶＡＩＬ［６］＊を含み、Ｅ
ＰＳＭ２１０はＣＰＵ２３０に対する内部信号ＰＫＴ＿
ＡＶＡＩＬ［７］＊およびＢＵＦ＿ＡＶＡＩＬ［７］＊
を含む。ＣＬＫ信号のそれぞれのサイクルで分離される
４つのポートに対応する各信号に、最高４ビットが多重
化される。
【００３４】ＳＴＲＯＢＥ＊信号に応答して、バス・イ
ンタフェース・ロジック３０８は、それぞれのポートに
対する対応する各送信ＦＩＦＯ３０４にデータを格納す
るスペースが十分あるかどうかを表示するＢＵＦ＿ＡＶ
ＡＩＬ［５：０］＊信号のそれぞれのものに４つの状態
ビットを多重化するためのポート状態ロジック３０３を
含む。ポート状態ロジック３０３は、図示されている４
つのポートのすべてに対して集中化するか、又はポート
間に分散するかの何れかである。空きスペースの判定
は、ＣＰＵ２３０によって１６、３２あるいは６４バイ
トにコンフィギュレーションされるのが望ましい、バス
転送フィールド・サイズ（ＴＢＵＳ）を格納するバス・
インタフェース・ロジック３０８内のコンフィギュレー
ション・レジスタに従う。同様に、ＳＴＲＯＢＥ＊信号
に応答して、ＴＰＩ２２０は、後述するその内部の送信
ＦＩＦＯのそれぞれに、ポート２４〜ポート２７の各々
に対するＴＬＡＮ２２６の対応するものに対するデータ
を格納するスペースが十分あるかどうかを示すために、
ＢＵＦ＿ＡＶＡＩＬ［６］＊信号に４つの状態ビットを
多重化するための、ＨＳＢ２０６に結合している類似し
たポート状態ロジック８２０（図３１）を含む。ＣＰＵ
２３０あるいはポート２８については、ＥＰＳＭ２１０
内のＰＣＢ４０６（図１１）が、ＥＰＳＭ２１０の内部
の内部ＰＣＢ送信ＦＩＦＯにＣＰＵ２３０に対するデー
タを格納するための使用可能なスペースがあるかどうか
を表示するためにＢＵＦ＿ＡＶＡＩＬ［７］＊信号に１
つの状態ビットをアサートする。
【００３５】同様に、ＳＴＲＯＢＥ＊信号に応答して、
各ＱＣデバイス２０２内のバス・インタフェース・ロジ
ック３０８のポート状態ロジック３０３は、それぞれの
ポートに対するその受信ＦＩＦＯ３０２の各々に、ＨＳ
Ｂ２０６上におけるバス転送のための受信したデータを
送信するために十分なデータがあるかどうかをＴＢＵＳ
の値によって表示するＰＫＴ＿ＡＶＡＩＬ［５：０］＊
信号のそれぞれのものに４つの状態ビットを多重化す
る。同様に、ＴＰＩ２２０は、その内部の受信ＦＩＦＯ
がＨＳＢ２０６上における転送のためにそれぞれのポー
ト２３〜ポート２７から十分なデータを受信したかどう
かを表示するＰＫＴ＿ＡＶＡＩＬ［６］＊信号に４つの
状態ビットを多重化する。ＣＰＵ２３０については、Ｅ
ＰＳＭ２１０内のＰＣＢ４０６が、ＥＰＳＭ２１０の内
部ＰＣＢ受信ＦＩＦＯがＨＳＢ２０６バス転送のために
ＣＰＵ２３０から十分なデータを受信したかどうかを表
示するＰＫＴ＿ＡＶＡＩＬ［７］＊信号に１つの状態ビ
ットをアサートする。
【００３６】図８は、ＱＣデバイス２０２およびＴＰＩ
２２０のバッファ状態問い合わせを図解する例示的なタ
イミング図であり、ＥＰＳＭ２１０によるＳＴＲＯＢＥ
＊信号のアサートと各ＱＣデバイス２０２の応答、ＴＰ
Ｉ２２０のアサートするそれぞれのＰＫＴ＿ＡＶＡＩＬ
ｍ＊およびＢＵＦ＿ＡＶＡＩＬｍ＊信号をを含む。図８
におけるポート０、ポート１、ポート２、およびポート
３は、特定のＱＣデバイス２０２の４つのそれぞれのポ
ートあるいはＴＰＩ２２０である。ＰＣＢ４０６は、そ
のポートが４つのフェーズすべてでアクティブになって
いることを除けば、その応答は同様である。ＳＴＲＯＢ
Ｅ＊信号はレベル・トリガされ、従ってＣＬＫ信号の最
初の立ち上がりでローにサンプリングされる。ここで、
図８のタイミング図はあくまでも例示であって、特定の
タイミングや特定の信号特性などではなく、一般的な相
関性を図解するものであることに留意されたい。例え
ば、ＳＴＲＯＢＥ＊信号は周期的であり、示した実施例
の動作においては典型的には１ＣＬＫサイクルを超える
間ローにアサートされる。
【００３７】図４に戻り、これを参照する。信号ＰＯＲ
Ｔ＿ＢＵＳＹ＊は、それぞれのポートが半二重モードで
送信中であるか受信中であるか、あるいはそのポートが
いつ全二重モードで送信しているかを表示するために使
用される。リード・データ信号ＲＥＡＤ＿ＯＵＴ＿ＰＫ
Ｔ［５：０］＊はＥＰＳＭ２１０にアサートされて、そ
れぞれのＱＣデバイス２０２に対し、それぞれの受信Ｆ
ＩＦＯ３０２からのデータをデータ信号ＤＡＴＡ［３
１：０］上に置くことを通知する。同様にして、ライト
・データ信号ＷＲＩＴＥ＿ＩＮ＿ＰＫＴ［５：０］＊は
ＥＰＳＭ２１０にアサートされて、それぞれのＱＣデバ
イス２０２に対し、データ信号ＤＡＴＡ［３１：０］か
らそれぞれの送信ＦＩＦＯ３０４にデータを取り出すこ
とを通知する。さらに、類似の信号ＰＣＢ＿ＲＤ＿ＯＵ
Ｔ＿ＰＫＴ＊、ＰＣＢ＿ＷＲ＿ＩＮ＿ＰＫＴ＊、および
ＴＰＩ＿ＲＥＡＤ＿ＯＵＴ＿ＰＫＴ＊、ＴＰＩ＿ＷＲＩ
ＴＥ＿ＩＮ＿ＰＫＴ＊がそれぞれＴＰＩ２２０およびＣ
ＰＵ２３０用に含まれる。すべてのリードおよびライト
信号は、集合的にそれぞれＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ
＊およびＷＲＩＴＥ＿ＩＮ＿ＰＫＴｍ＊信号と呼称す
る。ＰＯＲＴ＿ＮＯ［１：０］ビットは、どの特定のポ
ート１０４がＨＳＢ２０６上で実行されるサイクルに対
してアドレスされているかを表示する。
【００３８】信号ＳＯＰ＊は、パケットの先頭又はヘッ
ダがＨＳＢ２０６上に転送されたときにパケットの開始
（Start Of Packet）を示す。ＡＩ＿ＦＣＳ＿ＩＮ＊信
号は、一般にＳＯＰ＊およびＷＲＩＴＥ＿ＩＮ＿ＰＫＴ
ｍ＊信号の１つとともに外部のデバイスにアサートさ
れ、これにより、（ＱＣデバイス２０２の１つの実施に
対して）Ｌ６４３８１デバイスが自動的にパケット内の
データからＣＲＣ（巡回冗長検査（Cyclic Redundancy
Check））値を計算し、そのＣＲＣをパケットのＦＣＳ
フィールドに挿入するようにする。ＱＥ１１０デバイス
は付加的な機能のために、前述したように、ＡＩ＿ＦＣ
Ｓ＿ＩＮ＊信号をＦＢＰＮ＊信号と置換する。ＥＯＰ＊
信号は、ＨＳＢ２０６上でデータ・パケットの最後のデ
ータ転送が転送されたときにパケットの終了（End Of P
acket）を表示する。ＢＹＴＥ＿ＶＡＬＩＤ［３：０］
＊信号は、ＤＡＴＡ（データ）信号上の現在のワードに
おいてどのバイトが有効であるかを表示する。通常１つ
のデータ・パケットはＨＳＢ２０６上での１回での転送
には大き過ぎ、従って各バス・サイクルではＴＢＵＳ値
に等しいか又はこれより少ない量のデータが転送される
ことに留意されたい。
【００３９】各ＱＣデバイス２０２が４つのポートのそ
れぞれを１０Ｂａｓｅ−Ｔイーサネット・ポートとして
動作させる点が理解できる。また、ＥＰＳＭ２１０がＱ
Ｃバス２０４を介してＱＣデバイス２０２のすべてのレ
ジスタに読み書きのアクセスができるということが理解
できる。さらに、ＥＰＳＭ２１０はＨＳＢ２０６を介し
て受信ＦＩＦＯ３０２のすべてからデータを読み取り、
送信ＦＩＦＯ３０４のすべてにデータを書き込む。
【００４０】図９は、ＨＳＢ２０６上での同時リード及
びライト・サイクルを図解する例示的なタイミング図で
ある。このタイミング図の一番上にサイクルのタイプを
示しており、２つの同時リード及びライト・サイクルが
順次実行される。ＣＬＫ、ＣＬＫ＿２、ＳＴＲＯＢＥ
＊、ＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊、ＷＲＩＴＥ＿ＩＮ
＿ＰＫＴｍ＊、ＰＯＲＴ＿ＮＯ［１：０］、ＤＡＴＡ
［３１：０］、およびＡＢＯＲＴ＿ＯＵＴ＊信号をこの
タイミング図のＹ軸（すなわち縦軸）に書いて示し、そ
れに対して時間をＸ軸（すなわち横軸）に書いている。
同時リード及びライト・サイクルには２種類があって、
それらは特定の構成に依存して実行される。最初の一般
的なタイプの同時サイクルについて、ＱＣデバイス２０
２がラッチ３２４および３２６を含むＱＥ１１０デバイ
スで実施される場合は、なんら追加的な策を要せず同時
リード及びライト・サイクルが実行される。これに代わ
って、もしＱＣデバイス２０２がＬ６４３８１デバイス
で実施される場合、外部のラッチおよび選択ロジック
（示さず）が追加され、ＰＯＲＴ＿ＮＯ信号がＨＳＢ２
０６上でアサートされたとき、これをラッチする。２番
目の特殊なタイプの同時リード及びライト・サイクル
は、何も補強せずＬ６４３８１デバイスで実行される。
ただし、それはＰＯＲＴ＿ＮＯ信号が同じであるときの
み且つＱＣデバイス２０２が異なるときのみに限られ
る。
【００４１】ＥＰＳＭ２１０は、例えばリード、ライ
ト、同時リード及びライト、背圧などといった、実行す
べきサイクルのタイプを決定する。リード・サイクルは
一般にＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊信号の１つのアサ
ートによって指示され、ライト・サイクルは通常ＷＲＩ
ＴＥ＿ＩＮ＿ＰＫＴｍ＊信号の１つのアサートによって
指示される。同時リード及びライト・サイクルは、ＲＥ
ＡＤ＿ＯＵＴ＿ＰＫＴｍ＊信号とＷＲＩＴＥ＿ＩＮ＿Ｐ
ＫＴｍ＊信号の同時のアサートによって指示される。Ｅ
ＰＳＭ２１０は、例えば、後に詳述するように両ポート
ともカットスルー（ＣＴ）モードで動作すべくコンフィ
ギュレーションされている場合のみのような、特定の条
件の下で２つのポート間で同時リード及びライトを行
う。
【００４２】同時サイクルの期間中、ＥＰＳＭ２１０は
３番目のＣＬＫサイクルの始まりでＲＥＡＤ＿ＯＵＴ＿
ＰＫＴｍ＊信号の１つをローにアサートしてＱＣデバイ
ス２０２の１つまたはＴＰＩ２２０を指示し、３番目の
ＣＬＫサイクル中にＰＯＲＴ＿ＮＯ［１：０］信号上に
当該のポート番号をアサートして、アサートされた特定
のＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊信号で識別されるＱＣ
デバイス２０２の４ポートのうちの１つを指示する。特
定のＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊信号で識別されるＱ
Ｃデバイス２０２は、３番目のＣＬＫサイクルにおいて
ＰＯＲＴ＿ＮＯ［１：０］信号をラッチし、読み出され
る特定のポートを判断する。例えば、ＱＣデバイス２０
２を実施するＱＥ１１０デバイスは、ＰＯＲＴ＿ＮＯ
［１：０］信号をラッチするリード・ラッチ３２４を用
いて構成される。また、ＴＰＩ２２０は同様のリード・
ラッチ８１９ｂ（図３１）を含み、これは、もしＲＥＡ
Ｄ＿ＯＵＴ＿ＰＫＴ［６］＊信号で指示されていれば、
３番目のＣＬＫサイクルにおいてＰＯＲＴ＿ＮＯ［１：
０］信号をラッチする。あるいは、もしＱＣデバイス２
０２の機能遂行に用いられるデバイスがＬ６４３８１デ
バイスであれば、外部のラッチがこの目的に使用され
る。この時点で、識別されたポート０〜ポート２７の特
定のポートがＨＳＢ２０６上でリード・サイクルのソー
ス・ポートとして指示されている。
【００４３】ＥＰＳＭ２１０は、次に４番目のＣＬＫサ
イクルの始めでＷＲＩＴＥ＿ＩＮ＿ＰＫＴｍ＊信号の１
つをローにアサートして、ＱＣデバイス２０２の同じ又
は他のものまたはＴＰＩ２２０を指示し、４番目のＣＬ
Ｋサイクル中にＰＯＲＴ＿ＮＯ［１：０］信号上に適当
なポート番号をアサートし、アサートされた特定のＷＲ
ＩＴＥ＿ＩＮ＿ＰＫＴｍ＊信号で示されるデバイスの４
ポートのうち１つを指示する。特定のＷＲＩＴＥ＿ＩＮ
＿ＰＫＴｍ＊信号で識別されるＱＣデバイス２０２は、
４番目のＣＬＫサイクルにおいてＰＯＲＴ＿ＮＯ［１：
０］信号をラッチし、書き込まれる特定のポートを判断
する。例えば、ＱＣデバイス２０２の機能を実施するＱ
Ｅ１１０デバイスは、第４のＣＬＫサイクルにおいてＰ
ＯＲＴ＿ＮＯ［１：０］信号をラッチするためのライト
・ラッチ３２６を用いて構成される。また、ＴＰＩ２２
０は、もしＷＲＩＴＥ＿ＩＮ＿ＰＫＴ［６］＊信号で指
示されたならば、４番目のＣＬＫサイクルにおいてＰＯ
ＲＴ＿ＮＯ［１：０］信号をラッチするための同様のラ
イト・ラッチ８１９ｂを含む。このようにして、ポート
０〜ポート２７の他のいずれかのポートがＨＳＢ２０６
上のライト・サイクルの宛て先ポートとして指示され、
そのライト・サイクルは指示されたばかりのリード・サ
イクルと同時に実行される。ソース・ポートと宛て先ポ
ートは、同一のＱＣデバイス２０２上か、ＴＰＩ２２０
の２つのポート間か、異なるＱＣデバイス２０２間のい
ずれに存在し得る。しかし、示した実施例においては、
同時リード及びライト・サイクルは、ＱＣデバイス２０
２のポート１０４の１つとＴＰＩ２２０のポート１１０
の１つとの間では、データ転送の速度が違うために実行
されない。
【００４４】ＣＬＫ信号の次のサイクルで、パケット・
データはＨＳＢ２０６を介して転送、あるいはソース・
ポートから読み出され、直接に宛て先ポートに書き込ま
れ、その際ＥＰＳＭ２１０あるいはメモリ２１２には格
納されない。データ転送は、実施例によって異なるが幾
つかのバイトを転送するためにサイクル５、６、７、お
よび８で実行される。例えば、Ｌ６４３８１デバイスに
関しては６４バイトまでが転送され、ＱＥ１１０デバイ
スでは２５６バイトまでが転送される。データ転送に４
つのＣＬＫサイクルを示しているが、送るべきデータの
量によっては１、２あるいは４のＣＬＫサイクルで転送
される場合もあり得る。新しパケットに関しては、最初
に通常のリード・サイクルが実行されてソースおよび宛
て先のＭＡＣアドレスがＥＰＳＭ２１０に供給され、こ
れが後に詳述するハッシュ手順を実行し、もし既知であ
れば、宛て先ポート番号を決定する。受信先（宛て先）
ポート番号が分かり、そしてもし宛て先ポートが１つだ
けであれば、必要に応じてパケットの残存部分のいずれ
かの部分あるいは全部について、同時リード及びライト
動作を実行することができる。
【００４５】もしＰＯＲＴ＿ＮＯ信号が同じであるが、
２つの異なったポート間であり、従って２つの異なった
ＱＣデバイス２０２間であるならば、特殊なタイプの同
時リード及びライト・サイクルが実行される。図９では
このケースも図解しているが、サイクル全体を通してＰ
ＯＲＴ＿ＮＯ信号が不変のままであるという点が例外で
ある。ＰＯＲＴ＿ＮＯ信号が変わらないので、ラッチ３
２４、３２６は不要である。従って、このタイプの同時
サイクルは２つの異なるＬ６４３８１デバイス間で、外
部にラッチや選択ロジックを必要とせずに実行すること
ができる。ＥＰＳＭ２１０は、送信元（ソース）と宛て
先のポート間でＰＯＲＴ＿ＮＯ信号が等しいこと、およ
び２つの異なったＱＣデバイス２０２が用いられること
を判断してから、説明したように同時サイクルを実行す
る。
【００４６】図９に図解されているように、２回目の同
時リード及びライト転送は６番目のＣＬＫサイクルで発
生し、ＰＯＲＴ＿ＮＯ［１：０］信号が７番目、８番目
および９番目のサイクルにおいて、それぞれ、リード・
モード、リード・ポート番号、およびライト・ポート番
号でアサートされる。それに応答して、ＲＥＡＤ＿ＯＵ
Ｔ＿ＰＫＴｍ＊信号は７番目のＣＬＫサイクルに対して
デアサート（de-assert）される。同様に、ＷＲＩＴＥ
＿ＩＮ＿ＰＫＴｍ＊信号は８番目のＣＬＫサイクルに対
してデアサートされる。この２回目の同時サイクルは、
同一データ・パケットの続きのない連続したデータを供
給するための最初の同時サイクルの続きか、あるいはま
ったく異なったデータ・パケットの開始のいずれかであ
る。同一パケットの連続したデータについては、ソース
および宛て先のポートは同じである。しかし、ソース・
ポートまたは宛て先ポートあるいはその両方は、異なる
パケットのデータを転送する２回目の同時サイクルでは
同一のものではないこともある。
【００４７】図１０は、ＨＳＢ２０６上で同時リード及
びライト・サイクルを実行する手順を示すフローチャー
トである。最初のステップ３３０で、ＥＰＳＭ２１０
は、ソース・ポートと宛て先ポートの間でのＨＳＢ２０
６上での同時リード及びライト・サイクルが実行可能か
どうかを判断する。ＥＰＳＭ２１０は、それから次のス
テップ３３２で、ソース・ポートを識別するための適当
な信号をアサートする。これは、ＨＳＢ２０６上でＰＯ
ＲＴ＿ＮＯ信号を用いてソースまたは「リード」ポート
の番号をアサートすることによって、及び適当なＲＥＡ
Ｄ＿ＯＵＴ＿ＰＫＴｍ＊信号をアサートすることによっ
て行われる。次のステップ３３４では、識別されたソー
ス・ポート・デバイスがその識別（アイデンティフィケ
ーション）信号を検知もしくは格納する。ラッチを伴わ
ない特殊な同時サイクルでは、ＱＣデバイス２０２がＨ
ＳＢ２０６上でＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊信号を検
知し、続いてＰＯＲＴ＿ＮＯ信号を検知して、リード・
サイクルの準備を開始する。ラッチを用いる一般的な同
時サイクルでは、指示されたＱＣデバイス２０２あるい
はＴＰＩ２２０がステップ３３４でリード・ポート番号
をラッチし、リード・サイクルの準備を開始する。
【００４８】次のステップ３３６では、ＥＰＳＭ２１０
は宛て先ポートを識別するための適当な信号をアサート
する。特殊な同時サイクルでは、ＥＰＳＭ２１０は適当
なＷＲＩＴＥ＿ＩＮ＿ＰＫＴｍ＊信号をアサートし、同
じＰＯＲＴ＿ＮＯ信号を維持する。一般の場合では、ス
テップ３３６において、ＥＰＳＭ２１０はまた、ＨＳＢ
２０６上に宛て先または「ライト」ポート番号を適当な
ＷＲＩＴＥ＿ＩＮ＿ＰＫＴｍ＊信号とともにアサートす
る。続くステップ３３８では、識別された宛て先ポート
・デバイスがその識別信号を検知もしくは格納する。ラ
ッチを伴わない特殊な同時サイクルでは、示されたＱＣ
デバイス２０２がＨＳＢ２０６上でＷＲＩＴＥ＿ＩＮ＿
ＰＫＴｍ＊信号を検知し、続いてＰＯＲＴ＿ＮＯ信号を
検知して、ライト・サイクルの準備を開始する。一般的
な場合では、指示されたＱＣデバイス２０２あるいはＴ
ＰＩ２２０が、ステップ３３８、で宛て先またはライト
・ポート番号をラッチする。最後に、同時リード及びラ
イト・サイクルのステップ３４０で、ここで指示された
ソース・ポートがＨＳＢ２０６上にデータを送出し、指
示された宛て先ポートがＨＳＢ２０６からデータを読み
取る。
【００４９】同時リード及びライト動作は、パケット・
データの各転送にただ１つのバスしか必要としないた
め、最速タイプのデータ転送サイクルである。後に詳述
するように、通常のＣＴモードの動作では少なくとも２
回の転送が必要である。すなわち、１つはソース・ポー
トからＥＰＳＭ２１０へ、そしてもう１つはＥＰＳＭ２
１０から宛て先ポートへの転送であって、これは同じデ
ータに対してＨＳＢ２０６上で２つの別のサイクルが必
要となる。同時リード及びライト・サイクルは、ＨＳＢ
２０６上で同一のデータについて１回で直接の転送を要
し、それによりＨＳＢ２０６の帯域幅が増大する。その
他、幾つかの暫定的なＣＴや蓄積転送（ＳｎＦ）モード
を含むより遅いモードもあり、その場合、パケット・デ
ータはメモリ２１２に書き込まれてから宛て先ポートに
転送される。
【００５０】次に図１１を参照すると、ＥＰＳＭ２１０
の簡略なブロック図で、データの流れとコンフィギュレ
ーション・レジスタを図解している。ＥＰＳＭ２１０
は、ＨＳＢコントローラ・ブロック（ＨＣＢ）４０２、
メモリ・コントローラ・ブロック（ＭＣＢ）４０４、お
よびプロセッサ制御ブロック（ＰＣＢ）４０６という３
つの主要セクションを含む。ＱＣインタフェース４１０
はＨＳＢ２０６をＥＰＳＭ２１０のＨＣＢ４０２に結合
する。ＱＣインタフェース４１０の他側には１組のバッ
ファ、すなわちＦＩＦＯ４１２が結合されており、これ
らのＦＩＦＯ４１２には受信ＦＩＦＯ、送信ＦＩＦＯ、
および本明細書で後に詳述するカットスルーＦＩＦＯが
含まれる。ＦＩＦＯ４１２の他側（図１２のＣＴバッフ
ァ５２８を除く）は、ＭＣＢインタフェース４１４を介
してＭＣＢ４０４に結合されており、そのＭＣＢインタ
フェース４１４は適当なバス４２０を介してＭＣＢ４０
４内のＨＣＢインタフェース４１８に結合されている。
ＨＣＢインタフェース４１８はさらにメモリ・インタフ
ェース４２２に結合され、メモリ・インタフェース４２
２はメモリ・バス２１４を介してメモリ２１２に結合さ
れる。メモリ・インタフェース４２２はさらにＰＣＢイ
ンタフェース４２４の一側に結合されており、そのＰＣ
Ｂインタフェース４２４の他側は適当なＭＣＢバス４２
８を介してＰＣＢ４０６内のＭＣＢインタフェース４２
６の一側に結合されている。ＭＣＢインタフェース４２
６の他側は１組のＦＩＦＯ４３０の一側に結合されてお
り、ＦＩＦＯ４３０がさらにＰＣＢ４０６内のＣＰＵイ
ンタフェース４３２に結合されている。ＣＰＵインタフ
ェース４３２はＱＣ／ＣＰＵバス２０４およびＣＰＵバ
ス２１８に結合される。ＣＰＵインタフェース４３２は
さらにＰＣＢ４０６内の第２の組のＦＩＦＯ４３４の一
側に結合されており、ＦＩＦＯ４３４の他側はＱＣ／Ｈ
ＣＢインタフェース４３６に結合されている。ＱＣ／Ｈ
ＣＢインタフェース４３６の他側は適当なＨＣＢバス４
３８を介してＱＣインタフェース４１０に結合されてい
る。
【００５１】ＰＣＢ４０６とＣＰＵ２３０に関連するＨ
ＣＢバス４３８のＰＣＢ＿ＢＵＦ＿ＡＶＡＩＬ＊、ＰＣ
Ｂ＿ＰＫＴ＿ＡＶＡＩＬ＊、ＰＣＢ＿ＲＤ＿ＯＵＴ＿Ｐ
ＫＴ＊、およびＰＣＢ＿ＷＲ＿ＩＮ＿ＰＫＴ＊信号は、
それぞれ、ＢＵＦ＿ＡＶＡＩＬｍ＊、ＰＫＴ＿ＡＶＡＩ
Ｌｍ＊、ＲＥＡＤ＿ＯＵＴ＿ＰＫＴｍ＊、およびＷＲＩ
ＴＥ＿ＩＮ＿ＰＫＴｍ＊信号に含まれていることに留意
されたい。示した本実施例において、ＨＣＢバス４３８
はＨＳＢ２０６と類似しており、本質的にはＥＰＳＭ２
１０内のＨＳＢ２０６の内部バージョンである。ＰＣＢ
４０６は、ＨＣＢ４０２に対してポート１０４のそれぞ
れおよびＴＰＩ２２０と同様の働きをする。このように
して、ＣＰＵ２３０はＰＣＢ４０６の動作を通じて、Ｈ
ＣＢ４０２に対する追加的なポート（ＰＯＲＴ２８）と
して動作する。
【００５２】ＣＰＵインタフェース４３２はバス４４２
を介してレジスタ・インタフェース４４０に結合され、
レジスタ・インタフェース４４０はさらにレジスタ・バ
ス４４４に結合される。レジスタ・バス４４４はＨＣＢ
４０２内の１組のＨＣＢコンフィギュレーション・レジ
スタ、およびＭＣＢ４０４内の１組のＭＣＢコンフィギ
ュレーション・レジスタ４４８に結合される。このよう
にして、ＣＰＵ２３０は、ＣＰＵインタフェース４３２
とレジスタ・インタフェース４４０を介し、ＨＣＢコン
フィギュレーション・レジスタ４４６およびＭＣＢコン
フィギュレーション・レジスタ４４８の両方のレジスタ
の初期設定とプログラミングを行う。
【００５３】ＭＣＢコンフィギュレーション・レジスタ
４４８は、ポートおよびメモリ２１２に関連する相当な
量のコンフィギュレーション情報の格納に使用される。
例えば、ＭＣＢコンフィギュレーション・レジスタ４４
８は、各ポートが学習（ＬＲＮ）状態か転送（ＦＷＤ）
状態かブロック（閉じた）（ＢＬＫ）状態か聴取（ＬＳ
Ｔ）状態か又はディスエーブル（ＤＩＳ）状態かを示す
ポート状態情報、メモリ・セクタ情報、メモリ・バス２
１４のバス使用情報、ドロップされたパケットの数、ハ
ッシュ・テーブル定義、メモリ・スレッショルド、ＢＣ
スレッショルド、もしあれば機密保護ポートのアイデン
ティフィケーション、メモリ制御情報、ＭＣＢ割り込み
ソース・ビット、割り込みマスクビット、ポーリング・
ソース・ビットなどを含む。
【００５４】ＥＰＳＭ２１０の説明では、ＣＰＵ２３０
はコンフィギュレーションおよび制御の目的で、ＱＣデ
バイス２０２およびメモリ２１２にアクセスできること
を述べている。ＥＰＳＭ２１０とのＨＳＢ２０６を用い
る主たるデータ・フローはＦＩＦＯ４１２とメモリ２１
２を通じてのものであるが、ＨＳＢ２０６とＣＰＵ２３
０との間でも、ＨＣＢバス４３８およびＥＰＳＭ２１０
の関連するＦＩＦＯ及びインタフェースを介したデータ
・フローも発生する。
【００５５】次に図１２を参照すると、ＨＣＢ４０２の
詳細なブロック図が示されている。ＨＣＢバス４３８は
ＰＣＢ４０６にインタフェースするためのＨＳＢ２０６
の内部バージョンであり、そこでバス２０６と４３８を
一括してＨＳＢ２０６と呼称する。ポーリング・ロジッ
ク５０１は、ＨＳＢ２０６、１組のローカル・レジスタ
５０６、およびＨＣＢコンフィギュレーション・レジス
タ４４６に結合されている。ポーリング・ロジック５０
１は、ＣＬＫ信号を受信し、ポート１０４、１１０およ
びＰＣＢ４０６を問い合わせるべくＱＣデバイス２０２
およびＴＰＩ２２０へのＳＴＲＯＢＥ＊信号を周期的に
アサートする。ポーリング・ロジック５０１は、ＱＣデ
バイス２０２およびＴＰＩ２２０からの多重化されたＰ
ＫＴ＿ＡＶＡＩＬｍ＊およびＢＵＦ＿ＡＶＡＩＬｍ＊信
号をモニタする。ここで、各ＱＣデバイス２０２および
ＴＰＩ２２０は、前述したように、その４つのポート１
０４、１１０の状態をそれぞれ供給する。ＴＰＩ２２０
はＰＫＴ＿ＡＶＡＩＬ［６］＊およびＢＵＦ＿ＡＶＡＩ
Ｌ［６］＊信号で応答し、ＰＣＢ４０６はＰＫＴ＿ＡＶ
ＡＩＬ［７］＊およびＢＵＦ＿ＡＶＡＩＬ［７］＊信号
で応答する。
【００５６】ポーリング・ロジック５０１は受信（Ｒ
Ｘ）ポーリング状態マシン５０２を含み、これでＰＫＴ
＿ＡＶＡＩＬｍ＊信号を見直し（リビューし、revie
w）、レジスタ５０６内の受信リスト（RECEIVE LIST）
５０９を更新する。同様に、ポーリング・ロジック５０
１は送信（ＴＸ）ポーリング状態マシン５０３を含み、
これでＢＵＦ＿ＡＶＡＩＬｍ＊信号を見直し、レジスタ
５０６内の送信リスト（TRANSMIT LIST）５１０を更新
する。もしＨＣＢコンフィギュレーション・レジスタ４
４６におけるＷＴＰＲＩＯＲＩＴＹフラグがＣＰＵ２３
０によってセットされれば、ＲＸポーリング状態マシン
５０２およびＴＸポーリング状態マシン５０３の両方
は、ＨＣＢコンフィギュレーション・レジスタ４４６内
の１組のウエイト・ファクタ（WEIGHT FACTORS）５０８
使用して、後に詳述するように、それぞれ受信リスト５
０９および送信リスト５１０をプログラミングする。Ｈ
ＣＢコンフィギュレーション・レジスタ４４６はまた１
組のＣＴ＿ＳＮＦレジスタ５０７を含んでおり、これが
ＣＰＵ２３０にプログラミングされ、対応するポートが
ソース・ポートあるいは宛て先ポートである場合、所望
される動作モードをＣＴとＳｎＦとの間で決定する。
【００５７】レジスタ５０６は、ラッチ、フリップ・フ
ロップ、スタティックＲＡＭ（ＳＲＡＭ）、ＤＲＡＭデ
バイスなどのような、ＥＰＳＭ２１０の実施に従っての
任意の様式で実施され、複数の状態および制御（コント
ロール）のレジスタ又はバッファを含む。受信リスト５
０９は、各ポートの相対的受信状態（ステータス）およ
び優先度（優先順位）を示す複数のレジスタ値を含む。
同様に、送信リスト５１０は、各ポートの相対的送信ス
テータスおよび優先度を示す複数のレジスタ値を含む。
ＰＲカウント（RPCOUNT）・レジスタ５１１ａは、各ポ
ートが外部のネットワーク・デバイスからパケット・デ
ータを受信したとき、その受信ポートに相対的な受信優
先順位を割り当てるためにＲＸポーリング状態マシン５
０２によって使用されるＰＲカウント（RPCOUNT）番号
を格納している。もしくは、ＲＸポーリング状態マシン
５０２はウエイト・ファクタ５０８からの対応するウエ
イト（重み）・ファクタを使用する。同様に、ＴＰカウ
ント（TPCOUNT）・レジスタ５１１ｂは、ポートによっ
て外部のネットワーク・デバイスへ送信できるパケット
・データがあり、ポートが送信のためのデータを収容可
能なとき、そのポートに相対的な送信優先順位を割り当
てるためにＴＸポーリング状態マシン５０３によって使
用されるＴＰカウント（TPCOUNT）番号を格納する。も
しくは、ＴＸポーリング状態マシン５０２はウエイト・
ファクタ５０８からの対応するウエイト・ファクタを使
用する。相対的アービトレーション・カウント番号ＲＸ
ニューカウント（RXNEWCNT）、ＲＸＡＣＴカウント（RX
ACTCNT）、ＴＸニューカウント（TXNEWCNT）およびＹＸ
ＣＴカウント（TXCTCNT）は、それぞれ、レジスタＲＸ
ニューカウント５１１ｃ、ＲＸＡＣＴカウント５１１
ｄ、ＴＸニューカウント５１１ｅおよびＴＸＣＴカウン
ト５１１ｆに格納される。
【００５８】ＨＣＢ４０２は、レジスタ５０６および４
４６内のデータを調べてＨＳＢ２０６上で実行されたサ
イクルのタイプを判断するために結合されたアービトレ
ーション・ロジック５０４を含む。ＨＳＢコントローラ
５０５は、ＥＰＳＭ２１０とＨＳＢ２０６との間のデー
タ・フローをコントロールするために、ＨＳＢ２０６上
で実行される各サイクルを実行及び制御する。ＨＳＢコ
ントローラ５０５は、状態ビットを変更するためにレジ
スタ５０６に結合される。ＨＳＢコントローラ５０５
は、各サイクルのタイプのアイデンティフィケーション
をアービトレーション・ロジック５０４から受け取る。
アービトレーション・ロジック５０４は、新パケット受
信（ＲＸ ＮＷ）アービタ５１３、受信アクティブ（Ｒ
Ｘ ＡＣＴ）アービタ５１４、新パケット送信（ＴＸ
ＮＷ）アービタ５１５および送信カットスルー（ＴＸ
ＣＴ）アービタ５１６の全部で４つのデータ・アービタ
に結合されたメイン（MAIN）・アービタ５１２を含む。
メイン・アービタ５１２は、一般に、ＲＸ ＮＷアービ
タ５１３、ＲＸ ＡＣＴアービタ５１４、ＴＸ ＮＷア
ービタ５１５、およびＴＸ ＣＴアービタ５１６の間で
選択を行い、各アービタは調停（仲裁）を行って次のサ
イクルを決める。メイン・アービタ５１２は、必要に応
じて条件に適ったいずれかの優先順位スキームを用い
る。例えば、示した実施例においては、メイン・アービ
タ５１２はラウンドロビン優先順位スキームを採用す
る。
【００５９】ＦＩＦＯ４１２は任意の望ましい様式で実
施される。示した実施例においては、２つの受信バッフ
ァ、ＲＸ ＢＵＦ５２０および５２２でＲＸ ＦＩＦＯ
を実現しており、データは１つのバッファへの書き込み
中に他のバッファから読み出され、また、その逆も行わ
れる。また、２つの送信バッファ、ＴＸ ＢＵＦ５２４
および５２６が用意されており、ＲＸ ＢＵＦ５２０お
よび５２２と同様に動作する。ＦＩＦＯ４１２は、少な
くとも１つのカットスルー・バッファ、ＣＴＢＵＦ５２
８も含む。ＲＸ ＢＵＦ５２０および５２２は両方とも
６４バイトのバッファであり、それぞれが両方向のデー
タ・フローを実現するためにＨＳＢ２０６との双方向デ
ータ・インタフェース、およびＲＸ ＭＣＢインタフェ
ース５３０を介してＭＣＢ４０４にデータを送るための
単向インタフェースを含む。ＴＸ ＢＵＦ５２４および
５２６は両方とも６４バイトのバッファであり、ＨＳＢ
２０６とＴＸ ＭＣＢインタフェース５３１との間に結
合されている。ＴＸ ＢＵＦ５２４および５２６は、Ｔ
Ｘ ＭＣＢインタフェース５３１を介してＭＣＢ４０４
からデータを受け取り、データをＨＳＢ２０６に送る。
ＣＴ ＢＵＦ５２８は６４バイトのバッファであり、Ｈ
ＳＢ２０６との双方向インタフェースを有する。ＦＩＦ
Ｏコントロール・ブロック５２９は、ＦＩＦＯ５２０、
５２２、５２４、および５２６のデータ・フローを制御
するため、及びＲＸ ＭＣＢインタフェースおよびＴＸ
ＭＣＢインタフェース５３０、５３１を介してアサー
トされた特定の状態信号を検知するため、及び後に詳述
するように、レジスタ５０６内の特定のビットをセット
するために、レジスタ５０６、ＨＳＢコントローラ５０
５、ＲＸ ＢＵＦ５２０と５２２、ＴＸ ＢＵＦ５２４
と５２６、ＣＴ ＢＵＦ５２８、ＲＸ ＭＣＢインタフ
ェース５３０およびＴＸ ＭＣＢインタフェース５３１
に結合している。
【００６０】バス４２０は、ＲＸ ＭＣＢインタフェー
ス５３０、ＴＸ ＭＣＢインタフェース５３１、ハッシ
ュ要求ロジック（ハッシュ・リクエスト・ロジック）及
びＭＣＢインタフェース（HASH REQ LOGICと呼ぶ）５３
２、および送信アービタ要求ロジック（ＴＸ ＡＲＢリ
クエスト・ロジック）及びＭＣＢインタフェース（TXAR
B REQ LOGICと呼ぶ）５３３を介してＨＣＢ４０２をＭ
ＣＢ４０４にインタフェースするための複数のデータお
よび制御信号を含む。ＨＳＢコントローラ５０５は、ポ
ート０〜ポート２８の１つからのそれぞれの新しいパケ
ットのヘッダをＲＸ ＢＵＦ５２０と５２２の１つに、
及びＨＡＳＨ ＲＥＱ ＬＯＧＩＣ５３２にコピーす
る。ヘッダは、サイズが少なくとも３つのＤＷＯＲＤ
（それぞれ３２ビット）すなわち９６ビットであり、ソ
ースと宛て先の両方のＭＡＣアドレスを含む。ＨＡＳＨ
ＲＥＱ ＬＯＧＩＣ５３２は、ＭＣＢ４０４によって
実行されるハッシュの手順を要求し、適当なビットをレ
ジスタ５０６にセットする。このハッシュ手順は、パケ
ットに対して取られる適当な動作を決定するために行わ
れる。
【００６１】示した実施例において、新しパケットのヘ
ッダを受け取った後、ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ５
３２はＭＣＢ４０４へ信号ＨＡＳＨ＿ＲＥＱ＊をアサー
トし、ＨＡＳＨ＿ＤＡ＿ＳＡ［１５：０］信号上に４８
ビットのＭＡＣの宛て先およびソース・アドレスおよび
８ビットのソース・ポート番号を多重化する。ＭＣＢ４
０４はＨＡＳＨ＿ＲＥＱ＊信号を検知し、ハッシュ手順
を実行し、そしてＨＡＳＨ ＲＥＱ ＬＯＧＩＣ５３２
へ信号ＨＡＳＨ＿ＤＯＮＥ＊をアサートする。ＭＣＢ４
０４は、状況が許せば、信号ＨＡＳＨ＿ＤＳＴＰＲＴ
［４：０］、ＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］、及び
ＨＡＳＨ＿ＢＰ＊もアサートする。ＨＡＳＨ＿ＳＴＡＴ
ＵＳ［１：０］信号は次の４種類の結果の１つを表示す
る。すなわち、それらは、パケットをドロップするため
の００ｂ＝ＤＲＯＰ＿ＰＫＴ（ｂは２進数を示す）、ブ
ロードキャスト（同報通信）（ＢＣ）パケットに対して
の０１ｂ＝ＧＲＯＵＰ＿ＢＣ、宛て先ポートが未知であ
り、従ってＢＣパケットであるという１０ｂ＝ＭＩＳＳ
＿ＢＣ、および単一の宛て先ポートへのユニキャスト・
パケットを示す１１ｂ＝ＦＯＲＷＡＲＤ＿ＰＫＴであ
る。もしＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］＝ＦＯＲＷ
ＡＲＤ＿ＰＫＴであれば、ＨＡＳＨ＿ＤＳＴＰＲＴ
［４：０］信号が、そのパケットの宛て先ポートを指定
する２進数のポート番号とともにアサートされる。ＨＡ
ＳＨ＿ＢＰ＊信号は、もし背圧がイネーブルとなってい
て適用可能であれば、ＭＣＢ４０４が判断したメモリ２
１２におけるスレッショルド・オーバーフロー状態に起
因して、背圧を示すためにアサートされる。
【００６２】一定のしきい（スレッショルド）値が、メ
モリ２１２全体に対して、特定のタイプのパケット（例
えばＢＣパケット）に対して、及びポートごとに設定さ
れる。しきい値に達したとき、従ってメモリ２１２にも
う１つのパケットを入れるとスレッショルド条件を侵す
ことになる場合、そのパケットのドロップの如何はネッ
トワーク・スイッチ１０２が決定する。送信側のデバイ
スは最終的にそのパケットがドロップされたことを検知
し、そのパケットを再送信する。或るスレッショルド条
件に違反があった場合、もし背圧がイネーブルとなって
いてソース・ポートが半二重モードで動作していれば、
ＨＡＳＨ＿ＢＰ＊信号がアサートされる。
【００６３】ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ５３２はＨ
ＡＳＨ＿ＢＰ＊信号を検知して、例えばソース・ポート
と宛て先ポートが同じかのように、ＨＡＳＨ＿ＳＴＡＴ
ＵＳ［１：０］＝ＤＲＯＰ＿ＰＫＴであるかどうかを判
断する。もしＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］＝ＤＲ
ＯＰ＿ＰＫＴであれば、そのパケットはドロップされる
べきものであるから、それ以上の動作は不要である。も
しＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］とＤＲＯＰ＿ＰＫ
Ｔが等しくなければ、ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ５
３２はＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］＝ＦＯＲＷＡ
ＲＤ＿ＰＫＴであるかどうかを判断し、そのパケットは
ＣＴ ＢＵＦ５２８を介してＣＴモードで転送されるこ
とになり、可能性としてメモリ２１２が避けられる。も
し宛て先ポートが使用中（ビジー）であるか、またはも
しＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］がパケットのドロ
ップあるいは転送を指示しなければ、ＨＡＳＨ ＲＥＱ
ＬＯＧＩＣ５３２が、データを受信するポートに対して
背圧サイクルを実行するようＨＳＢコントローラ５０５
に指示する。
【００６４】ＳｎＦ動作の間、ＥＰＳＭ２１０は、パケ
ットのいずれかの部分を宛て先ポートへ送信する前に、
パケット全体を受信してメモリ２１２に格納する。パケ
ットの受信が完了後であって、もし宛て先ポートが既知
であれば、そのパケットは、使用されている特定のアー
ビトレーション・スキームに従って、可能なときに宛て
先ポートに送られる。ＣＴ動作を適用する場合、両方の
ポートがＣＴ＿ＳＮＦレジスタ５０７内でＣＴモードに
プリセットされ、両ポートが同一速度で動作し、そして
宛て先ポートのＴＢＵＳ設定がソース・ポートのＴＢＵ
Ｓ設定と比べて等しい又は大きい。１００Ｍｂｐｓのイ
ーサネット・ポート、ポート２４〜ポート２７の実現に
ＴＬＡＮ２２６を使用するここに示した特定の実施例に
おいて、ＴＬＡＮは送信に先立ってパケット全体のサイ
ズが必要であるため、ポート２４〜ポート２７について
ＣＴモードは実行されない。また、示した実施例ではＴ
ＢＵＳの値が等しいことが要件である。本発明は、これ
ら様々な設計上の問題には制約されない。ＣＴモードで
の動作中、ＥＰＳＭ２１０は指示された宛て先ポートに
対して、もしこれがビジーでなければ、データを送信す
るために、データを適当なＱＣデバイス２０２に供給す
る。パケット・データはメモリ２１２には転送されず、
ソース・ポートと宛て先ポートの間のＦＩＦＯ４１２を
通じて緩衝格納（バッファ記憶）される。
【００６５】もし受信したパケットの先頭で受信先のポ
ートがビジーであれば、データは暫定的（interim）Ｃ
Ｔ動作モードに従って、ソース・ポートと宛て先ポート
の間のメモリ２１２内でバッファされる。しかし、パケ
ット部は宛て先ポートによる送信に直ちに使用可能であ
って、宛て先ポートへの転送に、パケット全体の受け取
り完了を待つ必要がない。安全対策として、暫定的ＣＴ
動作モードを無効とし、その特定のパケットのための動
作を次のパケットのＳｎＦモードに切り替えるメカニズ
ムが適用できる。
【００６６】ＣＴモードでのパケット転送中に、例えば
宛て先ポートの停止のような何らかの理由で宛て先ポー
トがそれ以上のデータの受信をできなくなった場合、動
作はミッドパケット（mid-packet）暫定ＣＴモードに切
り替えられる。ミッドパケット暫定ＣＴモードの間、Ｆ
ＩＦＯ４１２内のパケット・データはメモリ２１２へ送
られ、その後宛て先ポートがさらにデータを受信するこ
とができるときにパケット・データがそのポートに送ら
れる。他の後続の受信されたパケットが、同じ停止した
ポートによる送信のために他のポートによって受信さ
れ、これら後続のパケットはそのポートに対する対応す
る送信チェーン内に入れられるので、ミッドパケット暫
定ＣＴモードに切り替えられたパケットの残りの部分は
順序の適性化を意図してその送信チェーンの先頭に置か
れることに留意されたい。
【００６７】もう１つのモードは適応（アダプティブ）
ＳｎＦモードと呼ばれる。パケットがＣＴ動作モードで
転送されている間、ＣＰＵ２３０は、ポート１０４、１
１０、およびＰＣＢ４０６のいずれか１つまたはそれ以
上に「ラント（runt）」、「オーバーラン」、「ジャバ
ー（jabber）」、遅刻衝突（レイト・コリージョン、la
te collision）、ＦＣＳエラーなどの誤りが相当回数発
生するかどうかを判定するために、それらのアクティビ
ティの監視及び追跡を行っている。ラントはデータが一
定の最少量に満たないパケットで、示した本実施例にお
けるその最小サイズは６４バイトである。オーバーラン
はデータが一定の最多量より多いパケットで、イーサネ
ット標準に従って示されている本実施例におけるその最
大サイズは１５１８バイトである。ジャバーはサイズが
最大サイズ（イーサネットではの１５１８バイト）を超
えており、無効なＣＲＣ（巡回冗長検査、（Cyclic Red
undancy Check））値が入っているパケットである。通
常、このような誤りのあるパケットはドロップされ、シ
ステム内に伝播されることはない。適応ＳｎＦモードに
ついては、もしポート１０４がＣＴモードで動作してい
て、このような誤りの発生がＣＰＵ２３０が判断すると
ころでは頻繁であると、ＣＰＵ２３０は誤りが訂正また
は除去されるまで、そのポートにプリセットされている
モードをＣＴ動作からＳｎＦ動作に切り替える。各ＴＬ
ＡＮ２２６のポート１１０の動作も同様であるが、パケ
ット・データがＴＰＩ２２０を通じてＨＳＢ２０６を介
してＥＰＳＭ２１０に入り、送信の前にメモリ２１２に
格納されるという点が異なる。ＴＰＩ２２０は、実際上
ＰＣＩバス２２２とＨＳＢ２０６との間のブリッジとし
て動作する。ＴＬＡＮ２２６が外部のネットワークにパ
ケットを送信する前にはパケット全体の長さが必要であ
り、従って、各パケットはＴＬＡＮ２２６の１つによっ
て再送信される前に、そのパケットが受信されてその全
体がメモリ２１２に格納される。さらに、ＱＣデバイス
２０２による送信用にＴＬＡＮ２２６が受け取るデー
タ、およびＴＬＡＮ２２６による送信のためにＱＣデバ
イス２０２が受け取るデータは、示した実施例における
デバイス２０２と２２６の間の速度の差が大きいため、
ＳｎＦモードで処理されてメモリ２１２に格納される。
【００６８】ＲＸ ＭＣＢインタフェース５３０は、パ
ケット・データがＲＸ ＢＵＦ５２０、５２２の１つに
入っていてメモリ２１２への転送準備完了状態にあると
き、ＭＣＢ４０４へＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊信号を
アサートする。パケット・データはＨＣＢ４０２から転
送され、メモリ・データ出力バスＭｅｍＤａｔａＯｕｔ
あるいはＭＤＯ［３１：０］を介してＭＣＢ４０４へ転
送される。スタティック信号ＭＥＭ＿ＥＤＯは、メモリ
２１２のタイプがＥＤＯか同期ＤＲＡＭであればアサー
トされ、ＦＰＭ ＤＲＡＭであればアサートされない。
ＲＸ ＭＣＢインタフェース５３０は、ＲＸ＿ＰＫＴ＿
ＡＶＡＩＬ＊信号を適宜にアサートしている間、他のい
くつかの信号もアサートする。特に、ＲＸ ＭＣＢイン
タフェース５３０は、１ＣＬＫサイクルに対してＲＸ＿
ＳＲＣ＿ＤＳＴ［４：０］信号上にソース・ポート番号
を多重化し、続いて、ＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊信号
をアサートしているときに、次のＣＬＫサイクルの間
に、もし既知であれば、宛て先ポート番号を多重化す
る。また、ＲＸ ＭＣＢインタフェース５３０は、選択
されたＲＸ ＢＵＦ５２０、５２２内の、信号ＲＸ＿Ｃ
ＮＴ［５：０］上のＤＷＯＲＤの数（マイナス１ＤＷＯ
ＲＤ）をアサートする。
【００６９】ＲＸ ＭＣＢインタフェース５３０は、も
しデータがパケットの始まりであれば信号ＲＸ＿ＳＯＰ
＊をＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊信号とともにアサート
し、もしデータがそのパケットの終わりであれば信号Ｒ
Ｘ＿ＥＯＰ＊をＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊信号ととも
にアサートする。ＲＸ ＭＣＢインタフェース５３０
は、パケットがＣＴモードで転送中であるが、暫定ＣＴ
やミッドパケットＣＴモードの場合のようにメモリ２１
２で緩衝格納されていれば、信号ＲＸ＿ＣＵＴ＿ＴＨＲ
Ｕ＿ＳＯＰ＊を信号ＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊および
ＲＸ＿ＳＯＰ＊とともにアサートする。特に、もし（！
ＲＸ＿ＣＵＴ＿ＴＨＲＵ＿ＳＯＰ＊ ＆ ！ＲＸ＿ＰＫＴ
＿ＡＶＡＩＬ＊ ＆ ！ＲＸ＿ＳＯＰ＊）であれば暫定Ｃ
Ｔ（全パケット）が指示され、もし（！ＲＸ＿ＣＵＴ＿
ＴＨＲＵ＿ＳＯＰ＊ ＆ ！ＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊
＆ ＲＸ＿ＳＯＰ＊）であれば暫定ＣＴミッドパケット
が指示される。ＲＸ ＭＣＢインタフェース５３０は、
もし宛て先アドレスが未知であり、そしてパケットがＢ
Ｃパケットであれば、信号ＲＸ＿ＭＩＳＳ＿ＢＣ＊をＲ
Ｘ＿ＰＫＴ＿ＡＶＡＩＬ＊およびＲＸ＿ＳＯＰ＊信号と
ともにアサートする。ＲＸ ＭＣＢインタフェース５３
０は、もしヘッダ内でＧＲＯＵＰ（グループ）ビットが
セットされていれば、従って、また。パケットがＢＣパ
ケットであれば、信号ＲＸ＿ＧＲＯＵＰ＿ＢＣ＊をＲＸ
＿ＰＫＴ＿ＡＶＡＩＬ＊およびＲＸ＿ＳＯＰ＊信号とと
もにアサートする。ＲＸ ＭＣＢインタフェース５３０
は、信号ＲＸ＿ＥＮＤ＿ＢＹＴＥ［１：０］をＲＸ＿Ｐ
ＫＴ＿ＡＶＡＩＬ＊およびＲＸ＿ＥＯＰ＊信号とともに
アサートし、パケット内の最終バイトのバイト・レーン
（lane）を示す。
【００７０】ＲＸ ＭＣＢインタフェース５３０は、ソ
ース・ポートが送信中にＡＢＯＲＴ＿ＯＵＴ＊信号をア
サートしてパケット内における誤りの検知と表示を行え
ば、信号ＲＸ＿ＥＲＲＯＲ＊をＲＸ＿ＰＫＴ＿ＡＶＡＩ
Ｌ＊およびＲＸ＿ＥＯＰ＊信号とともにアサートする。
ＦＩＦＯオーバーラン、ラント・パケット、オーバーサ
イズのパケット、フレーム・チェック・シーケンス（Ｆ
ＣＳ）・エラー、あるいはフェーズ・ロックト・ループ
（ＰＬＬ）エラーの検知のように、各種のエラー状況が
ポート１０４、１１０によってチェックされる。もしＲ
Ｘ＿ＥＲＲＯＲ＊信号がアサートされると、ネットワー
ク・スイッチ１０２は、パケットがＳｎＦモードで転送
中であれば、そのパケットをドロップする。
【００７１】ＭＣＢ４０４は、アサートされたＲＸ＿Ｐ
ＫＴ＿ＡＶＡＩＬ＊信号を検知した後、そして前述のよ
うにＲＸ＿ＰＫＴ＿ＡＶＡＩＬ＊信号でアサートされた
関連の信号をラッチした後に、ＨＣＢ４０２へのＲＸ＿
ＡＣＫ＊信号をアサートする。ＭＣＢ４０４は、次のＤ
ＷＯＲＤのデータを受け取れる状態に入ったときＲＸ＿
ＳＴＢ＊信号をアサートする。ＭＣＢ４０４は、ＨＣＢ
４０２がデータを要求する可能性があると判断したと
き、信号ＲＸ＿ＰＫＴ＿ＣＯＭＰＬＥＴＥ＊をアサート
する。とりわけＭＣＢ４０４は、ＣＴモードのパケット
に対してＨＣＢ４０２によってアサートされたＲＸ＿Ｓ
ＯＰ＊信号を検知した後にＲＸ＿ＰＫＴ＿ＣＯＭＰＬＥ
ＴＥ＊信号をアサートする。またＭＣＢ４０４は、Ｓｎ
Ｆモードのパケットに対してＨＣＢ４０２によってアサ
ートされたＲＸ＿ＥＯＰ＊信号を検知した後にＲＸ＿Ｐ
ＫＴ＿ＣＯＭＰＬＥＴＥ＊信号をアサートする。ＭＣＢ
４０４は、ＳｎＦパケットに関してＲＸ＿ＥＲＲＯＲ＊
信号がアサートされていた場合（ＲＸ＿ＳＯＰ＊信号と
ともにアサートされていないＲＸ＿ＣＵＴ＿ＴＨＲＵ＊
信号で示される状態）には、ＲＸ＿ＰＫＴ＿ＣＯＭＰＬ
ＥＴＥ＊信号をアサートしない。ＭＣＢ４０４は、ＭＣ
Ｂ４０４が判断したメモリ２１２におけるオーバーフロ
ー状態に起因してパケットがドロップされた場合、ＲＸ
＿ＰＫＴ＿ＣＯＭＰＬＥＴＥ＊信号の代わりにＨＣＢ４
０２へ信号ＲＸ＿ＰＫＴ＿ＡＢＯＲＴＥＤ＊をアサート
する。
【００７２】ＴＸ ＡＲＢ ＲＥＱ ＬＯＧＩＣ５３３
は、使用可能な宛て先ポートによる送信のためのデータ
のメモリ２１２からの取り出し要求を、アービトレーシ
ョン・ロジック５０４から受け取る。この要求は、一般
にＴＸ ＮＷアービタ５１５から出される。ＴＸ ＡＲ
Ｂ ＲＥＱ ＬＯＧＩＣ５３３は、応答してＭＣＢ４０
４へ送信要求信号ＴＸ＿ＡＲＢ＿ＲＥＱ＊をアサート
し、一方、信号ＴＸ＿ＡＲＢ＿ＰＯＲＴ［４：０］上に
宛て先ポート番号を、及び信号ＴＸ＿ＡＲＢ＿ＸＳＩＺ
Ｅ［２：０］に各データ部の最大転送長をアサートす
る。ＴＸ ＢＵＦ５２４および５２６について、最大転
送長は、０００ｂ＝１６バイト、００１ｂ＝３２バイ
ト、０１０ｂ＝６４バイト、０１１＝１２８バイト、お
よび１００＝２５６バイトとして定義される。ＭＣＢ４
０４はこれらの値をラッチし、ＴＸ ＡＲＢ ＲＥＱ
ＬＯＧＩＣ５３３へ肯定応答（アクノレッジ）信号ＴＸ
＿ＡＲＢ＿ＡＣＫ＊をアサートする。ＭＣＢ４０４は、
要求されたデータをメモリ２１２から取り出し、そのデ
ータをＴＸ ＢＵＦ５２４、５２６の１つに書き込む。
【００７３】データはメモリ・データ入力バスＭｅｍＤ
ａｔａＩｎまたはＭＤＩ［３１：０］を介してＨＣＢ
４０２内のＴＸ ＢＵＦ ５２４、５２６へ転送され
る。ＴＸＭＣＢインタフェース５３１は、ＴＸ ＢＵＦ
５２４および５２６のいずれかがＭＣＢ４０４からの
データの受け取りに使用可能であるとＦＩＦＯ制御ブロ
ック５２９が判断したとき、ＴＸ＿ＢＵＦ＿ＡＶＡＩＬ
＊をアサートする。ＭＣＢ４０４は、使用可能なＴＸ
ＢＵＦ ５２４あるいは５２６に格納すべくＨＣＢ４０
２のＴＸ ＭＣＢインタフェース５３１によるサンプリ
ングの対象となるデータが存在するとき、ストローブ信
号ＴＸ＿ＳＴＢ＊をアサートする。ＭＣＢ４０４は、デ
ータの特性を識別するためにＴＸ＿ＳＴＢ＊と同時にい
くつかの信号もアサートする。特に、ＭＣＢ４０４はＴ
Ｘ＿ＳＴＢ＊信号とともに信号ＴＸ＿ＳＯＰ＊をアサー
トし、メモリ２１２からデータの始めを検出する。ＭＣ
Ｂ４０４はＴＸ＿ＳＴＢ＊信号とともにＴＸ＿ＡＩＦＣ
Ｓ＊信号をアサートし、送信元ポートがＣＰＵ ２３０
を指示しているＰＣＢ４０６であるかどうかを判断す
る。ＭＣＢ４０４はＴＸ＿ＳＴＢ＊信号とともに信号Ｔ
Ｘ＿ＣＮＴ［５：０］上の２進数をアサートする。ここ
で、ＴＸ＿ＣＮＴ［５：０］は選択したＴＸ ＦＩＦＯ
に書き込むＤＷＯＲＤの数（マイナス１ＤＷＯＲＤ）を
表す。ＭＣＢ４０４はＴＸ＿ＳＴＢ＊信号とともに信号
ＴＸ＿ＥＯＰ＊をアサートし、メモリ２１２からパケッ
トの終わりを検出する。ＭＣＢ ４０４はＴＸ＿ＥＯＰ
＊およびＴＸ＿ＳＴＢ＊信号とともにバッファ・チェー
ン終結信号ＴＸ＿ＥＯＢＣもアサートし、メモリ２１２
内に特定の受信先ポートに宛てたデータが無くなったか
どうかを確認する。ＭＣＢ ４０４はＴＸ＿ＥＯＰ＊お
よびＴＸ＿ＳＴＢ＊信号とともにエンド・バイト信号も
アサートしてパケット内の最終バイトのバイト・レーン
を示す。
【００７４】ＢＣパケットについては、ＭＣＢ４０４が
ＭＤＩ［３１：０］信号上のＢＣビットマップをアサー
トしつつ信号ＢＣ＿ＰＯＲＴ＿ＳＴＢ＊をアサートす
る。ＦＩＦＯ制御ブロック５２９は、ＢＣ＿ＰＯＲＴ＿
ＳＴＢ＊信号がアサートされたことを検知し、ＭＤＩ
［３１：０］信号をラッチして結果を内部のＢＣＢＩＴ
ＭＡＰ［２８：０］レジスタ内に格納する。ＦＩＦＯ制
御ブロック５２９は、ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５
１０内のメモリ・ビット配列ＴＸＭＥＭＣＹＣ［２８：
０］のビットを設定するときにＢＣＢＩＴＭＡＰレジス
タ内の値を用いる。
【００７５】図１３は、レジスタ５０６に属するいくつ
かのレジスタの図解である。ＣＴ＿ＳＮＦレジスタ５０
７は、プログラミング可能な送信元ポート・モードのビ
ット配列ＳＲＣ ＣＴ＿ＳＮＦ［２８：０］を含み、各
ビットはそれぞれポートＰＯＲＴ２８からＰＯＲＴ０の
１つに対応しており、対応するポートが送信元ポートで
ある場合にＣＴとＳｎＦ間における動作モードを指定す
るためＣＰＵ ２３０によってプログラミングされる。
特に、特定のポートにＳＲＣ ＣＴ＿ＳＮＦビットがセ
ットされている場合、そのポートが送信元ポートとして
機能するときの動作モードとしてはＣＴモードが望まし
い。ＳＲＣ ＣＴ＿ＳＮＦビットがクリアされている場
合は、そのポートが送信元ポートとして機能するときの
動作モードとしてはＳｎＦモードが望ましい。同様に、
ＣＴ＿ＳＮＦレジスタ５０７は、プログラミング可能な
受信先ポート・モードのビット配列ＤＥＳＴ＿ＣＴ＿Ｓ
ＮＦ［２８：０］を含み、各ビットはそれぞれポートＰ
ＯＲＴ２８からＰＯＲＴ０の１つに対応しており、対応
するポートがユニキャスト用の受信先ポートである場合
にＣＴとＳｎＦ間における動作モードを指定するためＣ
ＰＵ２３０によってプログラミングされる。ＣＴモード
は、送信元と受信先の両方のポートがＣＴ＿ＳＮＦレジ
スタ５０７でＣＴモードに指定されている場合にのみ望
ましい。
【００７６】ＲＥＣＥＩＶＥ ＬＩＳＴ ５０９は、対
応する受信優先権カウントを格納する複数のレジスタを
含む。優先権カウントはＲＸＰＯＲＴＢＵＦｘ［４：
０］カウントと呼ばれ、“ｘ”はポート番号である。最
高３２のポートに優先権を割り当てるために、示した実
施例においては各ＲＸＰＯＲＴＢＵＦｘ［４：０］カウ
ントは５ビットである。ＲＥＣＥＩＶＥ ＬＩＳＴ ５
０９は対応するポート・マスクビット配列ＲＸＰＲＴＭ
ＳＫ［２８：０］を含み、それぞれのＲＸＰＲＴＭＳＫ
ビットは初めにロジック０、すなわち優先権がまだ割り
当てられていないとき、そしてそれぞれのＰＫＴ＿ＡＶ
ＡＩＬｍ＊信号がその後アサートされたときにＲＸポー
リング・ステート・マシン５０２によってセットされ
る。そのとき、ＲＸポーリング状態マシン５０２は対応
するＲＸＰＯＲＴＢＵＦｘレジスタ内に優先権番号を割
り当てる。割り当てられた優先権番号は、そのポートが
サービスされるまで有効となっている。ＲＸＰＲＴＭＳ
Ｋがセットされている間、ＲＸポーリング状態マシン５
０２は対応するＰＫＴ＿ＡＶＡＩＬｍ＊信号のその後の
アサートをマスクして、それ以上の要求を無視する。Ｈ
ＳＢコントローラ５０５は、新しいパケットの最初の転
送以外、それぞれのポートからそのパケットを転送する
すべてのリード・サイクル期間中、ＲＸＰＲＴＭＳＫビ
ットをクリアする。ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ ５
３２は、もしそのパケットがＳｎＦの動作モードで転送
すべきものであれば、最初のリード・サイクル転送期間
中、ＲＸＰＲＴＭＳＫビットをクリアする。ＨＳＢコン
トローラ５０５は、もしそのパケットがＣＴの動作モー
ドで転送されるものであれば、受信先ポートへの最初の
ライト・サイクル転送期間中、ＲＸＰＲＴＭＳＫビット
をクリアする。
【００７７】ＲＥＣＥＩＶＥ ＬＩＳＴ ５０９はイン
キュー・ビットの配列ＲＸＩＮＱＵＥ［２８：０］を含
み、各ビットは対応するＲＸＰＲＴＭＳＫビットがセッ
トされたときにセットされる。それぞれのＲＸＩＮＱＵ
Ｅビットは優先権の値が有効であるか否か、そしてもし
有効であればその対応するポートがアービトレーション
・ロジック５０４による調停に委ねられるべきものであ
るかどうかを表示する。ＲＸＩＮＱＵＥビットは、それ
ぞれのポートが新しいパケットあるいはＳｎＦパケット
の続きを転送するための次のポートとして指定されるべ
くＭＡＩＮアービタ５１２に付託されたとき、アービト
レーション・ロジック５０４内のアービタによってクリ
アされる。
【００７８】ＲＥＣＥＩＶＥ ＬＩＳＴ ５０９は、そ
れぞれのポートがメモリ２１２内にデータを受信すべき
かどうかを示すメモリ・ビット配列ＲＸＭＥＭＣＹＣ
［２８：０］を含む。これは、ＳｎＦモード、暫定ＣＴ
モード、および暫定ミッドパケットＣＴモードでの動作
時に行われる指示である。ＨＡＳＨ ＲＥＱ ＬＯＧＩ
Ｃ ５３２は、ＳｎＦモードまたは暫定ＣＴモードが決
定したときに対応するＲＸＭＥＭＣＹＣビットをセット
する。ＭＡＩＮアービタ５１２は、ミッドパケット暫定
ＣＴモードのパケットについて、もし受信先ポートが通
常のＣＴモードの動作中に使用可能なバッファのスペー
スを表示しなければＲＸＭＥＭＣＹＣビットをセットす
る。ＨＳＢコントローラ５０５は、それぞれのポートに
ついて、転送データの最終リード・サイクルでＲＸＭＥ
ＭＣＹＣビットをクリアする。
【００７９】ＲＥＣＥＩＶＥ ＬＩＳＴ ５０９は、そ
れぞれのポートが通常のＣＴ動作モードでデータ・パケ
ットを転送しているかどうかを表示するアクティブのＣ
Ｔのビット配列ＲＸＡＣＴＣＹＣ［２８：０］を含む。
ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ ５３２は、ＣＴモード
のパケットについて対応するＲＸＡＣＴＣＹＣビットを
セットする。ＨＳＢコントローラ５０５は、対応するポ
ートに関し、最終パケット・データのリード・サイクル
でＲＸＡＣＴＣＹＣビットをクリアする。ＭＡＩＮアー
ビタ５１２は、ビットがＣＴモードを指示すべくセット
されていて、ＭＡＩＮアービタ５１２がそのパケットを
ミッドパケット暫定ＣＴモードのパケットに変更する場
合にＲＸＡＣＴＣＹＣビットをクリアする。
【００８０】ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５１０は、
対応する送信優先権カウントを格納する複数のレジスタ
を含む。優先権カウントはＴＸＰＯＲＴＢＵＦｘ［４：
０］カウントと呼ばれ、“ｘ”はポート番号である。最
高３２のポートに優先権を割り当てるために、示した実
施例においては各ＴＸＰＯＲＴＢＵＦｘ［４：０］カウ
ントは５ビットである。ＴＲＡＮＳＭＩＴ ＬＩＳＴ
５１０は対応するポート・マスクビット配列ＴＸＰＲＴ
ＭＳＫ［２８：０］を含み、それぞれのＴＸＰＲＴＭＳ
Ｋビットは初めにロジック０、すなわち優先権がまだ割
り当てられていないとき、そしてそれぞれのＢＵＦ＿Ａ
ＶＡＩＬｍ＊信号がその後アサートされたときにＴＸポ
ーリング状態マシン５０３によってセットされる。その
とき、ＴＸポーリング状態マシン５０３は対応するＴＸ
ＰＯＲＴＢＵＦｘレジスタ内に優先権番号を割り当て
る。割り当てられた優先権番号は、そのポートがサービ
スされるまで有効となっている。ＴＸＰＲＴＭＳＫがセ
ットされている間、ＴＸポーリング状態マシン５０３は
対応するＢＵＦ＿ＡＶＡＩＬｍ＊信号のその後のアサー
トをマスクして、それ以上の要求を無視する。ＨＳＢコ
ントローラ５０５は、新しいパケットの最初の転送以
外、それぞれのポートからそのパケットを転送するすべ
てのリード・サイクル期間中、ＴＸＰＲＴＭＳＫビット
をクリアする。ＨＳＢコントローラ５０５は、受信先ポ
ートに対するパケット・データ転送のすべてのライト・
サイクル期間中、ＴＸＰＲＴＭＳＫビットをクリアす
る。
【００８１】ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５１０は待
ちインキュー・ビットの配列ＴＸＩＮＱＵＥ［２８：
０］を含み、各ビットは対応するＴＸＰＲＴＭＳＫビッ
トがセットされたときにセットされる。それぞれのＴＸ
ＩＮＱＵＥビットは優先権の値が有効であるか否か、そ
してもし有効であればその対応するポートがアービトレ
ーション・ロジック５０４による調停に委ねられるべき
ものであるかどうかを表示する。ＴＸＩＮＱＵＥビット
は、それぞれのポートが新しいパケット、あるいはＳｎ
Ｆパケットの続きを転送するための次のポートとして指
定されるべくＭＡＩＮアービタ５１２に付託されたと
き、アービトレーション・ロジック５０４内のアービタ
によってクリアされる。
【００８２】ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５１０は、
それぞれのポートがメモリ２１２から受け取ったデータ
を送信すべきかどうかを示すメモリ・ビット配列ＴＸＭ
ＥＭＣＹＣ［２８：０］を含む。これは、ＳｎＦモー
ド、暫定ＣＴモード、および暫定ミッドパケットＣＴモ
ードでの動作時に行われる指示である。ＦＩＦＯ制御ブ
ロック５２９は、ＨＣＢ ４０２からデータを受け取っ
た後ＭＣＢ４０４によるＲＸ＿ＰＫＴ＿ＣＯＭＰＬＥＴ
Ｅ＊信号のアサートに応答して、１つまたは複数のＴＸ
ＭＥＭＣＹＣビットをセットする。ユニキャストのパケ
ットについては、ＴＸＭＥＭＣＹＣビットが１つのみセ
ットされる。ＢＣパケットについては、ＦＩＦＯ制御ブ
ロック５２９がそのＢＣＢＩＴＭＡＰレジスタによって
セットすべきＴＸＭＥＭＣＹＣビットを決定する。Ｓｎ
Ｆモードのパケットに関しては、パケット全体がメモリ
２１２内への格納のためにＭＣＢ４０４に転送された後
でＴＸＭＥＭＣＹＣビットがセットされる。ＣＴモード
のパケットについては、ミッドパケット暫定モードＣＴ
パケットを含め、ＭＣＢ４０４へのデータの最初のデー
タ転送中にＴＸＭＥＭＣＹＣビットがセットされる。Ｈ
ＳＢコントローラ５０５は、それぞれのポートへの転送
データの最終ライト・サイクルでＴＸＭＥＭＣＹＣビッ
トをクリアする。これはＭＣＢ ４０４が、メモリ２１
２内にはそのポートに対するデータが無くなった旨を示
すＴＸ＿ＥＯＢＣ＊信号をアサートした場合も同じで、
ＴＸＭＥＭＣＹＣビットがクリアされる。
【００８３】ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５１０は、
ＲＸ ＢＵＦ ５２０、５２２の１つにＣＴの動作モー
ドでそれぞれの受信先ポートへ直接送信すべきデータが
あるかどうかを表示するＣＴのビット配列ＴＸＣＴＣＹ
Ｃ［２８：０］を含む。ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ
５３２は、最初のパケット・データの転送で対応する
ＴＸＣＴＣＹＣビットをセットする。ＨＳＢコントロー
ラ５０５は、対応する受信先のポートに対するデータ転
送の最終のライト・サイクルでＴＸＣＴＣＹＣビットを
クリアする。
【００８４】ＴＲＡＮＳＭＩＴ ＬＩＳＴ ５１０は、
それぞれのポートがＣＴ動作モードでデータ・パケット
を転送しているかどうかを表すアクティブのＣＴのビッ
ト配列ＴＸＡＣＴＣＹＣ［２８：０］を含む。ＨＡＳＨ
ＲＥＱ ＬＯＧＩＣ ５３２は、そのパケットがＣＴ
モードで転送すべきものであると判断すれば、対応する
ＴＸＡＣＴＣＹＣビットをセットする。ＦＩＦＯ制御ブ
ロック５２９は、パケットがＣＴモードからミッドパケ
ット暫定ＣＴモードに変更されるとき、メモリ２１２へ
の格納のためのＭＣＢ ４０４への最初のデータ転送の
間にＴＸＡＣＴＣＹＣビットをクリアする。ＨＳＢコン
トローラ５０５もパケットの最終転送でＴＸＣＴＣＹＣ
ビットをクリアする。
【００８５】ＷＥＩＧＨＴ ＦＡＣＴＯＲＳ５０８は、
ポートＰＯＲＴ０〜ＰＯＲＴ２８のそれぞれのについて
ポート・ウエイト・ファクタの配列ＰＯＲＴＷＴｘ
［４：０］を含む。“ｘ”は特定のポート番号を表す。
ＰＯＲＴＷＴウエイト・ファクタは一意であって、ポー
トの優先権をユーザがプログラミングできるように、ユ
ーザによって予めプログラミングされていることが望ま
しい。受信および送信の動作にそれぞれの異なったウエ
イト・ファクタを定義することができるが、示した実施
例においては、受信と送信の両方のケースについて、各
ポートに同じウエイト・ファクタを割り当てている。
【００８６】図１４は、ＲＸ受信ポーリング状態マシン
５０２の受信ポーリング動作を表す状態図である。ＲＸ
受信ポーリング状態マシン５０２の主たる機能は、ＰＫ
Ｔ＿ＡＶＡＩＬｍ＊信号のモニタ、優先権カウントＲＸ
ＰＯＲＴＢＵＦｘの割り当て、およびＲＥＣＥＩＶＥ
ＬＩＳＴ ５０９内のＲＸＰＲＴＭＳＫビットの設定で
ある。状態間の移り変わりは、ＣＬＫ信号の遷移もしく
はサイクルおよびＳＴＲＯＢＥ＊信号の状態に基づいて
いる。最初に、パワーアップとコンフィギュレーション
で受信優先権カウント番号ＲＰＣＯＵＮＴはゼロに設定
され、ＲＸポーリング状態マシン５０２は初期アイドリ
ング状態５５０に入る。また、ＰＫＴ＿ＡＶＡＩＬｍ＊
信号に対応するＲＸＩＮＣＣＮＴＢＹ［７：０］論理ビ
ットがクリアされる。ＲＸポーリング状態マシン５０２
は、ＳＴＲＯＢＥ＊信号がアサートされない間、すなわ
ちＳＴＲＯＢＥ＊信号がハイ、つまりロジック１のとき
は状態５５０に留まっている。ＳＴＲＯＢＥ＊信号がロ
ウにアサートされたとき、動作は１ＣＬＫ待ち状態（Ｒ
ｘＰｏｌｌＷａｉｔ）５５２に移る。
【００８７】サンプリングで検知されたＳＴＲＯＢＥ＊
信号のアサートに応答して、ＱＣデバイス２０２、ＴＰ
Ｉ ２２０、およびＰＣＢ ４０６は、ひとつのＣＬＫ
サイクル後にそれぞれＰＫＴ＿ＡＶＡＩＬｍ＊信号、言
い換えればＰＫＴ＿ＡＶＡＩＬ［７：０］＊信号の対応
する１つをアサートする。このようにして、動作はひと
つのＣＬＫサイクル後に状態５５４に進み、それぞれの
ＰＫＴ＿ＡＶＡＩＬ［７：０］＊信号のポーリングを開
始する。動作は状態５５４から状態５５６に入り、それ
から状態５５８さらに状態５６０へとＣＬＫ信号の経時
的なサイクルに追従して移る。動作は状態５６０から状
態５５４へ戻り、ＳＴＲＯＢＥ＊信号がアサートされて
いる間はこのループを継続する。しかし、ＳＴＲＯＢＥ
＊信号は周期的であり、１ＣＬＫサイクル間抑止され、
そして次の３ＣＬＫサイクル間再アサートされるのが望
ましい。こうして、もしＳＴＲＯＢＥ＊信号がステップ
５６０でディアサートされると動作は状態５５０に戻
る。状態５５４、５５６、５５８、および５６０のそれ
ぞれにおいて、初期アービトレーション・カウント論理
演算が実行すべき論理演算が残存するか否かを判断する
ＲＰＣＯＵＮＴ番号との比較におけるＲＸＮＥＷＣＮＴ
およびＲＸＡＣＴＣＮＴの増分に基づいて実行される。
【００８８】もしステップ５５４において初期アービト
レーション・カウント論理演算が真であれば、それぞれ
のＱＣデバイス２０２およびＴＰＩ ２２０の最初のポ
ート、およびＰＣＢ ４０６について１〜９と呼称する
９回の論理演算が実行される。ここで、最初の８動作は
ＰＯＲＴ０、ＰＯＲＴ４、ＰＯＲＴ８、ＰＯＲＴ１２、
ＰＯＲＴ１６、ＰＯＲＴ２０、ＰＯＲＴ２４、およびＰ
ＯＲＴ２８にそれぞれ対応する。８つのポート論理演算
１〜８の各々について、ＰＫＴ＿ＡＶＡＩＬｍ＊信号の
対応する１つが対応するＲＸＰＲＴＭＳＫビットと比較
されて要求を受容するかどうかが決定される。ＲＸＰＲ
ＴＭＳＫビットが予めセットされていない場合にあり得
る事象であるが、もし１つのポートについて要求が受け
付けられると、そのポートにＲＸＰＯＲＴＢＵＦｘ優先
権番号が割り当てられる。また、対応するＲＸＰＲＴＭ
ＳＫビットがロジック１にセットされてポートからのそ
れ以上の要求をマスクし、そして対応するＲＸＩＮＣＣ
ＮＴＢＹビットがロジック１にセットされる。９番目の
論理演算はＲＰＣＯＵＮＴの増分に実行される。
【００８９】ＰＯＲＴ０について、もしＰＫＴ＿ＡＶＡ
ＩＬ［０］＊信号がアサートされないか、あるいはもし
ＲＸＰＲＴＭＳＫ［０］がロジック１に等しいと、優先
権が既に設定されているのであって、それはＰＯＲＴ０
がサービスされるまで変更されることはない。しかし、
もしＰＫＴ＿ＡＶＡＩＬ［０］＊信号がロウにアサート
され、かつＲＸＰＲＴＭＳＫ［０］がロジック０であれ
ば、対応する優先権カウントＲＸＰＯＲＴＢＵＦ０はＷ
ＴＰＲＩＯＲＩＴＹフラグがウエイト・ファクタに従っ
て優先権を表示している場合、対応するウエイト・ファ
クタＲＸＰＯＲＴＷＴ０に等しく設定される。しかし、
もしＷＴＰＲＩＯＲＩＴＹフラグが偽であれば、ＲＸＰ
ＯＲＴＢＵＦ０はＲＰＣＯＵＮＴに等しくセットされ
る。そして、ＲＸＰＲＴＭＳＫ［０］およびＲＸＩＮＣ
ＣＮＴＢＹビットが両方ともロジック１にセットされ
る。ＲＸＰＲＴＭＳＫ［０］マスクをセットすれば、Ｐ
ＯＲＴ０のさらなるポーリング要求を受け付けることに
なる。ＲＸＩＮＣＣＮＴＢＹビットはＰＫＴ＿ＡＶＡＩ
Ｌ［０］＊信号に対応しており、状態５５４における残
りの論理演算に用いられてＰＯＲＴ０に優先権の値が設
定されたことを表示する。
【００９０】ＰＯＲＴ４に対応する２番目の論理演算に
おいて、もしＰＫＴ＿ＡＶＡＩＬ［１］＊信号がアサー
トされないか、あるいはもしＲＸＰＲＴＭＳＫ［４］が
ロジック１に等しいと、優先権が既に設定されているの
であって、それはＰＯＲＴ４がサービスされるまで変更
されることはない。しかし、もしＰＫＴ＿ＡＶＡＩＬ
［１］＊信号がロウにアサートされ、かつＲＸＰＲＴＭ
ＳＫ［４］がロジック０であれば、対応する優先権カウ
ントＲＸＰＯＲＴＢＵＦ４はＷＴＰＲＩＯＲＩＴＹフラ
グがウエイト・ファクタに従って優先権を表示している
場合、対応するウエイト・ファクタＲＸＰＯＲＴＷＴ４
に等しく設定される。しかし、もしＷＴＰＲＩＯＲＩＴ
Ｙフラグがが偽であれば、優先権カウントＲＸＰＯＲＴ
ＢＵＦ４はＲＰＣＯＵＮＴプラスＲＸＩＮＣＣＮＴＢＹ
［０］くセットされる。このようにして、もしＷＴＰＲ
ＩＯＲＩＴＹが偽であれば、ＲＸＰＯＲＴＢＵＦ４には
ＰＯＲＴ０に優先権の値が設定さされていない場合に優
先権番号としてＲＰＣＯＵＮＴが割り当てられ、ＰＯＲ
Ｔ０に優先権番号が設定されている場合はＲＰＣＯＵＮ
Ｔ＋１の優先権番号が与えられる。これによって、ＰＯ
ＲＴ０とＰＯＲＴ４に同じ優先権番号が割り当てられな
いことが保証される。ＲＸＰＲＴＭＳＫ［４］はそれか
らロジック１にセットされ、さらなるポーリング要求は
無視される。このようにして、各ポートに割り当てられ
る優先権番号は、そのポートに予め決められたウエイト
・ファクタであるか、もしくは優先権番号はＲＰＣＯＵ
ＮＴに加えてより小さいポート番号と同時に割り当てら
れた優先権番号を持っているポートの数である。
【００９１】次の６つの論理演算は２番目の論理演算と
同様である。ＰＣＢ ４０６に対応する８番目の論理演
算において、もしＰＫＴ＿ＡＶＡＩＬ［７］＊信号がロ
ウにアサートされていないか、あるいはもしＲＸＰＲＴ
ＭＳＫ［２８］がロジック１に等しいと優先権が既に設
定されているのであって、それはＰＣＢ ４０６がサー
ビスされるまで変更されることはない。しかし、もしＰ
ＫＴ＿ＡＶＡＩＬ［１］＊信号がロウにアサートされて
いて、かつＲＸＰＲＴＭＳＫ［２８］がロジック０であ
れば、対応するＰＣＢ ４０６の優先権カウントＲＸＰ
ＯＲＴＢＵＦ２８はＷＴＰＲＩＯＲＩＴＹフラグがウエ
イト・ファクタに従って優先権を表示している場合、対
応するウエイト・ファクタＲＸＰＯＲＴＷＴ２８に等し
く設定される。しかし、もしＷＴＰＲＩＯＲＩＴＹフラ
グがが偽であれば、優先権カウントＲＸＰＯＲＴＢＵＦ
２８はＲＰＣＯＵＮＴプラスＲＸＩＮＣＣＮＴＢＹ
［６：０］の「ビット合計」に等しくセットされる。Ｒ
ＸＩＮＣＣＮＴＢＹ［６：０］の「ビット合計」は、そ
の前に７回のポート論理演算において割り当てられた優
先権番号の値の数である。従って、ＰＣＢ ４０６に与
えられる優先権番号は予め決められているウエイト・フ
ァクタか、もしくはその優先権番号はＲＰＣＯＵＮＴに
加えてより小さいポート番号と同時に割り当てられた優
先権番号を持っているポートの数である。９番目の論理
演算は状態５５４で実行され、ＲＰＣＯＵＮＴを状態５
５４において優先権が割り当てられたポートの数に等し
いＲＸＩＮＣＣＮＴＢＹ［７：０］のビット合計だけ増
分する。この演算により、状態５５６で実行される１組
の論理演算のためにＲＰＣＯＵＮＴが増分されることが
保証される。
【００９２】例えば、ＰＫＴ＿ＡＶＡＩＬ［７］＊信号
の最初の多重化されたビットに関連するすべてのポー
ト、すなわちＰＯＲＴ０、ＰＯＲＴ４、ＰＯＲＴ８、Ｐ
ＯＲＴ１２、ＰＯＲＴ１６、ＰＯＲＴ２０、ＰＯＲＴ２
４、およびＰＯＲＴ２８が状態５５４で同時に要求を出
し、ＲＰＣＯＵＮＴが最初から０のままで、前に設定さ
れていて対応するようなＲＸＰＲＴＭＳＫビットが存在
せず、そしてＷＴＰＲＩＯＲＩＴＹが偽であれば、状態
５５４において対応する優先権カウントＲＸＰＯＲＴＢ
ＵＦｘ（ｘ＝０、４、８、１２、１６、２０、２４、お
よび２８）に対し、それぞれ優先権番号０、１、２、
３、４、５、６、および７が割り当てられる。それから
ＲＰＣＯＵＮＴが８に等しくセットされる。別の例とし
て、サービスを要求しているポートがＰＯＲＴ４、ＰＯ
ＲＴ１２、およびＰＯＲＴ２０のみの場合、もしＷＴＰ
ＲＩＯＲＩＴＹが偽でＲＰＣＯＵＮＴが３に設定されて
いれば、優先権カウントＲＸＰＯＲＴＢＵＦｘ（ｘ＝
４、１２、２０）にそれぞれ０、１、および２の優先権
番号が割り当てられる。ビット合計の演算によって、複
数のポートが同時にサービスを要求しているとき、各ポ
ートに一意の番号を与えられることが保証される。この
ようにして、優先権番号は先着順、すなわちＦＣＦＳ
（Ｆｉｒｓｔ−Ｃｏｍｅ， Ｆｉｒｓｔ−Ｓｅｒｖｅ
ｄ）の優先権スキームに従って割り当てられるが、同時
割り当ての処理には特定の順序が予め決められる。
【００９３】状態５５６、５５８、および５６０におけ
る論理演算は、もし初期アービトレーション・カウント
論理演算が真で、それぞれのＱＣデバイス２０２および
ＴＰＩ ２２０の２番目のポート、つまり ポートＰＯ
ＲＴ１、ＰＯＲＴ５、ＰＯＲＴ９、ＰＯＲＴ１３、ＰＯ
ＲＴ１７、 ＰＯＲＴ２１、およびＰＯＲＴ２５に関連
するＰＫＴ＿ＡＶＡＩＬ［６：０］＊信号に基づいた８
つの論理演算が実行され、そして状態５５４の８番目の
論理演算がＣＰＵ２３０へのポートＰＯＲＴ２８につい
て繰り返されれば、状態５５４での論理演算と同様であ
る。状態５５８において、それぞれのＱＣデバイス２０
２およびＴＰＩ２２０の３番目のポート、つまり ポー
トＰＯＲＴ２、ＰＯＲＴ６、ＰＯＲＴ１０、ＰＯＲＴ１
４、ＰＯＲＴ１８、 ＰＯＲＴ２２、およびＰＯＲＴ２
６に関連する７つの論理演算がＰＫＴ＿ＡＶＡＩＬ
［６：０］＊信号に基づいて実行され、状態５５４の８
番目の論理演算がＣＰＵ ２３０へのポートＰＯＲＴ２
８について繰り返される。状態５６０において、それぞ
れのＱＣデバイス２０２およびＴＰＩ２２０の４番目の
ポート、つまり ポートＰＯＲＴ３、ＰＯＲＴ７、ＰＯ
ＲＴ１１、ＰＯＲＴ１５、ＰＯＲＴ１９、 ＰＯＲＴ２
３、およびＰＯＲＴ２７に関連する７つの論理演算がＰ
ＫＴ＿ＡＶＡＩＬ［６：０］＊信号に基づいて実行さ
れ、状態５５４の８番目の論理演算がＣＰＵ２３０への
ポートＰＯＲＴ２８について繰り返される。状態５５
６、５５８、および５６０のそれぞれにおいて、最後の
論理演算が実行されて前述と同様にＲＰＣＯＵＮＴがＲ
ＸＩＮＣＣＮＴＢＹビットのビット合計だけ増分され
る。
【００９４】図１９は、ＴＸ送信ポーリング状態マシン
５０３の送信ポーリング動作を表す状態図である。ＴＸ
送信ポーリング状態マシン５０３の動作はＲＸ受信ポー
リング状態マシン５０２の動作と同様で、状態５５０、
５５２、５５４、５５６、５５８、および５６０にそれ
ぞれ相似の状態５６１、５６２、５６４、５６６、５５
８、および５７０を含む。しかし、ＴＰＣＯＵＮＴがＲ
ＰＣＯＵＮＴに代わり、初期アービトレーション・カウ
ント論理演算は実行すべき論理演算が残存するかどうか
を判断するＴＰＣＯＵＮＴ番号との比較におけるＴＸＮ
ＥＷＣＮＴおよびＴＸＡＣＴＣＮＴの増分に基づいて実
行される。ＢＵＦ＿ＡＶＡＩＬｍ＊信号がＰＫＴ＿ＡＶ
ＡＩＬｍ＊信号に代わり、ＴＸＰＲＴＭＳＫビットがＲ
ＸＰＲＴＭＳＫビットに代わる。また各ポートの等式で
は、ＴＸＰＲＴＭＳＫビットとＴＸＭＥＭＣＹＣ、ＴＸ
ＣＴＡＣＴＣＹＣ、およびＴＸＣＴＣＹＣビット配列の
対応するビットに基づいた論理項との論理積が求められ
る。特に、ＥＰＳＭ ２１０またはメモリ２１２内に受
信先のポートが送信すべきデータがある場合にのみ当該
ポートに優先権が割り当てられるよう、ＴＸＭＥＭＣＹ
Ｃ、ＴＸＣＴＡＣＴＣＹＣ、およびＴＸＣＴＣＹＣビッ
ト配列の論理和が求められる。さらに、ＴＸＰＯＲＴＢ
ＵＦｘ優先権カウントがＲＸＰＯＲＴＢＵＦｘ優先権カ
ウントに代わり、ＴＸＰＯＲＴＷＴウエイト・ファクタ
がＲＸＰＯＲＴＷＴウエイト・ファクタに代わり、そし
てＴＸＩＮＣＣＮＴＢＹビットがＲＸＩＮＣＣＮＴＢＹ
ビットに代わる。このようにして、各ポートおよびＰＣ
Ｂ ４０６の表示はＳＴＲＯＢＥ＊信号に応答してＢＵ
Ｆ＿ＡＶＡＩＬ＊信号のそれぞれ１つによるものとな
り、ＴＸポーリング状態マシン５０３はＴＰＣＯＵＮＴ
を用い、ＦＣＦＳあるいはウエイト・ファクタに基づい
て優先権番号を割り当て、それに応じて優先権を設定す
る。
【００９５】要求しているポートの各々に対する優先権
の割り当て、および対応するポーリング・マスクビット
の設定に備えてポーリング・ロジック５０１が周期的あ
るいは連続的にＳＴＲＯＢＥ＊信号をトグルし、ポート
１０４、１１０、およびＰＣＢ ４０６のそれぞれのＰ
ＫＴ＿ＡＶＡＩＬｍ＊およびＢＵＦ＿ＡＶＡＩＬｍ＊信
号を監視する機能は高い評価に値する。割り当てられる
優先権は、もしＷＴＰＲＩＯＲＩＴＹが真であれば予め
プログラミングされているウエイト・ファクタに基づく
か、あるいはもしＷＴＰＲＩＯＲＩＴＹが偽であればＦ
ＣＦＳに基づく。与えられた優先権は、そのポートがサ
ービスされるまでそのままに留まっている。後述するよ
うに、最終的にそのポートはサービスを受け、そのマス
クビットはクリアされる。
【００９６】アービタ５１３〜５１６は、いくつかのア
ービトレーション・スキームの１つに基づいてポート１
０４、１１０、およびＰＣＢ ４０６間における選択を
行う。ここで、特定のアービトレーション・スキームを
ユーザがプログラミングすることも可能である。最初は
ラウンドロビン法であって、これによりポートがＰＯＲ
Ｔ１、ＰＯＲＴ２、．．．、ＰＯＲＴ２８といったよう
な任意の順序でチェックされるか、あるいはその順序は
ＰＯＲＴＷＴｘレジスタ内に予めプログラミングされて
いるＷＥＩＧＨＴ ＦＡＣＴＯＲＳ ５０８で選択され
る。示した実施例においては、ラウンドロビン法による
割り当てにＷＥＩＧＨＴ ＦＡＣＴＯＲＳが用いられて
おり、それぞれのＲＸＰＯＲＴＢＵＦｘおよびＴＸＰＯ
ＲＴＢＵＦｘカウントにプログラミングされている。Ｒ
Ｘ ＮＷアービタ５１３はＲＸＮＥＷＣＮＴ優先権番号
を用いてこれを増分し、ＲＸ ＡＣＴアービタ５１４は
ＲＸＡＣＴＣＮＴ優先権番号を用いてこれを増分し、Ｔ
Ｘ ＮＷアービタ５１５はＴＸＮＥＷＣＮＴ優先権番号
を用いてこれを増分し、ＴＸ ＣＴアービタ５１６はＴ
ＸＣＴＣＮＴ優先権番号を用いてこれを増分する。ラウ
ンドロビン法では、ＲＸアービタ５１３および５１４
は、それぞれＲＸＩＮＱＵＥ［］の値を調べてサービス
を要求しているアクティブな受信ポートの存在如何を確
認し、それからそのそれぞれの優先権番号（ＲＸＮＥＷ
ＣＮＴ、ＲＸＡＣＴＣＮＴ）をアクティブなポートのＲ
ＸＰＯＲＴＢＵＦｘカウント内の値と比較して次にサー
ビスされるべきポートの有無を確認する。また、ＴＸア
ービタ５１５、５１６は、それぞれＴＸＩＮＱＵＥ［］
の値を調べてサービスを要求しているアクティブな送信
ポートの存在如何を確認し、それからそのそれぞれの優
先権番号（ＴＸＮＥＷＣＮＴ、ＴＸＣＴＣＮＴ）をアク
ティブなポートのＴＸＰＯＲＴＢＵＦｘカウント内のカ
ウント値と比較して次にサービスされるべきポートの有
無を確認する。ＷＥＩＧＨＴ ＦＡＣＴＯＲＳは特定の
順序を決めるので、ポートはラウンドロビンの方式で序
列される。
【００９７】２番目のアービトレーション・スキームは
ＦＣＦＳであり、その場合ＷＴＰＲＩＯＲＩＴＹは偽で
あって、ポートはＲＸＰＯＲＴＢＵＦｘおよびＴＸＰＯ
ＲＴＢＵＦｘ優先権番号で表されているサービスを要求
した順序でサービスを受ける。ＦＣＦＳにおける動作
は、前述したようにＲＸＰＯＲＴＢＵＦｘおよびＴＸＰ
ＯＲＴＢＵＦｘカウントがＲＰＣＯＵＮＴおよびＴＰＣ
ＯＵＮＴの値に従ってプログラミングされる点を除き、
ラウンドロビンの動作と同様である。この場合、ＲＸア
ービタ５１３および５１４は、それぞれＲＸＩＮＱＵＥ
［］の値を調べてサービスを要求しているアクティブな
受信ポートの存在如何を確認し、それからそのそれぞれ
の優先権番号（ＲＸＮＥＷＣＮＴ、ＲＸＡＣＴＣＮＴ）
をアクティブなポートのＲＸＰＯＲＴＢＵＦｘカウント
内の値と比較して次にサービスされるべきポートの有無
を確認する。また、ＴＸアービタ５１５、５１６は、そ
れぞれＴＸＩＮＱＵＥ［］の値を調べてサービスを要求
しているアクティブな送信ポートの存在如何を確認し、
それからそのそれぞれの優先権番号（ＴＸＮＥＷＣＮ
Ｔ、ＴＸＣＴＣＮＴ）をアクティブなポートのＴＸＰＯ
ＲＴＢＵＦｘカウント内のカウント値と比較して次にサ
ービスされるべきポートの有無を確認する。ＲＰＣＯＵ
ＮＴおよびＴＰＣＯＵＮＴは特定の順序を決めるので、
ポートはＦＣＦＳの方式で序列される。
【００９８】もう１つのスキームはウエイト優先権スキ
ームであり、その場合ＷＴＰＲＩＯＲＩＴＹは真であっ
て、ＲＸＰＯＲＴＷＴｘおよびＴＸＰＯＲＴＷＴｘ番号
がＲＸＰＯＲＴＢＵＦｘおよびＴＸＰＯＲＴＢＵＦｘレ
ジスタの対応する１つにコピーされ、優先権の決定に使
用される。しかし、ＲＸアービタ５１３、５１４はＲＸ
ＨＩＧＨ ＰＲＩＯＲＩＴＹ番号から優先権を決め、
ＴＸアービタ５１５、５１６はＴＸ ＨＩＧＨ ＰＲＩ
ＯＲＩＴＹ番号から優先権を決定する。ＲＸＨＩＧＨ
ＰＲＩＯＲＩＴＹ番号は、アクティブな受信ポートのＲ
ＸＰＯＲＴＢＵＦｘカウント内における最高の優先権番
号（すなわち１番小さい数）を識別することによって決
定される。ここで、アクティブな受信ポートはＲＸＩＮ
ＱＵＥの値で判断される。同様に、ＴＸ ＨＩＧＨ Ｐ
ＲＩＯＲＩＴＹ番号は、アクティブな受信ポートのＴＸ
ＰＯＲＴＢＵＦｘカウント内における最高の優先権番号
（すなわち１番小さい数）を識別することによって決定
される。ここで、アクティブな受信ポートはＴＸＩＮＱ
ＵＥの値で判断される。このようにして、ウエイト・フ
ァクタが最高のアクティブな（すなわちサービスを要求
している）ポートが毎回選択されて加重優先権割り当て
法の機能が遂行される。
【００９９】ＲＸ ＮＷアービタ５１３は、ポートＰＯ
ＲＴ０〜ＰＯＲＴ２８で受信されたすべての新しいパケ
ット・ヘッダのデータおよびＳｎＦモードのパケット・
データの続きを処理し、そのデータはＲＸ ＢＵＦ ５
２０、５２２のいずれか１つに転送される。ＲＸ ＮＷ
アービタ５１３は、ＲＸＮＥＷＣＮＴ番号を更新し、Ｒ
ＥＣＥＩＶＥ ＬＩＳＴ ５０９をチェックして受信決
定基準に合致しているポートはＰＯＲＴ０〜ＰＯＲＴ２
８のいずれであるかを判断する。ＲＸ ＮＷアービタ５
１３の受信決定基準に適合するポートは、そのＲＸＩＮ
ＱＵＥビットがアサートされていて、そのＲＸＡＣＴＣ
ＹＣビットがアサートされていないポートである。ＲＸ
ＮＷアービタ５１３の受信決定基準として、さらにＲ
ＸＩＮＱＵＥとＲＸＭＥＭＣＹＣビットの両方がアサー
トされているポートも含まれる。ＲＸ ＮＷアービタ５
１３は、その受信決定基準を満たしている複数のポート
間で、選択した前述のアービトレーション・スキームに
従って調停を行う。１つのポートを選択してサイクルを
定義した後、ＲＸ ＮＷアービタ５１３はＭＡＩＮアー
ビタ５１２に対してリード・サイクルを１回実行すべく
要求する。ＲＸ ＮＷアービタ５１３がＭＡＩＮアービ
タ５１２によって次に選択されたとき、ＲＸＮＷアービ
タ５１３はサービスを受けるべく選択されたポートのＲ
ＸＩＮＱＵＥビットをクリアする。このプロセスをＲＸ
ＮＷアービタ５１３は連続的に繰り返す。
【０１００】ＴＸ ＣＴアービタ５１６は、ＲＸ ＢＵ
Ｆ ５２０、５２２の中のデータを受信先のポートへ通
常のＣＴ動作モードで転送する。ＴＸ ＣＴアービタ５
１６は、ＴＸＮＥＷＣＮＴ番号を更新し、ＴＲＡＮＳＭ
ＩＴ ＬＩＳＴ ５１０をチェックして送信決定基準に
合致しているポートはＰＯＲＴ０〜ＰＯＲＴ２８のいず
れであるかを判断する。ＴＸ ＮＷアービタ５１６の送
信決定基準に適合するポートは、それぞれのＴＸＩＮＱ
ＵＥおよびＴＸＣＴＣＹＣビットがアサートされている
ポートである。ＴＸ ＣＴアービタ５１６は、その送信
決定基準を満たしている複数のポート間で、選択した前
述のアービトレーション・スキームに従って調停を行
う。１つのポートを選択してサイクルを定義した後、Ｔ
Ｘ ＣＴアービタ５１６は選択したＲＸ ＢＵＦ ５２
０、または５２２からデータを選ばれた受信先ポートへ
送信すべく、ＭＡＩＮアービタ５１２に対してライト・
サイクルを１回実行するよう要求する。ＴＸ ＣＴアー
ビタ５１６がＭＡＩＮアービタ５１２によって次に選択
されたとき、ＴＸ ＣＴアービタ５１６はサービスを受
けるべく選択されたポートのＴＸＩＮＱＵＥビットをク
リアする。このプロセスをＴＸ ＣＴアービタ５１６は
連続的に繰り返す。
【０１０１】ＲＸ ＡＣＴアービタ５１４は、（ＲＸ
ＮＷアービタ５１３が処理する）新しいパケットの１回
目のリード・サイクルを除き、後続のパケット・データ
を通常のＣＴ動作モードで動作している送信元のポート
からＣＴ ＢＵＦ ５２８へ転送する。ＲＸ ＡＣＴア
ービタ５１４は、ＲＸＡＣＴＣＮＴ番号を更新し、ＲＥ
ＣＥＩＶＥ ＬＩＳＴ ５０９をチェックしてその受信
決定基準に合致しているポートはＰＯＲＴ０〜ＰＯＲＴ
２８のいずれであるかを判断する。ＲＸ ＡＣＴアービ
タ５１４の受信決定基準に適合するポートは、そのＲＸ
ＩＮＱＵＥおよびＲＸＡＣＴＣＹＣビットがアサートさ
れており、そのＲＸＭＥＭＣＹＣビットがアサートされ
ていないポートである。ＲＸ ＡＣＴアービタ５１４
は、その受信決定基準を満たしている複数のポート間
で、選択した前述のアービトレーション・スキームに従
って調停を行う。１つのポートを選択してサイクルを定
義した後、ＲＸ ＡＣＴアービタ５１４は選択された送
信元ポートからＣＴ ＢＵＦ５２８へデータを転送すべ
く、ＭＡＩＮアービタ５１２に対してリード・サイクル
を１回実行するよう要求する。ＲＸ ＡＣＴアービタ５
１４がＭＡＩＮアービタ５１２によって次に選択された
とき、ＲＸ ＡＣＴアービタ５１４はサービスを受ける
べく選択されたポートのＲＸＩＮＱＵＥビットをクリア
する。このプロセスをＲＸ ＡＣＴアービタ５１４は連
続的に繰り返す。
【０１０２】ＭＡＩＮアービタ５１２は、ＣＴ ＢＵＦ
５２８へのＣＴモードの各リード・サイクルに続い
て、ＣＴ ＢＵＦ ５２８内のデータをＨＡＳＨ ＲＥ
Ｑ ＬＯＧＩＣ ５３２に指示される受信先ポートへ転
送するためのライト・サイクルを１回実行する。ＭＡＩ
Ｎアービタ５１２は、ＲＸ ＡＣＴアービタ５１４にＣ
ＴデータをＣＴ ＢＵＦ ５２８へ転送させる前に受信
先のポートが使用中かどうかをチェックする。ＭＡＩＮ
アービタ５１２は、もし受信先ポートが使用中であるこ
とを確認すれば、それぞれのＲＸＭＥＭＣＹＣビットを
セットし、送信元ポートのそれぞれのＲＸＡＣＴＣＹＣ
ビットをクリアし、送信元と受信先のポートの動作モー
ドをミッドパケット暫定ＣＴモードに変更する。
【０１０３】ＴＸ ＮＷアービタ５１５は、ＴＸ ＢＵ
Ｆ ５２４および５２６のいずれかから、データをＨＳ
Ｂ ２０６へＳｎＦの動作モードで転送する。ＴＸ Ｎ
Ｗアービタ５１５は、ＴＸＮＥＷＣＮＴ番号を更新し、
ＴＲＡＮＳＭＩＴ ＬＩＳＴ５１０をチェックしてその
送信決定基準に合致しているポートはＰＯＲＴ０〜ＰＯ
ＲＴ２８のいずれであるかを判断する。ＴＸ ＮＷアー
ビタ５１５の送信決定基準に適合するポートは、それぞ
れのＴＸＩＮＱＵＥおよびＴＸＭＥＭＣＹＣビットがア
サートされており、それぞれのＴＸＡＣＴＣＴＣＹＣビ
ットがアサートされていないポートである。ＴＸ ＮＷ
アービタ５１５は、その送信決定基準を満たしている複
数のポート間で、選択したアービトレーション・スキー
ムに従って調停を行う。１つのポートを選択して、ＴＸ
ＢＵＦ ５２４および５２６のいずれかから選択され
た受信先ポートへのライト・サイクルを定義した後、Ｔ
Ｘ ＮＷアービタ５１５はＭＡＩＮアービタ５１２に対
してライト・サイクルを実行するよう要求する。ＴＸ
ＮＷアービタ５１５がＭＡＩＮアービタ５１２によって
次に選択されたとき、ＴＸ ＮＷアービタ５１５はサー
ビスを受けるべく選択されたポートのＴＸＩＮＱＵＥビ
ットをクリアする。このプロセスをＴＸＮＷアービタ５
１５は連続的に繰り返す。
【０１０４】次に図２４を参照する。ＥＰＳＭ ２１０
内のＭＣＢ ４０４の詳細ブロック図である。ＭＣＢ構
成レジスタ４４８は図２４に示されていないが以下に説
明されており、ここで解説する多数の機能ブロックによ
り、必要に応じて適切な理解が得られる。ＭＣＢ ４０
４は、バス４２０を介してＭＣＢインタフェース４１４
に結合されているハッシュ・コントローラ６０２を含
む。ハッシュ・コントローラ６０２は、メモリ２１２か
ら取り出されたデータを格納するハッシュ・キャシュ・
テーブル６０３をオプションとして含む。ハッシュ・キ
ャシュ６０３を使用すれば、メモリ２１２から最近取り
出されたデータに対する速いアクセスが可能となり、最
近アクセスされた情報を取り出す場合に、もう一度メモ
リ・サイクルを実行する必要が無くなる。ハッシュ・コ
ントローラ６０２は、バス６１０を介して４入力アドレ
ス・マルチプレクサ（ｍｕｘ）６３０の１つの複線入力
に結合されたアドレス／長さ／状態、ＡＤ／ＬＮ／ＳＴ
（ＡＤｄｒｅｓｓ／ＬｅＮｇｔｈ／ＳＴａｔｕｓ）出力
を含む。ＡＤ／ＬＮ／ＳＴ出力は、メモリ２１２のアド
レス、バースト・サイクルを実行すべきか否かを決定す
るトランザクションの長さ、およびリード／ライト（Ｒ
／Ｗ）信号、バイト・イネーブル、ページ・ヒット信
号、ロック信号といった種々の状態信号を定義する。Ｄ
ＲＡＭ要求／許可／ストローブ／制御、ＤＲＡＭ ＲＱ
／ＧＴ／ＳＴＢ／ＣＴＬ（ＤＲＡＭ ＲｅＱｕｅｓｔ／
ＧｒａｎＴ／ＳＴｒｏＢｅ／ＣｏｎＴｒｏＬ）制御６２
８は、ＤＲＡＭメモリ・アービタ６３８およびハッシュ
・コントローラ６０２のＤＲＡＭＲＱ／ＧＴ／ＳＴＢ／
ＣＴＬ入力に結合されている。ｍｕｘ ６３０の出力は
ＤＲＡＭメモリ・コントローラ６３６のＡＤ／ＬＮ／Ｓ
Ｔ入力に供給され、ＤＲＡＭメモリ・コントローラ６３
６はメモリ・バス２１４を介して、さらにメモリ２１２
に結合されている。ハッシュ・コントローラ６０２は、
ＤＲＡＭメモリ・コントローラ６３６からデータ・バス
６１８を介してデータを受け取るためのデータ入力（Ｄ
ＩＮ）を持っている。
【０１０５】ＲＸ ＨＣＢインタフェース６０１は、Ｍ
ＤＯ［３１：０］信号を含むバス４２０に結合されてお
り、４入力データ・マルチプレクサ（ｍｕｘ）６３２の
１番目の複線入力にバス６２０を介してデータを供給す
るためのデータ出力（ＤＯＵＴ）を含む。ここでｍｕｘ
６３２は、その出力をＤＲＡＭコントローラ６３６の
ＭｅｍＤａｔａＯｕｔ入力に供給する。ＲＸ ＨＣＢイ
ンタフェース６０１は、ＤＲＡＭ ＲＱ／ＧＴ／ＳＴＢ
／ＣＴＬ信号６２８のストローブおよび制御信号を受け
取るためのＳＴＢ／ＣＴＬ入力を含む。ＲＸコントロー
ラ６０４はバス４２０に結合されており、マルチプレク
サ６３０の２番目の入力にバス６１２を介して結合され
ているＡＤ／ＬＮ／ＳＴ出力を持っている。ＲＸコント
ローラ６０４は、ｍｕｘ ６３２の２番目の入力にバス
６２２を介して結合されているデータ出力ＤＯＵＴ、バ
ス６１８に結合しているデータ入力ＤＩＮ、静的ＲＡＭ
（ＳＲＡＭ）６５０関連のＳＲＡＭ ＲＱ／ＧＴ／ＳＴ
Ｂ／ＣＴＬ信号６５４を受け取るためのＳＲＡＭ ＲＱ
／ＧＴ／ＳＴＢ／ＣＴＬ入力、およびＤＲＡＭ ＲＱ／
ＧＴ／ＳＴＢ／ＣＴＬ信号６２８を受け取るためのＤＲ
ＡＭ ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ入力を持っている。
【０１０６】ＴＸ ＨＣＢインタフェース６０５は、Ｍ
ＤＩ［３１：０］信号を含むバス４２０に結合されてお
り、バス６１８に結合されているデータ入力ＤＩＮとＤ
ＲＡＭ ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ信号６２８のスト
ローブおよび制御信号を受け取るＳＴＢ／ＣＴＬ入力を
持っている。ＴＸコントローラ６０６はバス４２０に結
合されており、ｍｕｘ ６３０の３番目の入力にバス６
１４を介して供給されるＡＤ／ＬＮ／ＳＴ出力、ｍｕｘ
６３２の３番目の入力にバス６２４を介して結合され
ているデータ出力ＤＯＵＴ、バス６１８に結合されてい
るデータ入力ＤＩＮ、ＳＲＡＭ ＲＱ／ＧＴ／ＳＴＢ／
ＣＴＬ信号６５４を受け取るためのＳＲＡＭ ＲＱ／Ｇ
Ｔ／ＳＴＢ／ＣＴＬ入力、およびＤＲＡＭ ＲＱ／ＧＴ
／ＳＴＢ／ＣＴＬ信号６２８を受け取るためのＤＲＡＭ
ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ入力を持っている。ＰＣ
Ｂインタフェース４２４は、マルチプレクサ６３０の４
番目の入力にバス６１６を介して結合されているＡＤ／
ＬＮ／ＳＴ出力、マルチプレクサ６３２の４番目の入力
にバス６２６を介して結合されているデータ出力ＤＯＵ
Ｔ、バス６１８に結合されているデータ入力ＤＩＮ、Ｓ
ＲＡＭ ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ信号６５４を受け
取るためのＳＲＡＭ ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ入
力、およびＤＲＡＭ ＲＱ／ＧＴ／ＳＴＢ／ＣＴＬ信号
６２８を受け取るためのＤＲＡＭ ＲＱ／ＧＴ／ＳＴＢ
／ＣＴＬ入力を持っている。
【０１０７】ハッシュ・コントローラ６０２、ＲＸコン
トローラ６０４、ＴＸコントローラ６０６、ＰＣＢイン
タフェース４２４、ＲＸ ＨＣＢインタフェース６０
１、およびＴＸ ＨＣＢインタフェース６０５は、それ
ぞれＳＴＢ信号を用いてデータ・フローを同期させる
が、ＳＴＲＯＢＥ＊信号のアサートで、データがいつリ
ード・サイクルに有効であるか、あるいはデータがいつ
ライト・サイクルに取り出されるかを判断する。ＣＴＬ
信号は、例えばデータ・サイクルの完了時を表示する信
号のような種々の制御信号である。
【０１０８】ＤＲＡＭアービタ６３８はさらに、メモリ
制御信号（ＭＥＭＣＴＬ）でＤＲＡＭコントローラ６３
６に結合し、マルチプレクサ制御信号（ＭＵＸＣＴＬ）
をマルチプレクサ ６３０、６３２の選択入力に供給す
る。ＭＥＭＣＴＬ信号は、一般に各メモリ・サイクルの
開始と終了を表示する。このように、ハッシュ・コント
ローラ６０２、ＲＸコントローラ６０４、ＴＸコントロ
ーラ６０６、およびＰＣＢインタフェース４２４は、そ
れぞれの要求信号をアサートすることによって、メモリ
２１２に対してメモリ・サイクルを実行するためにＤＲ
ＡＭコントローラ６３６へのアクセスの調停を行う。Ｄ
ＲＡＭアービタ６３８は要求信号を受け取って、要求し
ているデバイス６０２、６０４、６０６、および４２４
の１つに対応する許可（ＧＴ）信号をアサートすること
により、そのデバイスに対してアクセスを許可する。い
ったんアクセスが許可されると、ＤＲＡＭアービタ６３
８はマルチプレクサ６３０および６３２へのＭＵＸＣＴ
Ｌ信号をアサートし、デバイス６０２、６０４、６０
６、および４２４のうち選択された１つが必要に応じて
メモリ・サイクルを実行すべくＤＲＡＭコントローラ６
３６に対するアクセスを可能とし、そしてＭＥＭＣＴＬ
信号の１つがアサートされてＤＲＡＭコントローラ６３
６に対しサイクルの開始を示す。ＤＲＡＭコントローラ
６３６は、ＭＥＭＣＴＬ信号の１つをアサートまたは抑
止してメモリ・サイクルの完了を示す。
【０１０９】ハッシュ・コントローラ６０２は、ＨＡＳ
Ｈ ＲＥＱ ＬＯＧＩＣ ５３２と交信してハッシュ手
順を実行し、ＨＡＳＨ ＲＥＱ ＬＯＧＩＣ ５３２に
格納されている新しいパケット・ヘッダの処理方法を決
定する。ハッシュ・コントローラ６０２は、アサートさ
れたＨＡＳＨ＿ＲＥＱ＊信号を検知し、ＨＡＳＨ＿ＤＡ
＿ＳＡ［１５：０］信号から送信元および受信先のメデ
ィア・アクセス制御（ＭＡＣ）信号を取り出し、ＨＡＳ
Ｈ＿ＳＴＡＴＵＳ［１：０］を判定するために、そして
もし受信先のポート番号がメモリ２１２内に予め格納さ
れていれば、それをＨＡＳＨ＿ＤＳＴＰＲＴ［４：０］
上に供給するためにハッシュ手順を実行する。ＲＸコン
トローラ６０４およびＲＸ ＨＣＢインタフェース６０
１は、ＲＸ ＢＵＦ ５２０、５２２からのデータを制
御し、メモリ２１２へ転送する。ＴＸコントローラ６０
６およびＴＸ ＨＣＢインタフェース６０５は、主とし
てメモリ２１２からのデータを制御し、ＴＸ ＢＵＦ
５２４、５２６へ転送する。ＰＣＢインタフェース４２
４によって、ＣＰＵ ２３０はメモリ２１２、およびＳ
ＲＡＭ ６５０のメモリ内のデータにより直接的にアク
セスすることができる。
【０１１０】トローラ６０４およびＲＸ ＨＣＢインタ
フェース６０１は、ＲＸ ＢＵＦ５２０、５２２からの
データを制御し、メモリ２１２へ転送する。ＴＸコント
ローラ６０６およびＴＸ ＨＣＢインタフェース６０５
は、主としてメモリ２１２からのデータを制御し、ＴＸ
ＢＵＦ ５２４、５２６へ転送する。ＰＣＢインタフ
ェース４２４によって、ＣＰＵ ２３０はメモリ２１
２、およびＳＲＡＭ６５０のメモリ内のデータにより直
接的にアクセスすることができる。
【０１１１】ＳＲＡＭ ６５０はＳＲＡＭコントローラ
６５２に結合しており、ＳＲＡＭコントローラ６５２は
さらにＲＸコントローラ６０４、ＴＸコントローラ６０
６、およびＰＣＢインタフェース４２４にバス６５３を
介して結合している。ＳＲＡＭアービタ６５１は、制御
信号ＳＣＴＬでＳＲＡＭコントローラ６５２に結合して
おり、さらにＰＣＢインタフェース４２４によるＳＲＡ
Ｍ ６５０へのアクセスを制御するためにＳＲＡＭ Ｒ
Ｑ／ＧＴ／ＳＴＢ／ＣＴＬ信号６５４、およびＤＲＡＭ
アービタ６３８によるＤＲＡＭコントローラ６３６への
アクセス制御と同様に、ＴＸコントローラ６０６および
ＲＸコントローラ６０４にバス６５３を介して結合して
いる。
【０１１２】ＭＣＢ ４０４は、本明細書で後に詳述す
るように、パケット制御レジスタおよびその他のデータ
を格納するＳＲＡＭ ６５０を含む。パケット制御レジ
スタは、ポートごとのＲＥＣＥＩＶＥ ＳＥＣＴＯＲ
ＣＨＡＩＮ、ポートごとのＴＲＡＮＳＭＩＴ ＰＡＣＫ
ＥＴ ＣＨＡＩＮ、およびメモリ２１２の空きメモリ・
セクタのＦＲＥＥＰＯＯＬ ＣＨＡＩＮへの１組のポイ
ンタを含む。パケット制御レジスタは、さらにネットワ
ーク１０２内におけるパケット・データの流れの制御を
可能とする制御情報やパラメータを含む。メモリ２１２
は、隣接した同一サイズの複数のセクタで編成されてい
るパケット・メモリ・セクションを含む。これらのセク
タは、初期にはアドレス・ポインタ、あるいは同様な手
段で相互にリンクされてをＦＲＥＥＰＯＯＬ ＣＨＡＩ
Ｎ形成している。ポートからパケット・データが受け取
られると、これらのセクタはＦＲＥＥＰＯＯＬ ＣＨＡ
ＩＮから取り出され、そのポートのＲＥＣＥＩＶＥ Ｓ
ＥＣＴＯＲ ＣＨＡＩＮに追加される。さらにそのパケ
ットは、それが送信時に送られるべき１つまたは複数の
受信先のポートの１つまたは複数のＴＲＡＮＳＭＩＴ
ＰＡＣＫＥＴ ＣＨＡＩＮにリンクされる。バス６５３
によって、ＲＸコントローラ６０４、ＴＸコントローラ
６０６、およびＣＰＵインタフェース４３６はメモリ２
１２内のデータのパケット・チェーンへのポインタを含
んでいるパケット制御レジスタにアクセスすることがで
きる。
【０１１３】ＤＲＡＭコントローラ６３６は、メモリ２
１２内のデータを保持するためのメモリ・リフレッシュ
・ロジック６６０を含む。リフレッシュ・ロジック６６
０は、メモリ・バス２１４に結合されているＦＰＭ Ｄ
ＲＡＭ、ＥＤＯ ＤＲＡＭ、あるいは同期ＤＲＡＭのよ
うな各種のメモリのタイプに従って動作する順応性を備
えている。このようにして、ＣＰＵ ２３０はリフレッ
シュの機能が不要となり、動作能率およびパフォーマン
スが向上する。ＭＣＢ構成レジスタ４４８内にある１０
ビットのメモリ・リフレッシュ・カウンタ（ＭＲＣ）
は、リフレッシュ要求間のクロック・サイクルの数を定
義する。その期間は１５．２６μｓに等しいかそれより
短いことが望ましい。既定値は２０８ｈであり、“ｈ”
は１６進数を示すが、これによって３０ ｎｓのＣＬＫ
サイクルでのリフレッシュ期間はおよそ１５．６０μｓ
となる。ＭＲＣカウンタはタイムアウトでＤＲＡＭアー
ビタ６３８への信号ＲＥＦＲＥＱをアサートし、ＤＲＡ
Ｍアービタ６３８はＤＲＡＭコントローラ６３６へのＭ
ＥＭＣＴＬ信号の１つをアサートし、メモリ・リフレッ
シュ・ロジック６６０に対しリフレッシュ・サイクルを
実行するよう指示する。ＭＣＢ構成レジスタ４４８は、
メモリ２１２のメモリのタイプ、速度、および構成を定
義するメモリ制御レジスタ（ＭＣＲ）を含む。例えば、
ＭＣＲの２ビットはメモリのタイプがＦＰＭ、ＥＤＯ、
および同期ＤＲＡＭのいずれであるかを表す。別の１ビ
ットは、メモリの速度が５０および６０ ｎｓのいずれ
であるかを示す。その他のビットは、選択したタイプの
ＤＲＡＭの特定のモードを定義し、パリティ・エラーの
ような誤りも表示する。
【０１１４】次に図２５を参照する。ＰＣＢ ４０６の
詳細ブロック図である。ＣＰＵバス２１８がＣＰＵイン
タフェース４３２の中のＣＰＵインタフェース・ロジッ
ク７００に結合しており、ＣＰＵインタフェース・ロジ
ック７００は、さらにＱＣ／ＣＰＵバス２０４とインタ
フェースするためにバス７０１を経由してＱＣ／ＣＰＵ
インタフェース７０２に結合している。ＣＰＵインタフ
ェース・ロジック７００は、ＦＩＦＯ ４３０内の１６
バイトの受信バッファＲＸ ＢＵＦ ７０６にデータを
供給し、これがＭＣＢバス４２８上のデータをアサート
する。ＭＣＢバス４２８は、ＣＰＵインタフェース・ロ
ジック７００にデータを供給すべく、これもまたＦＩＦ
Ｏ ４３０内にある１６バイトの送信バッファＴＸ Ｂ
ＵＦ ７０８にデータを入れる。ＭＣＢインタフェース
４２６はＣＰＵインタフェース・ロジック７００とＭＣ
Ｂバス４２８との間のデータの流れを制御する。ＣＰＵ
インタフェース・ロジック７００は、バス信号７０３で
ＲＸ ＢＵＦ ７０６、ＴＸ ＢＵＦ ７０８、および
ＭＣＢインタフェース４２６と結合している。
【０１１５】ＣＰＵインタフェース・ロジック７００
は、バス４４２を介してレジスタ・インタフェース４４
０に結合されており、レジスタ・インタフェース４４０
によってＥＰＳＭ ２１０内の他の構成レジスタにアク
セスが可能となる。ＣＰＵインタフェース・ロジック７
００は、割り込みレジスタ、構成レジスタ、パケット情
報レジスタ、メモリ関連のレジスタ、設定／状態レジス
タ、インタフェース／監視（モニタ）レジスタ、統計レ
ジスタ、モード・レジスタ、アービトレーション・レジ
スタなどのような、ＣＰＵ ２３０の入出力（Ｉ／Ｏ）
空間を定義する。
【０１１６】ＣＰＵ ２３０は、パワーアップとコンフ
ィギュレーションの間にＰＣＢレジスタ７０４内の初期
値ないしは既定値をプログラミングする。例えば、ＣＰ
Ｕ２３０はＰＣＢレジスタ７０４内のＰＯＲＴ ＳＰＥ
ＥＤ ＲＥＧＩＳＴＥＲのプログラミングを行うが、こ
れは各ポートの速度を定義するビットマップである。示
した実施例では、１０または１００ ＭＨｚである。ま
た、ＰＯＲＴ ＴＹＰＥ ＲＥＧＩＳＴＥＲも定義され
るが、これはＱＣとＴＬＡＮ間のポートのタイプを定義
するビットマップである。普通、これらのレジスタは動
作中に変更されることはないが、必要に応じて再プログ
ラミングすることもできる。
【０１１７】ＰＣＢレジスタ７０４のその他のレジスタ
は動作中に使用される。例えば、ＰＣＢレジスタはＩＮ
ＴＥＲＲＵＰＴ ＳＯＵＲＣＥレジスタおよびＰＯＬＬ
ＩＮＧ ＳＯＵＲＣＥレジスタを含む。ＩＮＴＥＲＲＵ
ＰＴ ＳＯＵＲＣＥレジスタは１組の割り込みビット、
ＭＣＢ＿ＩＮＴ、ＭＥＭ＿ＲＤＹ、ＰＫＴ＿ＡＶＡＩ
Ｌ、ＢＵＦ＿ＡＶＡＩＬ、ＡＢＯＲＴ＿ＰＫＴ、および
ＳＴＡＴ＿ＲＤＹを含む。ＰＫＴ＿ＡＶＡＩＬおよびＢ
ＵＦ＿ＡＶＡＩＬ割り込みビットは、ＰＣＢ＿ＰＫＴ＿
ＡＶＡＩＬ＊およびＰＣＢ＿ＢＵＦ＿ＡＶＡＩＬ＊信号
にそれぞれ対応する。少なくとも１つのＣＰＵ＿ＩＮＴ
＊信号がＣＰＵ ２３０に用意され、このＣＰＵ＿ＩＮ
Ｔ＊信号がアサートされたときＣＰＵ ２３０がＩＮＴ
ＥＲＲＵＰＴ ＳＯＵＲＣＥレジスタを読み取って割り
込み元を特定する。ＭＣＢ＿ＩＮＴ割り込みビットは、
割り込みがＭＣＢ ４０４内で発生したことをＣＰＵ
２３０に知らせる。ＭＥＭ＿ＲＤＹ割り込みビットは、
要求されたメモリ２１２のデータがＦＩＦＯ ４３０内
に存在することをＣＰＵ ２３０に通知する。ＰＫＴ＿
ＡＶＡＩＬ割り込みビットは、ＣＰＵ ２３０が処理す
べきパケット・データが存在することをＣＰＵ ２３０
に通知する。ＢＵＦ＿ＡＶＡＩＬ割り込みビットは、Ｃ
ＰＵ ２３０がパケット・データを送るために使用する
バッファ・スペースがあることをＣＰＵ ２３０に通知
する。ＡＢＯＲＴ＿ＰＫＴは、ＡＢＯＲＴ＿ＩＮ＊信号
がアサートされたことをＣＰＵ ２３０に通知する。Ｓ
ＴＡＴ＿ＲＤＹ割り込み信号は、要求されたＱＣデバイ
ス２０２からの統計情報がＦＩＦＯ ４３０内に存在す
ることをＣＰＵ ２３０に通知する。ＰＯＬＬＩＮＧ
ＳＯＵＲＣＥレジスタは、割り込みがマスクされてポー
リング方式が適用されている場合の、各割り込みビット
のコピーを含む。
【０１１８】ＣＰＵインタフェース・ロジック７００
は、ＦＩＦＯ ４３４内の６４バイトの受信バッファＲ
Ｘ ＢＵＦ ７１０にデータを供給し、これがＨＣＢバ
ス４３８上のデータをアサートする。ＦＩＦＯ ４３４
内の送信バッファＴＸ ＢＵＦ７１２は、ＣＰＵインタ
フェース・ロジック７００にデータを供給すべく、ＨＣ
Ｂバス４３８から受信データを受け取る。ＣＰＵインタ
フェース・ロジック７００は、バス信号７０５でＲＸ
ＢＵＦ ７１０、ＴＸ ＢＵＦ ７１２、およびＱＣ／
ＨＣＢインタフェース４３６と結合されている。ＱＣ／
ＨＣＢインタフェース４３６は、ＣＰＵインタフェース
・ロジック７００、ＲＸおよびＴＸ ＢＵＦ ７１０、
７１２、およびＨＣＢバス４３８と結合しており、ＨＣ
Ｂ ４０２とＰＣＢ ４０６との間のデータ転送を制御
する。
【０１１９】図２６は、ＣＰＵインタフェース７００の
詳細ブロック図である。ＣＰＵ制御／状態信号２１８ｂ
は制御ロジック７１３にアサートされる。制御ロジック
７１３は、ＣＰＵトラッカ状態マシン７１７およびオル
ターネット・メモリ・コントロール状態マシン７１８と
結合している。ＣＰＵバス２１８のアドレス／データ・
ポーション２１８ａは多重化されたバスであり、ＰＣＢ
４０６の他の部分からのデータがＣＰＵ ２３０への
ＣＰＵアドレス／データ・ポーション２１８ａ上でアサ
ートされるべく、バス・イネーブル・ロジック７１６に
供給される。ＣＰＵ ２３０はアドレス復号／要求生成
ロジック７１４をアサートし、そのロジック７１４は複
数の要求信号をＣＰＵトラッカ状態マシン７１７および
オルターネット・メモリ・コントロール状態マシン７１
８を含むＰＣＢ ４０６の他の部分に供給する。１組の
ＣＰＵ情報ラッチ７１５はＣＰＵ ２３０からアドレス
およびデータを受け取り、本明細書で後に詳述するよう
に、ＰＣＢ ４０６の他の部分へのラッチされたアドレ
スおよびラッチされたデータをアサートする。ＣＰＵサ
イクルを監視し、制御するために、ＣＰＵ制御信号がア
ドレス復号／要求生成ロジック７１４、ＣＰＵトラッカ
状態マシン７１７、およびオルターネット・メモリ・コ
ントロール状態マシン７１８間に供給される。
【０１２０】図２７は、ＱＣ／ＨＣＢインタフェース・
ロジック７０２の詳細ブロック図である。ＱＣ／ＨＣＢ
インタフェース・ロジック７０２は、ＣＰＵ ２３０と
ＱＣデバイス２０２との間で、例えばＣＰＵ ２３０の
３２ビットとＱＣデバイス２０２の１６ビット間のフォ
ーマット変換のような、一般に比較的トランスペアレン
トなインタフェースを実現するように動作する。ＲＥＧ
ＩＳＴＥＲ ＲＥＱＵＥＳＴ信号がアドレス復号／要求
生成ロジック７１４からＣＰＵトラッカ状態マシン７１
７に供給され、ＣＰＵトラッカ状態マシン７１７は、１
６ビットと３２ビット間のフォーマット変換のためにデ
ィスアセンブリ／アセンブリ状態マシン７２２に結合さ
れている。ディスアセンブリ／アセンブリ状態マシン７
２２は、バス７０１を介してＣＰＵインタフェース７０
０と、およびＱＣ／ＣＰＵバス２０４を介してＱＣデバ
イス２０２とそれぞれインタフェースするために、１組
のデータ、アドレス、制御信号ドライバ／レシーバ７２
４に結合している。統計バッファ７２６は、ＱＣ／ＣＰ
Ｕバス２０４から統計データおよびその他の情報を受け
取り、そのデータをバス７０１を介してＣＰＵインタフ
ェース７００に供給する。ＳＴＡＴＩＳＴＩＣＳ ＲＥ
ＱＵＥＳＴ信号が、アドレス復号／要求生成ロジック７
１４からディスアセンブリ／アセンブリ状態マシン７２
２とＱＣ／ＣＰＵバス状態マシン７３０に結合してい
る、スタティスティクス・リクェスト状態マシン７２８
に供給される。ＱＣ／ＣＰＵバス状態マシン７３０はさ
らに、ディスアセンブリ／アセンブリ状態マシン７２お
よび１組のデータ、アドレス、制御信号ドライバ／レシ
ーバ７２４に結合している。このようにして、ポート１
０４の統計およびその他の情報収集、さらにポート１０
４の構成変更のために、ＣＰＵ２３０はデータの流れや
ＨＳＢ ２０６の動作を妨げることなくＱＣデバイス２
０２に対して比較的完全で独立したアクセスができるよ
うになっている。
【０１２１】ＣＰＵ２３０は、ＰＣＢレジスタ７０４内
のＱＣ ＳＴＡＴＩＳＴＩＣＳ ＩＮＦＯＲＭＡＴＩＯ
Ｎレジスタに書き込むことによってＥＰＳＭ ２１０に
対しＱＣデバイス２０２から統計および状態情報を取り
出すよう要求する。ＣＰＵ２３０は、ＱＣデバイス２０
２の１つに対応する番号、ポート番号、指定したポート
に関する開始レジスタの番号、および指定したポートに
ついて読み取るべきレジスタの数を供給して統計情報を
要求する。図２７に示されるように、ＱＣＳＴＡＴＩＳ
ＴＩＣＳ ＩＮＦＯＲＭＡＴＩＯＮレジスタへの書き込
みによってＱＣ ＳＴＡＴＩＳＴＩＣＳ ＲＥＱＵＥＳ
Ｔ信号がアサートされる。統計リクエスト状態マシン７
２８は、１組のデータ、アドレス、制御信号ドライバ／
レシーバ７２４を経由してＱＣ／ＣＰバス２０４上で指
示された要求を行う。ＣＰＵインタフェース７００は、
当該のＣＨＩＰ ＳＥＬＥＣＴｍ＊信号を用いて１つか
複数の当該のＱＣデバイス２０２に対して必要なリード
・サイクルを実行し、その情報を統計バッファ７２６に
書き込む。
【０１２２】要求されたデータがすべて取り出されて統
計バッファ７２６に格納されると、ＣＰＵインタフェー
ス７００はＰＣＢレジスタ内のＰＯＬＬＩＮＧ ＳＯＵ
ＲＣＥレジスタのＳＴＡＴ＿ＲＤＹビットを更新し、Ｉ
ＮＴＥＲＲＵＰＴ ＳＯＵＲＣＥレジスタ内のＳＴＡＴ
＿ＲＤＹ割り込みビットをセットする。ＥＰＳＭ２１０
はＣＰＵ２３０へのＣＰＵ＿ＩＮＴ＊信号をアサート
し、ＣＰＵ２３０はこれに応答してＩＮＴＥＲＲＵＰＴ
ＳＯＵＲＣＥレジスタを読み取り、割り込み元を特定
する。もし割り込みがマスクされていれば、ＣＰＵ２３
０はポーリング・ルーチン中にＰＯＬＬＩＮＧ ＳＯＵ
ＲＣＥレジスタのＳＴＡＴ＿ＲＤＹビットを検知する。
このようにして、ＣＰＵ２３０は要求が割り込みか、割
り込みがマスクされていればポーリングのメカニズムに
よって完了したことを判断する。もしポーリング・メカ
ニズムを適用するのであれば、プログラミングによって
ＳＴＡＴ＿ＲＤＹ割り込みを必要に応じてマスクするこ
とができる。ＣＰＵ２３は、応答方式により１つまたは
連続した複数のプロセッサ・サイクルで、統計バッファ
７２６から統計情報をすべて取り出す。ＣＰＵバス２１
８上のプロセッサ・サイクルは標準どおりのプロセッサ
・バス・サイクルでよいが、大量データの転送にはバー
ストのサイクルが望ましい。
【０１２３】勿論いくつかの別の実施形態が企図され
る。第１の別の実施形態においては、ＣＰＵ２３０がＱ
Ｃデバイス２０２のいずれかに対応する番号を供給する
だけで、ＥＰＳＭ２１０が応答してＱＣデバイス２０２
のすべてのポートのすべてのレジスタ３０６のデータを
全部収集する。第２の代案実施例においては、ＣＰＵ２
３０がグローバルな統計情報の要求を出すだけで、すべ
てのＱＣデバイス２０２のすべてのレジスタ３０６の情
報が収集される。しかし、ＣＰＵ２３０は一回につきポ
ート１０４の１つだけの情報を必要とする点に留意す
る。
【０１２４】ＣＰＵ２３０が、ＥＰＳＭ ２１０に対す
るただ１回の要求でポート１０４のいずれに関する統計
情報をも、すべて取り出すことができることは高い評価
に値する。特に、要求を出す場合はＱＣ ＳＴＡＴＩＳ
ＴＩＣＳ ＩＮＦＯＲＭＡＴＩＯＮレジスタが１つのコ
マンドでＣＰＵ２３０によって書き込まれる。その後Ｃ
ＰＵ２３０は、ＱＣデバイス２０２からの応答の待機に
拘束されることなく、自由に他のタスクを実行に移るこ
とができる。その代わりにＥＰＳＭ ２１０がＱＣ／Ｃ
ＰＵバス２０４を介して個々の統計読み取り要求を実行
し、全部のデータを収集する。ＣＰＵ２３０に対する通
知が割り込み信号、もしくはポーリング・メカニズムに
よって行われ、ＣＰＵ２３０は要求したすべての情報を
取り出すことができる。その結果、ＣＰＵ２３０のプロ
セッサ時間の使用効率が向上する。
【０１２５】図２８は、ＣＰＵインタフェース７００と
ＭＣＢ ４０４間のインタフェースの詳細ブロック図で
ある。アドレス復号／要求生成ロジック７１４からのメ
モリ要求信号が、アドレス生成ロジック７４６およびＦ
ＩＦＯ状態／割り込み生成ロジック７４２に結合してい
るＦＩＦＯアクセス状態マシン７４０に供給される。Ｒ
Ｘ ＢＵＦ ７０６およびＴＸ ＢＵＦ ７０８を含む
ＦＩＦＯブロック７４８が、アドレス生成ロジック７４
６とＦＩＦＯ状態／割り込み生成ロジック７４２に結合
している。アドレス生成ロジック７４６およびＦＩＦＯ
状態／割り込み生成ロジック７４２は、バス７０３を介
してＣＰＵインタフェース７００と、およびＭＣＢバス
４２８を介してＭＣＢ４０４とそれぞれインタフェース
するために、両方とも１組のデータ、アドレス、制御信
号ドライバ／レシーバ７４４に結合している。
【０１２６】図２９は、ＣＰＵインタフェース７００と
ＨＣＢ４０２間のインタフェースの詳細ブロック図であ
る。アドレス復号／要求生成ロジック７１４からのパケ
ット読み出し要求信号が、ＴＸ ＢＵＦ ７１２を含む
送信バッファ７６２に結合されている送信パケット状態
マシン７６０に供給される。アドレス復号／要求生成ロ
ジック７１４からのパケット書き込み要求信号が、ＲＸ
ＢＵＦ ７１０を含む受信バッファ７７０に結合され
ている受信パケット状態マシン７６８に供給される。送
信バッファ７６２および受信バッファ７７０は、バス７
０５を介してＣＰＵインタフェース７００と、およびＨ
ＣＢバス４３８を介してＨＣＢ ４０２とそれぞれイン
タフェースするために、両方とも１組のデータ、アドレ
ス、制御信号ドライバ／レシーバ７６４に結合してい
る。
【０１２７】次に図３０を参照する。ＴＰＩ ２２０の
簡略ブロック図であり、これの全体を示している。ＴＰ
Ｉ２２０は、ＨＳＢ２０６とＰＣＩバス２２２との間に
介在してデータ転送を行い、ＴＬＡＮ ２２６とＥＰＳ
Ｍ ２１０との間でネットワーク・データの受け渡しを
行う。ＴＰＩ２２０はＨＳＢ２０６上でスレーブとして
動作し、ＥＰＳＭ２１０のポーリングに応答し、そして
ＱＣデバイス２０２と同じようにＥＰＳＭ２１０とデー
タの受け渡しを行う。ＰＣＩバス２２２側では、ＴＰＩ
２２０がＰＣＩバス２２２を介して４つのＴＬＡＮ２２
６（ＰＯＲＴ２４、ＰＯＲＴ２５、ＰＯＲＴ２６、およ
びＰＯＲＴ２７）のそれぞれとネットワーク・データの
受け渡しを行う。
【０１２８】ＴＰＩ ２２０は、ＨＳＢコントローラ８
０４、ＰＣＩバス・コントローラ８０２、およびメモリ
８０６を含む。ＰＣＩバス・コントローラ８０２は、Ｐ
ＣＩバスの標準に従ってＰＣＩバス２２２とインタフェ
ースし、ＴＰＩ２２０とＰＣＩバス２２２との間のデー
タ転送を簡便化する。ＰＣＩバス標準は、ＩｎｔｅｌＡ
ｒｃｈｉｔｅｃｔｕｒｅ Ｌａｂとその業界のパートナ
ー各社によって定義されているものである。ＨＳＢコン
トローラ８０４は、ＨＳＢ２０６の定義済み動作に従っ
てＨＳＢ ２０６とインタフェースし、ＴＰＩ２２０と
ＥＰＳＭ２１０との間のデータ転送を簡便化する。メモ
リ８０６は１個所に集中あるいは分散配置することがで
き、複数のデータ・バッファ８０７および１つの制御リ
スト・メモリ８０８を含む。データ・バッファ８０７
は、ＰＣＩバス２２２とＨＳＢ２０６との間のデータ転
送を簡便化するための一時的なメモリとして機能する。
制御リスト・メモリ８０８はＰＣＩバス２２２上におけ
る各ＴＬＡＮ ２２６のバス・マスタ動作を簡便化す
る。
【０１２９】次に図３１を参照する。ＴＰＩ ２２０の
詳細ブロック図である。ＴＰＩ２２０は、ＰＣＩバス２
２２とのインタフェースに用いられるバッファ、ドライ
バ、および関連の回路を含んだＰＣＩバス・インタフェ
ース・ロジック８１０を含む。本実施例のＰＣＩバス２
２２は、データ幅が３２ビットで３３ ＭＨｚのクロッ
ク周波数で動作する。しかし、ＰＣＩバス２２２のデー
タ幅は特にこれでなくてもよく、また動作クロックも、
例えば６６ ＭＨｚといった任意の、あるいは使用可能
ないずれの周波数でも構わないことはもとより理解され
ている。ＴＰＩ２２０はＰＣＩアービタ８１１を含み、
これがＰＣＩバス２２２へのアクセスとこれの制御につ
いてＴＬＡＮ ２２６、ＴＰＩ ２２０、およびＣＰＵ
２３０のそれぞれの間で調停を行う。特に、ＴＬＡＮ
２２６、ＴＰＩ ２２０、およびＣＰＵ２３０は、そ
れぞれいくつかの要求信号ＲＥＱｍの１つをアサートし
てＰＣＩバス２２２の制御を要求する。ＲＥＱｍ信号は
ＰＣＩアービタ８１１に受け取られる。ＰＣＩアービタ
８１１は、応答してそれぞれの許可信号ＧＮＴｍをアサ
ートすることによって要求しているデバイスの１つに制
御を許可する。ＰＣＩアービタ８１１は必要に応じて他
のアービトレーション・スキームを適用することもでき
るが、図解した実施形態においては、ＰＣＩアービタ８
１１による調停はラウンドロビン法に基づいている。１
つのＴＬＡＮ ２２６にＰＣＩバス２２２の制御を許可
した後で、ＰＣＩアービタ８１１はＴＬＡＮ選択信号
（ＴＳＥＬｍ）をアサートしてその特定のＴＬＡＮ ２
２６を識別する。
【０１３０】ＴＰＩ２２０は、ＴＰＩ２２０とＨＳＢ
２０６とのインタフェースに用いるバッファ、ドライ
バ、および関連の回路を含んだＨＳＢデータ転送インタ
フェース・ロジック８１９を含む。ＨＳＢデータ送信イ
ンタフェース・ロジック８１９は、ＨＳＢ ２０６上に
おける同時リード／ライト・サイクルのためにリード・
ラッチ８１９ａおよびライト・ラッチ８１９ｂを含む。
ＨＳＢデータ転送インタフェース・ロジック８１９は、
ＥＰＳＭ ２１０のポーリングに応答し、ＨＳＢ２０６
上で実行されているサイクルを監視するために、ポート
状態ロジック８２０を含む。特にポート状態ロジック８
２０は、ＳＴＲＯＢＥ＊信号がＥＰＳＭ２１０によって
アサートされればそれを検知し、応答してＰＫＴ＿ＡＶ
ＩＡＬ［６］＊およびＢＵＦ＿ＡＶＡＩＬ［６］＊信号
をＴＰＩ ２２０のデータ状態に基づいて多重化の方式
でアサートする。ポート状態ロジック８２０は、ＲＥＡ
Ｄ＿ＯＵＴ＿ＰＫＴ［６］ ＊およびＷＲＩＴＥ＿ＩＮ
＿ＰＫＴ［６］＊信号をそれぞれアサートし、ＴＰＩ２
２０に意図されたＨＳＢ ２０６上でのリードおよびラ
イト・サイクルも検知する。ＴＰＩ２２０からＥＰＳＭ
２１０へのＨＳＢバス２０６を介したパケット・デー
タの転送中、ポート状態ロジック８２０は転送されてい
るデータがパケットの始め、またはパケットの終わりで
あれば、それぞれＳＯＰ＊またはＥＯＰ＊信号をＨＳＢ
２０６のバス・サイクルの期間アサートする。ＥＰＳ
Ｍ２１０からＴＰＩ ２２０へのＨＳＢバス２０６を介
したパケット・データの転送中、ポート状態ロジック８
２０はＳＯＰ＊またはＥＯＰ＊信号を読み取って、受信
されているデータがパケットの始めであるか、あるいは
パケットの終わりであるかを判断する。
【０１３１】データ・バッファ８０７はいくつかの双方
向ＦＩＦＯデータ・バッファ、８０７ａ 、８０７ｂ、
８０７ｃ、および８０７ｄ（８０７ａ−ｄ）を含み、そ
れぞれは３２ビット幅の送信バッファ（ＴＰＩ ＴＸ
ＦＩＦＯ）および３２ビット幅の受信バッファ（ＴＰＩ
ＲＸ ＦＩＦＯ）を含む。示した実施形態において、
データ・バッファ８０７ａ、８０７ｂ、８０７ｃ、およ
び８０７ｄは、それぞれポートＰＯＲＴ２４、ＰＯＲＴ
２５、ＰＯＲＴ２６、およびＰＯＲＴ２７に対応する。
各ＴＰＩ ＲＸ ＦＩＦＯは、ＰＣＩバス２２２を介し
てそれぞれのＴＬＡＮ ２２６からデータを受け取り、
そのデータはＴＰＩ２２０によりＨＳＢ２０６を介して
ＥＰＳＭ２１０に送られる。各ＴＰＩ ＴＸ ＦＩＦＯ
は、ＨＳＢ２０６を介してＥＰＳＭ２１０からデータを
受け取り、そのデータはＴＰＩ２２０によりＰＣＩバス
２２２を介してそれぞれのＴＬＡＮ ２２６へ送られ
る。
【０１３２】受信リスト復号ロジック８１２はＰＣＩバ
ス・インタフェース・ロジック８１０に結合されてお
り、少なくとも１つの受信制御リストを制御リスト・メ
モリ８０８の一部である受信制御リスト・メモリ（ＲＸ
ＣＮＴＬ ＬＩＳＴ）８０８ａに格納する。受信リス
ト復号ロジック８１２は、ＰＣＩバス２２２上のアドレ
スとしてアサートされたＲＥＣＥＩＶＥ ＬＩＳＴ Ｍ
ＥＭＯＲＹ ＢＡＳＥＡＤＤＲＥＳＳに応答し、ＰＣＩ
バス２２２へのデータとしてＲＸ ＣＮＴＬＬＩＳＴ８
０８ａからの受信制御リストの書き込みを行う。示した
実施形態においては、ＲＸ ＣＮＴＬ ＬＩＳＴ８０８
ａは一時に１つの受信制御リストを保持する。特に、そ
れぞれのＴＬＡＮ ２２６はＰＣＩバス２２２の制御権
を得てＲＥＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡ
ＳＥ ＡＤＤＲＥＳＳをＰＣＩバス２２２上でアサート
し、対応する受信制御リストをＲＸ ＣＮＴＬ ＬＩＳ
Ｔ ８０８ａから受け取る。受信制御リストは、ＴＬＡ
Ｎ ２２６が使用するＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭ
ＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳを含み、これは受信
データを格納する場所を示すアドレスである。それぞれ
のポートからのデータ・パケットの受信に応答し、ＴＬ
ＡＮ２２６は再びＰＣＩバス２２２の制御権を得て、受
信データ・パケットからのデータを、予め取り出してあ
る受信制御リスト内に格納されているアドレスを用いて
ＴＰＩ２２０へ転送する。本明細書で後に詳述するよう
に、ＴＬＡＮ ２２６は調停を行ってＰＣＩバス２２２
の制御を許可され、ＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯ
ＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳをＰＣＩバス２２２上
でライト・サイクル中にアサートする。
【０１３３】受信データ復号ロジック８１３、ＰＣＩ
ＲＸ ＦＩＦＯ制御ロジック８１７、ＰＣＩアービタ８
１１、およびＦＩＦＯ同期ロジック８１８が、ＰＣＩバ
ス・インタフェース・ロジック８１０から対応するＴＰ
Ｉ ＲＸ ＦＩＦＯへの受信データの流れを制御する。
ＰＣＩ ＲＸ ＦＩＦＯ制御ロジック８１７は、ＰＣＩ
バス・インタフェース・ロジック８１０からのデータを
受け取る入力、およびそれぞれが対応するＴＰＩ ＲＸ
ＦＩＦＯに結合されているいくつかの選択可能な出力
を含む。ＰＣＩアービタ８１１はＴＳＥＬｍ信号をＦＩ
ＦＯ同期ロジック８１８に供給し、これがＰＣＩ ＲＸ
ＦＩＦＯ制御ロジック８１７への対応するＰＣＩバッ
ファ選択信号（ＰＢＳＥＬｍ）をアサートし、ＰＣＩバ
ス２２２へのアクセスが許可されている特定のＴＬＡＮ
２２６に基づいて適当なＴＰＩＲＸ ＦＩＦＯを選択
する。受信データ復号ロジック８１３は、ＰＣＩバス２
２２上でライト・サイクルを実行中のＴＬＡＮ ２２６
によってアサートされたＰＡＣＫＥＴ ＤＡＴＡ ＭＥ
ＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳを受け取って復号
化し、応答してＰＣＩ ＲＸ ＦＩＦＯ制御ロジック８
１７への受信イネーブル信号（ＲＥＮ）をアサートして
選択したＴＰＩ ＲＸ ＦＩＦＯにデータを渡す。
【０１３４】ＰＣＩバス２２２とＨＳＢ ２０６との間
における双方向データ・フローは、データ・バッファ８
０７を介して実現されることに留意する。１つの実施形
態において、ＰＣＩバス２２２とＨＳＢ ２０６は３３
ＭＨｚといった等しい速度で動作するが、代案の実施
形態では異なったクロック周波数で動作することも考え
られる。例えば別の実施形態において、ＨＳＢ ２０６
が３３ ＭＨｚで動作し、一方ＰＣＩバス２２２で６６
ＭＨｚ動作する。クロックの速度が異なっても、ＴＰ
Ｉ２２０の機能が遂行されてデータ・フローを処理して
同期が実現される。データ・バッファ８０７ａ−ｄのそ
れぞれのＴＰＩ ＲＸ ＦＩＦＯおよびＴＰＩ ＴＸ
ＦＩＦＯは、データの書き込みと読み出しのためにポイ
ンタを両端に保持したサーキュラ・バッファとしての機
能の遂行が望ましい。ＦＩＦＯ同期ロジック８１８は、
一般に各ＦＩＦＯの両端のポインタの同期、保持、およ
び更新のために動作し、適当なＴＰＩ ＦＩＦＯとの正
しいデータの読み書きを保証する。
【０１３５】前述したように、各ＴＰＩ ＲＸ ＦＩＦ
Ｏはサーキュラ・バッファとして機能を遂行する。ＰＣ
Ｉ ＲＸ ＦＩＦＯ制御ロジック８１７はいくつかのＰ
ＣＩ受信ポインタ（ＰＣＩ ＲＸ ＰＴＲ）を含み、選
択されたＴＰＩ ＲＸ ＦＩＦＯ内の１ＤＷＯＲＤ（３
２ビット）のデータを受け取る次のロケーションを指示
あるいはアドレスするために、それぞれのＴＰＩ ＲＸ
ＦＩＦＯに１つのポインタが充てられている。同様
に、ＨＳＢ ＲＸ ＦＩＦＯ制御ロジック８２１が各Ｔ
ＰＩ ＲＸ ＦＩＦＯの他端にあり、いくつかのＰＣＩ
受信「シンクロナイズド」ポインタ（ＰＣＩ ＲＸ Ｓ
ＰＴＲ）を含み、これらのポインタは、それぞれが対応
する１つのＰＣＩ ＲＸ ＰＴＲのシンクロナイズされ
たコピーである。適当なＴＰＩ ＲＸ ＦＩＦＯを選択
するためのＰＢＳＥＬｍ信号とともに、ＦＩＦＯ同期ロ
ジック８１８も複数のＰＣＩカウント信号（ＰＣＮＴ
ｍ）の対応する１つをアサートし、ＰＣＩ ＲＸ ＦＩ
ＦＯ制御ロジック８１７内の当該のＰＣＩ ＲＸ ＰＴ
Ｒの同期的な更新すなわち増分を行う。ＦＩＦＯ同期ロ
ジック８１８は、さらに複数のＨＳＢカウント信号（Ｈ
ＣＮＴｍ）の対応する１つをアサートし、ＨＳＢ ＲＸ
ＦＩＦＯ制御ロジック８２１内の当該のＰＣＩＲＸ
ＳＰＴＲの同期的な更新すなわち増分を行う。このよう
に、それぞれのＴＰＩ ＲＸ ＦＩＦＯの両端に１つず
つ用意されたポインタによって、データを挿入すべき場
所が指示される。
【０１３６】ＰＣＩ ＴＸ ＦＩＦＯ制御ロジック８１
６は、ＴＰＩ ＴＸ ＦＩＦＯのいずれかの中でデータ
を検出し、送信すべきデータを持っているＴＰＩ ＴＸ
ＦＩＦＯに対応するＴＬＡＮ２２６対してコマンドを
送るため、ＴＰＩ２２０にＰＣＩバス２２２の制御を要
求させ、その制御を得させる。ＰＣＩ ＴＸ ＦＩＦＯ
制御ロジック８１６は、１組のＴＰＩ制御レジスタ８４
６から当該のＴＬＡＮ２２６のアドレスにアクセスす
る。ＴＰＩ２２０は当該のＴＬＡＮ２２６にコマンドを
書き込み、ＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲＹ
ＢＡＳＥ ＡＤＤＲＥＳＳを用意し、ＴＬＡＮ２２６
にそのＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲＹ Ｂ
ＡＳＥ ＡＤＤＲＥＳＳを使用するＴＰＩ２２０から送
信制御リストを続いて要求させる。
【０１３７】送信リスト・デコード・ロジック８１４
は、ＰＣＩバス・インタフェース・ロジック８１０に結
合されており、少なくとも１つの送信コントロール・リ
ストをコントロール・リスト・メモリ８０８の一部であ
る送信コントロール・リスト・メモリ（ＴＸ ＣＮＴＬ
ＬＩＳＴ）８０８ｂに格納する。送信リスト・コント
ロール・ロジック８１４は、ＰＣＩバス２２２上のアド
レスとしてアサートされた送信リスト・メモリ・ベース
・アドレス（ＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲ
Ｙ ＢＡＳＥ ＡＤＤＲＥＳＳ）に応答し、ＰＣＩバス
２２２へのデータとしてＴＸ ＣＮＴＬ ＬＩＳＴ８０
８ｂからの送信コントロール・リストの書き込みを行
う。示した実施例においては、ＴＸ ＣＮＴＬ ＬＩＳ
Ｔ８０８ｂは、一時に１つの送信コントロール・リスト
を保持する。このようにして、それぞれのＴＬＡＮ ２
２６はＰＣＩバス２２２の制御権を得て、ＴＲＡＮＳＭ
ＩＴＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳ
ＳをＰＣＩバス２２２上でアサートし、対応する送信コ
ントロール・リストをＴＸ ＣＮＴＬ ＬＩＳＴ８０８
ｂから受け取る。送信コントロール・リストを取り出し
た後、ＴＬＡＮ２２６はＰＣＩバス２２２を要求し、そ
のバスの制御権を得ることによってその送信コントロー
ル・リストを実行し、リード・サイクルを１回実行し
て、ＴＰＩ２２０の対応するＴＰＩ ＴＸ ＦＩＦＯか
らパケット・データ・メモリ・ベース・アドレス（ＰＡ
ＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤ
ＲＥＳＳ）を用いてデータを取り出す。
【０１３８】送信データ・デコード・ロジック８１５、
ＰＣＩ ＴＸ ＦＩＦＯコントロール・ロジック８１
６、ＰＣＩアービタ８１１、およびＦＩＦＯ同期ロジッ
ク８１８が、データ・バッファ８０７の各ＴＰＩ ＴＸ
ＦＩＦＯからＰＣＩバス２２２へのデータの流れを制
御する。ＰＣＩ ＴＸ ＦＩＦＯコントロール・ロジッ
ク８１６は、ＰＣＩバス・インタフェース・ロジック８
１０へデータを供給する出力、およびそれぞれがＴＰＩ
ＴＸ ＦＩＦＯの対応する１つに結合されているいく
つかの選択可能な入力を含む。ＴＬＡＮ２２６がデータ
を読み取るべくＰＣＩバス２２２上でリード・サイクル
を実行するとき、ＰＣＩアービタ８１１はＴＳＥＬｍ信
号をＦＩＦＯ同期ロジック８１８に供給し、これがＰＣ
Ｉ ＴＸＦＩＦＯコントロール・ロジック８１６へのＰ
ＢＳＥＬｍ信号をアサートし、ＰＣＩバス２２２の制御
権を持っている特定のＴＬＡＮ２２６に基づいて、対応
するＴＰＩ ＴＸ ＦＩＦＯを選択する。送信データ・
デコード・ロジック８１５は、ＴＬＡＮ２２６によって
アサートされたＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ
ＢＡＳＥ ＡＤＤＲＥＳＳを受け取って復号化し、そ
れに応答して、ＰＣＩ ＴＸ ＦＩＦＯコントロール・
ロジック８１６への送信イネーブル信号（ＴＥＮ）をア
サートすることによって、選択されたＴＰＩ ＴＸ Ｆ
ＩＦＯへのデータの転送を可能とする。ＰＢＳＥＬｍ信
号がＰＣＩ ＲＸ ＦＩＦＯコントロール・ロジック８
１７とＰＣＩ ＴＸ ＦＩＦＯコントロール・ロジック
８１６の両方に供給されること、そしてＴＥＮおよびＲ
ＥＮ信号によるＰＣＩ ＲＸＦＩＦＯコントロール・ロ
ジック８１７とＰＣＩ ＴＸ ＦＩＦＯコントロール・
ロジック８１６との間の選択が、サイクルのタイプ、お
よびデータ・フローの方向に依存していることに留意す
る必要がある。
【０１３９】示された本実施例において、各ＴＰＩ Ｔ
Ｘ ＦＩＦＯはサーキュラ・バッファとして機能を遂行
する。ＰＣＩ ＴＸ ＦＩＦＯコントロール・ロジック
８１６はいくつかのＰＣＩ送信ポインタ（ＰＣＩ ＴＸ
ＰＴＲ）を含み、１つのデワード（ＤＷＯＲＤ）のデ
ータを読み出すべき次のロケーションを指示あるいはア
ドレス指定するために、それぞれのＴＰＩ ＴＸ ＦＩ
ＦＯに１つのポインタが充てられている。同様に、ＴＰ
Ｉ ＴＸ ＦＩＦＯの他端にある、本明細書で後に詳述
するＨＳＢ ＴＸ ＦＩＦＯコントロール・ロジック８
２２は、いくつかのＰＣＩ送信「同期（シンクロナイズ
ド）」ポインタ（ＰＣＩ ＴＸ ＳＰＴＲ）を含み、こ
れらのポインタは、それぞれが対応する１つのＰＣＩ
ＴＸ ＰＴＲの同期されたコピーである。ＦＩＦＯ同期
ロジック８１８は、ＰＣＩ ＴＸＦＩＦＯコントロール
・ロジック８１６から１つのＤＷＯＲＤのデータがＰＣ
Ｉバス２２２に供給される度に、対応する１つのＰＣＮ
Ｔｍ信号をアサートして当該のＰＣＩ ＴＸ ＰＴＲを
増分し、対応する１つのＨＣＮＴｍ信号をアサートして
当該のＰＣＩ ＴＸ ＳＰＴＲを増分する。このよう
に、それぞれのＴＰＩ ＴＸ ＦＩＦＯの両端に１つず
つ用意されたポインタによって、データを読み出すべき
場所が指示される。
【０１４０】ＨＳＢ ＲＸ ＦＩＦＯコントロール・ロ
ジック８２１は、それぞれがＴＰＩＲＸ ＦＩＦＯの対
応する１つの出力に結合された幾つかの選択可能な入力
を持っている。ＨＳＢ ＲＸ ＦＩＦＯコントロール・
ロジック８２１は、ＨＳＢ２０６上でアサートされるべ
きデータをＨＳＢデータ転送インタフェース・ロジック
８１９に供給するための１つの出力を持っている。ＨＳ
Ｂ ＴＸ ＦＩＦＯコントロール・ロジック８２２は、
それぞれがＴＰＩ ＴＸ ＦＩＦＯの対応する１つの入
力に結合された幾つかの選択可能な出力を持っている。
ＨＳＢ ＴＸ ＦＩＦＯコントロール・ロジック８２２
は、ＨＳＢデータ転送インタフェース・ロジック８１９
からＨＳＢ２０６を介してデータを受け取るための１つ
の入力を持っている。
【０１４１】ＨＳＢ ＲＸ ＦＩＦＯコントロール・ロ
ジック８２１、ポート状態ロジック８２０、およびＦＩ
ＦＯ同期ロジック８１８は、ＴＰＩ２２０からＥＰＳＭ
２１０へのデータ転送中、データ・バッファ８０７ａ〜
８０７ｄのＴＰＩ ＲＸ ＦＩＦＯとＨＳＢ２０６との
間におけるデータの流れを制御する。ポート状態ロジッ
ク８２０は、ＨＳＢ２０６上におけるリード・サイクル
を示ＲＥＡＤ＿ＯＵＴ＿ＰＫＴ［６］＊信号がアサート
とされたときにそれを検知し、選択されているポートの
対応するＴＰＩ ＲＸ ＦＩＦＯを識別すべくＰＯＲＴ
＿ＮＯ［１：０］信号をデコードする。特に、ＥＰＳＭ
２１０は、ＰＯＲＴ＿ＮＯ［１：０］信号００、０１、
１０、または１１をアサートして、ポートＰＯＲＴ２
４、ＰＯＲＴ２５、ＰＯＲＴ２６、またはＰＯＲＴ２７
にそれぞれ対応するデータ・バッファ８０７ａ、８０７
ｂ、８０７ｃ、または８０７ｄの１つのＴＰＩ ＲＸ
ＦＩＦＯを選択する。ポート状態ロジック８２０は、Ｆ
ＩＦＯ同期ロジック８１８へのポート選択信号（ＰＳＥ
Ｌｍ）をアサートして選択されたポートを表示し、ＦＩ
ＦＯ同期ロジック８１８が応答して対応するＨＳＢ選択
信号（ＨＢＳＥＬｍ）をアサートし、対応するＴＰＩ
ＲＸ ＦＩＦＯに結合されているＨＳＢ ＲＸ ＦＩＦ
Ｏ制御ロジック８２１の１つの出力を選択する。また、
ポート状態ロジック８２０がＨＳＢイネーブル信号（Ｈ
ＲＥＮ）をアサートすることにより、ＨＳＢ ＲＸ Ｆ
ＩＦＯ制御ロジック８２１は、ＨＳＢ２０６上でアサー
トされるべきデータをＨＳＢデータ転送インタフェース
・ロジック８１９に供給することができる。
【０１４２】ＨＳＢ ＲＸ ＦＩＦＯコントロール・ロ
ジック８２１は、ＴＰＩ ＲＸ ＦＩＦＯ内における特
定のデータのロケーションを示すためのＨＳＢ受信ポイ
ンタ（ＨＳＢ ＲＸ ＰＴＲ）を、それぞれのＴＰＩ
ＲＸ ＦＩＦＯについて１つずつ含む。ＦＩＦＯ同期ロ
ジック８１８は、ＨＣＮＴｍ信号の対応する１つをアサ
ートして、ＴＰＩ ＲＸ ＦＩＦＯからＤＷＯＲＤが１
つ読み出される度に、選択されているＴＰＩ ＲＸ Ｆ
ＩＦＯの対応するＨＳＢ ＲＸ ＰＲＴを更新すなわち
減分する。また、ＰＣＩ ＲＸ ＦＩＦＯコントロール
・ロジック８１７は、対応するＨＳＢ 受信「同期」ポ
インタ（ＨＳＢ ＲＸ ＳＰＴＲ）を含み、これはＦＩ
ＦＯ同期ロジック８１８がＰＣＮＴｍ信号の対応する１
つをアサートすることによって減分される。このよう
に、ＨＳＢ ＲＸ ＦＩＦＯコントロール・ロジック８
２１は、ＴＰＩ ＲＸ ＦＩＦＯのそれぞれについて２
つのポインタを含み、ＰＣＩ ＲＸ ＳＰＴＲはデータ
を書き込むべき場所を指示し、ＨＳＢ ＲＸ ＰＴＲは
データを読み出すべき場所を指示する。ポート状態ロジ
ック８２０もこれらのポインタにアクセスし、各ＴＰＩ
ＲＸ ＦＩＦＯ内の有効なデータの量あるいは有効な
データ・バイト数を引き出す。このカウントは（ＴＢＵ
Ｓの値に対応している）対応するＲＢＳＩＺＥと比較さ
れ、ＨＳＢ２０６が、ＳＴＲＯＢＥ＊信号に応答して、
ＰＫＴ＿ＡＶＡＩＬ［６］＊信号をアサートする方法を
決定する。
【０１４３】ＨＳＢ ＴＸ ＦＩＦＯコントロール・ロ
ジック８２２、ポート状態ロジック８２０、およびＦＩ
ＦＯ同期ロジックは、ＥＰＳＭ２１０からＴＰＩ２２０
へのデータ転送中、ＴＰＩ ＴＸ ＦＩＦＯとＨＳＢ２
０６との間におけるデータの流れを制御する。ポート状
態ロジック８２０はＷＲＩＴＥ＿ＩＮ＿ＰＫＴ［６］＊
信号がアサートとされたときにそれを検知し、ＥＰＳＭ
２１０がＨＳＢ２０６上で実行しているライト・サイク
ルの間に、ＰＯＲＴ＿ＮＯ［１：０］信号からポート番
号を検出する。ポート状態ロジック８２０はそれに応答
して、ＰＳＥＬｍ信号およびＨＳＢ送信イネーブル信号
（ＨＴＥＮ）をアサートし、当該するＴＰＩ ＴＸ Ｆ
ＩＦＯを示す。ＦＩＦＯ同期ロジック８１８はそれに応
答して、ＨＢＳＥＬｍ信号をアサートし、当該ＴＰＩ
ＴＸ ＦＩＦＯに対してＨＳＢＴＸ ＦＩＦＯコントロ
ール・ロジック８２２の対応する入力を選択する。ＨＴ
ＥＮ信号によってＨＳＢ ＴＸ ＦＩＦＯコントロール
・ロジック８２２がイネーブルされ、ＨＳＢデータ転送
インタフェース・ロジック８１９から選択されたＴＰＩ
ＴＸ ＦＩＦＯにアサートすべきデータを受け取る。
【０１４４】ＨＳＢ ＴＸ ＦＩＦＯコントロール・ロ
ジック８２２は、それぞれのＴＰＩＴＸ ＦＩＦＯにつ
いて１つのＨＳＢ送信ポインタ（ＨＳＢ ＴＸ ＰＴ
Ｒ）を含み、これによって、データを書き込むべきＴＰ
Ｉ ＴＸ ＦＩＦＯ内の特定のロケーションが指示され
る。ＦＩＦＯ同期ロジック８１８はＨＣＮＴｍ信号の対
応する１つをアサートし、選択されたＴＰＩ ＴＸ Ｆ
ＩＦＯに１つのＤＷＯＲＤが書き込まれる度に、その選
択されたＴＰＩ ＴＸ ＦＩＦＯの対応するＨＳＢ Ｔ
Ｘ ＰＲＴを更新すなわち増分する。また、ＰＣＩ Ｔ
Ｘ ＦＩＦＯコントロール・ロジック８１６は、対応す
るＨＳＢ送信「同期」ポインタ（ＨＳＢＴＸ ＳＰＴ
Ｒ）を含み、これは、ＦＩＦＯ同期ロジック８１８がＰ
ＣＮＴｍ信号の対応する１つをアサートすることによっ
て増分される。このように、ＨＳＢ ＴＸ ＦＩＦＯコ
ントロール・ロジック８２２はＴＰＩ ＴＸ ＦＩＦＯ
のそれぞれについて２つのカウンタを含み、ＰＣＩ Ｔ
Ｘ ＳＰＴＲはデータを読み出すべき場所を指示し、Ｈ
ＳＢ ＴＸ ＰＴＲはデータを書き込むべき場所を指示
する。ポート状態ロジック８２０もこれらのポインタに
アクセスし、各ＴＰＩ ＴＸ ＦＩＦＯ内の使用可能な
スペース量あるいは空のデータ・バイト数を取り出す。
このカウントは（ＴＢＵＳの値に対応している）対応す
るＸＢＳＩＺＥと比較され、ＨＳＢ ２０６がＳＴＲＯ
ＢＥ＊信号に応答して、ＢＵＦ＿ＡＶＡＩＬ［６］＊信
号をアサートする方法を決定する。
【０１４５】ＴＰＩ２２０内には１組のＴＰＩ ＰＣＩ
コンフィギュレーション・レジスタ８３５が用意されて
おり、ＰＣＩバス２２２を介したアクセスのために、Ｐ
ＣＩバス・インタフェース・ロジック８１０に結合され
ている。また、ＴＰＩコントロール・レジスタ８４６が
用意されており、ＴＰＩ２２０内の各種のデバイス、お
よびＰＣＩバス２２２を介したアクセスのために、ＰＣ
Ｉバス・インタフェース・ロジック８１０に結合されて
いる。これらのレジスタ８４６および８３５の内容や構
造は、後に詳述する。ＨＳＢデータ転送インタフェース
・ロジック８１９は、ＰＡＣＫＥＴ ＳＩＺＥタグ・レ
ジスタ８１９ｃも含む。ＨＳＢデータ転送インタフェー
ス・ロジック８１９は、ＥＰＳＭ２１０から送られる各
パケット・データの最初のＤＷＯＲＤを捉え、パケット
・サイズ（ＰＡＣＫＥＴ ＳＩＺＥ）タグ・レジスタ８
１９ｃに格納し、該レジスタ８１９ｃの内容を送信リス
トデコード・ロジック８１４のＴＸ ＣＮＴＬ ＬＩＳ
Ｔに書き込む。
【０１４６】次に図３２を参照する。各ＴＬＡＮ２２６
の構成と機能を示すブロック図である。ＴＬＡＮ２２６
は、イーサネット（Ｅｔｈｅｒｎｅｔ）・ポート１１
０、ＰＣＩバス・インタフェース８２４、およびイーサ
ネット・ポート１１０とＰＣＩバス・インタフェース８
２４との間に結合されたメモリ８２５を含む。
【０１４７】イーサネット・ポート１１０は、対応する
ネットワーク１１２との間におけるパケット・データの
送受信のために、１００Ｍｂのイーサネット・セグメン
ト１１４の適合するコネクタを受容するための適宜のソ
ケットを含む。イーサネット・ポート１１０は、受信し
たパケット・データをメモリ８２５内のデータ・バッフ
ァ８２６に供給する。イーサネット・ポート１１０はデ
ータ・バッファ８２６からデータを取り出し、そのパケ
ット・データをイーサネット・セグメント１１４に送信
する。
【０１４８】ＴＬＡＮ２２６は、その動作を制御するた
めの１組のレジスタ８２８をメモリ８２５内に含む。レ
ジスタ８２８は、外部のデバイスがＰＣＩバス２２２を
介してコマンドを挿入できるようにするために、コマン
ド・レジスタ８２８ａを含む。レジスタ８２８は、外部
のメモリからＰＣＩバス２２２を介してコマンド・リス
トをアクセスするためのアドレスを格納する、チャネル
・パラメータ・レジスタ８２８ｂをさらに含む。コマン
ド・レジスタ８２８ａは、ＴＬＡＮ２２６に対し、コマ
ンド・リストを取り出して実行するように指示するため
の（示していないが）ＧＯビットを含む。コマンド・レ
ジスタ８２８ａは、ＴＬＡＮ２２６に対し、（ＲＸの場
合）受信コマンド・リストを、そして（ＴＸの場合）送
信コマンド・リストを取り出して実行するように指示す
るための（示していないが）ＲＸ／ＴＸビットも含む。
メモリ８２５は現在のコントロール・リストを格納する
ためのリスト・バッファ８２７を含み、さらにリスト・
バッファ８２７は、現在の受信・コントロール・リスト
を格納するための受信コントロール・リスト・バッファ
８２７ａ、およびカレントの送信コントロール・リスト
を格納するための送信コントロール・リスト・バッファ
８２７ｂを含む。
【０１４９】ＰＣＩバス・インタフェース８２４は、Ｐ
ＣＩバス２２２に結合し、データ転送中にＰＣＩバス２
２２のバス・マスタを動作させることによって、ＴＰＩ
２２０とＴＬＡＮ２２６との間のデータ転送を制御する
ためのロジックを含む。ＴＰＩ２２０やＣＰＵ２３０の
ような外部のデバイスは、チャネル・パラメータ・レジ
スタ８２８ｂにアドレスを書き込み、コマンド・レジス
タ８２８ａにコマンドを書き込む。ＴＬＡＮ２２６はそ
れに応答してＲＥＱｍ信号をアサートし、ＰＣＩバス２
２２を仲裁に委ねる。ＧＮＴｍ信号を受け取ると、ＴＬ
ＡＮ２２６は指示されたコマンド・リストを受け取って
リスト・バッファ８２７に格納するため、ＰＣＩバス２
２２上で１サイクルを実行する。コマンドは、ＲＸ／Ｔ
ＸビットがＴＸにセットされていれば送信コマンドとみ
なされ、ＲＸ／ＴＸビットがＲＸにセットされていれば
受信コマンドとみなされる。
【０１５０】受信動作を開始するために、ＣＰＵ２３０
は、受信リスト・メモリ・ベース・アドレス（ＲＥＣＥ
ＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲ
ＥＳＳ）をチャネル・パラメータ・レジスタ８２８ｂに
書き込み、受信コマンドを各ＴＬＡＮ２２６のコマンド
・レジスタ８２８ａに書き込む。ＴＬＡＮ２２６は、応
答してＲＥＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡ
ＳＥ ＡＤＤＲＥＳＳを用いて受信コントロール・リス
トを取り出すべく、ＰＣＩバス２２２を要求する。ＴＰ
Ｉ２２０は受信コントロール・リストをＴＬＡＮ２２６
に供給し、そしてＴＬＡＮ２２６は、データの受信を待
ってから受信コントロール・リストを実行する。受信コ
ントロール・リストは順方向ポインタを含み、ＴＬＡＮ
２２６はそれを用いて次の受信コントロール・リストを
取り出し、コントロール・リストのチェーン（連鎖）を
形成する。しかし、望ましい実施例では、ＴＰＩ２２０
が各受信コントロール・リストの順方向ポインタを同一
のＲＥＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ
ＡＤＤＲＥＳＳとともにロードする。ポート１１０か
らのデータがＴＰＩ２２０に受信さる場合、ＰＣＩバス
・インタフェース８２４は仲裁に委ねて、ＰＣＩバス２
２２の制御権を得てから、その受信コントロール・リス
ト・バッファ８２７ａ内の受信コントロール・リストを
実行して、データをＰＣＩバス２２２を介してＴＰＩ２
２０に転送する。データ・パケット全体の転送が完了し
たとき、ＴＬＡＮ２２６は、現在の受信コントロール・
リストの順方向ポインタ内のＲＥＣＥＩＶＥ ＬＩＳＴ
ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳを使用し、
新しく別の受信コントロール・リストを要求する。
【０１５１】送信動作について説明する。ＴＰＩ２２０
がそのＴＰＩ ＴＸ ＦＩＦＯのいずれかから送信すべ
きデータを検知し、仲裁に委ねてＰＣＩバス２２２の制
御権を獲得する。それからＴＰＩ ＲＸ ＦＩＦＯは、
送信リスト・メモリ・ベース・アドレス（ＴＲＡＮＳＭ
ＩＴ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥ
ＳＳ）をそれぞれのＴＬＡＮ２２６のチャネル・パラメ
ータ・レジスタ８２８ｂに、送信コマンドをコマンド・
レジスタ８２８ａに書き込む。ＴＬＡＮ２２６は、ＴＲ
ＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ Ａ
ＤＤＲＥＳＳを用いて送信コントロール・リストを取り
出すべく、ＰＣＩバス２２２を要求する。送信コントロ
ール・リストが受け取られると、ＴＬＡＮ２２６はその
送信コントロール・リストを送信コントロール・リスト
・バッファ８２７ｂに格納し、そして、格納されている
送信コントロール・リストを実行してパケット・データ
を受け取る。送信コントロール・リストも順方向ポイン
タを含み、通常はこれをＴＬＡＮ２２６が次のアドレス
として用いることによって次の送信コントロール・リス
トを受け取り、コントロール・リストのチェーンを形成
する。ただし、示した実施例では、ＴＰＩ ２２０は各
送信コントロール・リストの順方向ポインタをヌル値と
ともにロードする。従って、その送信コントロール・リ
スト・バッファ８２７ｂ内の送信コントロール・リスト
の実行後は、ＴＬＡＮ ２２６はＴＰＩ２２０が新しく
別の送信コマンドを書き込むまで、待機することにな
る。
【０１５２】次に図３３を参照する。該図はコントロー
ル・リスト８３０を示している。これは受信と送信の両
方のコントロール・リストの形式であり、さらにＲＸ
ＣＮＴＬ ＬＩＳＴ８０８ａおよびＴＸ ＣＮＴＬ Ｌ
ＩＳＴ８０８ｂの形式でもある。コントロール・リスト
８３０は、ＦＯＲＷＡＲＤ＿ＰＯＩＮＴＥＲフィールド
８３１、ＰＡＣＫＥＴ＿ＳＩＺＥフィールド８３２ａ、
ＣＳＴＡＴフィールド８３２ｂ、ＣＯＵＮＴフィールド
８３３、およびＤＡＴＡ＿ＰＯＩＮＴＥＲフィールド８
３４を含む。各フィールドは３２ビットであるが、ＰＡ
ＣＫＥＴ＿ＳＩＺＥフィールド８３２ａとＣＳＴＡＴフ
ィールド８３２ｂは、１６ビットのフィールドである。
【０１５３】ＦＯＲＷＡＲＤ＿ＰＯＩＮＴＥＲフィール
ドは、一般に複数のコントロール・リストをチェーン化
するために使用される。受信動作については、ＦＯＲＷ
ＡＲＤ＿ＰＯＩＮＴＥＲフィールド８３１がそれぞれの
ケースで同じＲＥＣＥＩＶＥＬＩＳＴ ＭＥＭＯＲＹ
ＢＡＳＥ ＡＤＤＲＥＳＳであるので、ＴＰＩ２２０
が、ＲＸ ＣＮＴＬ ＬＩＳＴ８０８ａから何度も繰り
返して供給する受信コントロール・リストをＴＬＡＮ２
２６が実行する。このように、各ＴＬＡＮ２２６は、そ
のカレントの受信コントロール・リストのＦＯＲＷＡＲ
Ｄ＿ＰＯＩＮＴＥＲフィールド８３１内のＲＥＣＥＩＶ
Ｅ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥＡＤＤＲＥＳＳ
を使用して、ネットワーク１１２から次のデータ・パケ
ットが受信されたとき、次の受信コントロール・リスト
を要求する。従って、受信動作に関しては、ＴＬＡＮ２
２６に対してＴＰＩ２２０が動作開始コマンドを出す必
要がない。送信動作については、ＴＰＩ２２０が毎回同
一のＴＸ ＣＮＴＬ ＬＩＳＴ８０８ｂからの送信コン
トロール・リストを実行する。しかし、ＴＰＩ２２０は
ＦＯＲＷＡＲＤ＿ＰＯＩＮＴＥＲフィールド８３１をヌ
ル値（００００ｈ）にセットし、従ってＴＰＩ２２０に
よって開始されたときは、ＴＰＩ２２０およびそれぞれ
のＴＬＡＮ２２６は１つの送信動作を実行する。いずれ
かのＴＰＩＲＸ ＦＩＦＯの中でデータが検知されて、
ＴＰＩ２２０がＴＰＩ ＲＸ ＦＩＦＯのそれぞれのＴ
ＬＡＮポート上で送信動作を行っていないとき、ＴＰＩ
２２０は送信コマンドをそれぞれのＴＬＡＮ２２６に対
して発生し、送信動作が開始される。それぞれのＴＬＡ
Ｎ２２６はＴＸ ＣＮＴＬ ＬＩＳＴ８０８ｂから送信
コントロール・リストを取り出し、その送信コントロー
ル・リストを実行し、そしてＦＯＲＷＡＲＤ＿ＰＯＩＮ
ＴＥＲフィールド８３１のヌル値を検知したとき、デフ
ォルトの状態に戻る。
【０１５４】ＰＡＣＫＥＴ＿ＳＩＺＥフィールド８３２
ａは、通常データ・パケットのサイズを表示する。受信
動作については、ＴＰＩ２２０が最初にＲＸ ＣＮＴＬ
ＬＩＳＴ８０８ａ内のＰＡＣＫＥＴ＿ＳＩＺＥフィー
ルド８３２ａをゼロにセットする。ＴＬＡＮ２２６がＴ
ＰＩ２２０に対して１つのデータ・パケット全体の送信
を完了した後、ＴＬＡＮ２２６は、ＲＸ ＣＮＴＬ Ｌ
ＩＳＴ８０８ａのＰＡＣＫＥＴ＿ＳＩＺＥフィールド８
３２ａおよびＣＳＴＡＴフィールド８３２ｂに対して最
後のＤＷＯＲＤの書き込みを実行する。ＰＡＣＫＥＴ＿
ＳＩＺＥフィールド８３２ａは実際のパケット・データ
のサイズでロードされ、ＣＳＴＡＴフィールド８３２ｂ
内のフレーム完了ビットがセットされる。送信動作につ
いては、ＴＸ ＣＮＴＬ ＬＩＳＴ８０８ｂのＰＡＣＫ
ＥＴ＿ＳＩＺＥフィールド８３２ａは、ＴＰＩ２２０に
よってＴＬＡＮ２２６に送信されるべきデータ・パケッ
トのサイズでロードされる。ＨＳＢデータ転送インタフ
ェース・ロジック８１９は、ＴＸ ＣＮＴＬ ＬＩＳＴ
８０８ｂのＰＡＣＫＥＴ＿ＳＩＺＥレジスタ・タグ８１
９ｃ内のパケット・サイズＤＷＯＲＤを送信リスト・デ
コード・ロジック８１４内のＴＸ ＣＮＴＬ ＬＩＳＴ
８０８ｂに書き込む。そして、ＴＰＩ２２０が前述した
ように送信コマンドを対応するＴＬＡＮ２２６に書き込
み、ＴＸ ＣＮＴＬ ＬＩＳＴ８０８ｂの内容が送信コ
ントロール・リストとしてＴＬＡＮ２２６に対して要求
されたときに供給される。
【０１５５】ＣＳＴＡＴフィールド８３２ｂは、ＴＰＩ
２２０とＴＬＡＮ２２６との間におけるコマンドおよび
状態情報の受け渡しに使用される。ＴＰＩ２２０はＲＸ
ＣＮＴＬ ＬＩＳＴ８０８ａのＣＳＴＡＴフィールド
８３２ｂを最初にゼロにセットする。ＴＬＡＮ２２６か
らそれぞれのＴＰＩ ＲＸ ＦＩＦＯへのパケット・デ
ータの転送が完了したとき、ＴＰＩ２２０はＲＸ ＣＮ
ＴＬ ＬＩＳＴ８０８ａ内のＣＳＴＡＴフィールド８３
２ｂのフレーム完了ビット（ビット１４）をセットする
ことによって、パケット・データ転送の完了を表示す
る。ＴＰＩ２２０は、データ・パケットをＨＳＢ２０６
を介してＥＰＳＭ２１０へ転送を開始できる状態にある
ことをポート状態ロジック８２０に知らせる。そしてポ
ート状態ロジック８２０は、それぞれのＴＰＩ ＲＸ
ＦＩＦＯ内にＥＰＳＭ２１０によるポーリングに応答し
て、ＥＰＳＭ２１０に対して送信可能なデータがあるこ
とを表示する。パケットの終わりは必ず転送しなければ
ならないため、たとえパケットの終わりのデータ量がＲ
ＢＳＩＺＥもしくはＴＢＵＳの値に適合しない場合で
も、同様である。
【０１５６】ＴＰＩ２２０は、ＥＰＳＭ １０からのデ
ータ・パケットの受信中におけるＡＬ＿ＦＣＳ＿ＩＮ＊
（またはＦＢＰＮ＊）信号の状態に基づいて、ＴＸ Ｃ
ＮＴＬ ＬＩＳＴ８０８ｂのＣＳＴＡＴフィールド８３
２ｂ内のパス巡回冗長検査ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）ビットをセットする。
ＴＰＩ２２０は、データ・パケットがＣＲＣに使用され
るデータを含んでいるかどうかを示すＣＲＣビットをセ
ットする。ＣＲＣを含むイーサネットのデータ・パケッ
トには、パケット・データに加えて誤り検査に用いられ
る４バイトのＣＲＣデータが入っている。
【０１５７】ＤＡＴＡ＿ＰＯＩＮＴＥＲフィールド８３
４は、データ転送動作中にＴＬＡＮ２２６によってアサ
ートされるべきＰＣＩアドレスを指定する。このアドレ
スは、パケット・データ・メモリ・ベース・アドレス
（ＰＡＣＫＥＴ ＤＡＴＡＭＥＭＯＲＹ ＢＡＳＥ Ａ
ＤＤＲＥＳＳ）であって、送信および受信動作の両方に
同じものであることが望ましい。データ受信動作中、Ｔ
ＬＡＮ２２６がＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ
ＢＡＳＥ ＡＤＤＲＥＳＳをアサートし、受信データ
復号ロジック８１３がＰＣＩバス２２２上のアドレスお
よびライト・サイクルをデコードし、そして、選択され
ているＴＰＩ ＲＸ ＦＩＦＯ内へパケット・データが
受容されるように、ＰＣＩ ＲＸ ＦＩＦＯコントロー
ル・ロジック８１７をイネーブルする。データ送信動作
中、ＴＬＡＮ２２６がＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭ
ＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳをアサートし、送信
データ復号ロジック８１５がアドレスおよび読み出し動
作をデコードし、そしてＴＰＩ ＴＸ ＦＩＦＯからの
パケット・データの送信を促進するように、ＰＣＩ Ｔ
Ｘ ＦＩＦＯ制御ロジック８１６をイネーブルする。
【０１５８】ＣＯＵＮＴフィールド８３３は、存在する
データの量あるいはＤＡＴＡ＿ＰＯＩＮＴＥＲフィール
ド８３４の現在値における使用可能なバッファ・スペー
スを示す。データ受信動作中、受信リスト・デコード・
ロジック８１２は、ＣＯＵＮＴフィールド８３３をＴＰ
Ｉコントロール・レジスタ８４６のＲＣＶ＿ＤＡＴＡ＿
ＣＯＵＮＴレジスタ８４７ｂ（第８Ｆ図）内に書き込ま
れる値に設定する。ＲＣＶ＿ＤＡＴＡ＿ＣＯＵＮＴレジ
スタ８４７ｂの値でＴＰＩ２２０が受信すべき最大パケ
ット・サイズが決まる。既定値は１，５１８バイトであ
って、これはＣＲＣの４バイトを含むイーサネット・デ
ータ・パケットの最大サイズである。データ送信動作
中、ＴＰＩ２２０はＣＯＵＮＴフィールド８３３をＰＡ
ＣＫＥＴ＿ＳＩＺＥフィールド８３２ａと同じ値に設定
する。
【０１５９】次に図３４を参照する。該図は、ＴＰＩ２
２０に使用されるＴＰＩ ＰＣＩコンフィギュレーショ
ン・レジスタ８３５の定義を示している。ＴＰＩ ＰＣ
Ｉコンフィギュレーション・レジスタ８３５は、ＴＰＩ
２２０専用の追加的なレジスタ、およびすべてのＰＣＩ
バスのアーキテクチャに共通のレジスタを含む。すべて
のＰＣＩバスに共通のレジスタは、ＤＥＶＩＣＥ＿ＩＤ
レジスタ８３６ａ、ＶＥＮＤＯＲ＿ＩＤレジスタ８３６
ｂ、状態（ＳＴＡＴＵＳ）レジスタ８３７ａ、コマンド
（ＣＯＭＭＡＮＤ）レジスタ８３７ｂ、ＣＬＡＳＳ＿Ｃ
ＯＤＥレジスタ８３８ａ、ＲＥＶ＿ＩＤレジスタ８３８
ｂ、ＢＩＳＴレジスタ８３９ａ、ＨＤＲ＿ＴＹＰＥレジ
スタ８３９ｂ、レイテンシすなわち待ち時間（ＬＡＴＥ
ＮＣＹ）レジスタ８３９ｃ、ＣＡＣＨＥＬＳレジスタ８
３９ｄ、ＭＡＸＬＡＴレジスタ８４５ａ、ＭＩＮＧＮＴ
レジスタ８４５ｂ、ＩＮＴＰＩＮレジスタ８４５ｃ、お
よびＩＮＴＬＩＮＥレジスタ８４５ｄである。
【０１６０】ＴＰＩ２２０専用のレジスタは、ＴＰＩコ
ントロールＩＯベース・アドレス（ＣＯＮＴＲＯＬ Ｉ
Ｏ ＢＡＳＥ ＡＤＤＲＥＳＳ）レジスタ８４０、ＴＰ
Ｉコントロール・メモリ・ベース・アドレス（ＣＯＮＴ
ＲＯＬ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳ）レ
ジスタ８４１、送信リスト・メモリ・ベース・アドレス
（ＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳ
Ｅ ＡＤＤＲＥＳＳ）レジスタ８４２、受信リスト・メ
モリ・ベース・アドレス（ＲＥＣＥＩＶＥ ＬＩＳＴ
ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳ）レジスタ８
４３、およびパケット・データ・メモリ・ベース・アド
レス（ＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳ
Ｅ ＡＤＤＲＥＳＳ）レジスタ８４４である。
【０１６１】初期化後、ＴＰＩコントロールＩＯベース
・アドレス・レジスタ８４０にはＴＰＩコントロール・
レジスタ８４６のためのＴＰＩ ＣＯＮＴＲＯＬ ＩＯ
ＢＡＳＥ ＡＤＤＲＥＳＳが入っている。ＴＰＩコン
トロール・メモリ・ベース・アドレス・レジスタ８４１
にはＴＰＩコントロール・レジスタ８４６のためのＴＰ
Ｉ ＣＯＮＴＲＯＬ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤ
ＲＥＳＳが入っている。このように、ＴＰＩコントロー
ル・レジスタ８４６は、ＰＣＩバス２２２の入出力とメ
モリ・スペースの両方でアクセスが可能である。送信リ
スト・メモリ・ベース・アドレス・レジスタ８４２に
は、送信リストデコード・ロジック８１４によってデコ
ードされるＴＸ ＣＮＴＬ ＬＩＳＴ８０８ｂのための
ＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ
ＡＤＤＲＥＳＳが入っている。受信リスト・メモリ・
ベース・アドレス・レジスタ８４３には、受信リストデ
コード・ロジック８１２によってデコードされるＲＸ
ＣＮＴＬ ＬＩＳＴ８０８ａのためのＲＥＣＥＩＶＥ
ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳが
入っている。パケット・データ・メモリ・ベース・アド
レス・レジスタ８４４には、ＴＰＩ２２０のデータ・バ
ッファ８０７に対応するＰＡＣＫＥＴ ＤＡＴＡ ＭＥ
ＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳが入っている。Ｐ
ＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤ
ＤＲＥＳＳは、送信リスト・デコード・ロジック８１４
と受信リスト・デコード・ロジック８１２の両方によっ
てデコードされる。
【０１６２】次に図３５を参照する。該図は、ＴＰＩ
２２０に使用されるＴＰＩコントロール・レジスタ８４
６の定義の図解である。ＴＰＩコントロール・レジスタ
８４６は、ＲＣＶ＿ＤＡＴＡ＿ＣＯＵＮＴレジスタ８４
７ｂ、ＸＢＳＩＺＥ３レジスタ８４８ａ、ＸＢＳＩＺＥ
２レジスタ８４８ｂ、ＸＢＳＩＺＥ１レジスタ８４８
ｃ、ＸＢＳＩＺＥ０レジスタ８４８ｄ、ＲＢＳＩＺＥ３
レジスタ８４９ａ、ＲＢＳＩＺＥ２レジスタ８４９ｂ、
ＲＢＳＩＺＥ１レジスタ８４９ｃ、ＲＢＳＩＺＥ０レジ
スタ８４９ｄ、ＮＥＴ＿ＰＲＩ３レジスタ８５０ａ、Ｎ
ＥＴ＿ＰＲＩ２レジスタ８５０ｂ、ＮＥＴ＿ＰＲＩ１レ
ジスタ８５０ｃ、ＮＥＴ＿ＰＲＩ０レジスタ８５０ｄ、
ＴＬＡＮ０メモリ・ベース・アドレス（ＭＥＭＯＲＹ
ＢＡＳＥＡＤＤＲＥＳＳ）レジスタ８５１、ＴＬＡＮ１
メモリ・ベース・アドレス・レジスタ８５２、ＴＬＡＮ
２メモリ・ベース・アドレス・レジスタ８５３、および
ＴＬＡＮ３メモリ・ベース・アドレス・レジスタ８５４
を含む。
【０１６３】ＲＣＶ＿ＤＡＴＡ＿ＣＯＵＮＴレジスタ８
４７ｂは、ＴＰＩ ２０が処理した受信データ・パケッ
トの最大サイズを格納する。ＴＰＩ２２０は、この値を
取り出してＲＸ ＣＮＴＬ ＬＩＳＴ ０８ａのＣＯＵ
ＮＴフィールド８３３に入れる。ＸＢＳＩＺＥレジスタ
８４８ａ〜ｄの各々は、それぞれのポートについてＤＷ
ＯＲＤ単位の送信バースト・サイズを保持している。す
なわち、ＰＯＲＴ２４にはＸＢＳＩＺＥ０、ＰＯＲＴ２
５にはＸＢＳＩＺＥ１、ＰＯＲＴ２６にはＸＢＳＩＺＥ
２、そしてＰＯＲＴ２７にはＸＢＳＩＺＥ３である。Ｘ
ＢＳＩＺＥの送信バースト・サイズの値は、それぞれの
ポートに対してＥＰＳＭ２１０からデータを要求できる
だけの十分なパケット・バッファ・スペースがそれぞれ
のＴＰＩＴＸ ＦＩＦＯにあるかどうかを判定すると
き、ＴＰＩ２２０のＨＳＢ ＴＸＦＩＦＯコントロール
・ロジック８２２およびポート状態ロジック８２０によ
って用いられる。ＲＢＳＩＺＥレジスタ８４９ａ〜ｄの
各々は、それぞれのポートについてＤＷＯＲＤ単位のＨ
ＳＢ受信バースト・サイズを保持する。すなわち、ＰＯ
ＲＴ２４にはＲＢＳＩＺＥ０、ＰＯＲＴ２５にはＲＢＳ
ＩＺＥ１、ＰＯＲＴ２６にはＲＢＳＩＺＥ２、そしてＰ
ＯＲＴ２７にはＲＢＳＩＺＥ３である。ＲＢＳＩＺＥの
受信バースト・サイズの値は、それぞれのポートからＥ
ＰＳＭ２１０に対する受信データ転送を要求できるだけ
の十分なパケット・データがそれぞれのＴＰＩ ＲＸ
ＦＩＦＯにあるかどうかを判定するとき、ＨＳＢ ＲＸ
ＦＩＦＯコントロール・ロジック８２１およびポート
状態ロジック８２０によって用いられる。図解した実施
例において、ＸＢＳＩＺＥおよびＲＢＳＩＺＥレジスタ
８４８、８４９の値はそれぞれが等しく、またＴＢＵＳ
の値とも等しい。しかし、ＸＢＳＩＺＥレジスタ８４８
およびＲＢＳＩＺＥレジスタ８４９は、必要に応じて任
意のバースト転送値でプログラミングされる。
【０１６４】ＮＥＴ＿ＰＲＩレジスタ８５０は、それぞ
れのポートに関するそれぞれのネットワーク優先権の値
を保持する。すなわち、ＰＯＲＴ２４にはＮＥＴ＿ＰＲ
Ｉ０、ＰＯＲＴ２５にはＮＥＴ＿ＰＲＩ１、ＰＯＲＴ２
６にはＮＥＴ＿ＰＲＩ２、そしてＰＯＲＴ２７にはＮＥ
Ｔ＿ＰＲＩ３である。これらの値は、送信リスト・デコ
ード・ロジック８１４がそれぞれのポートの送信優先権
を設定するために使用される。ＴＬＡＮ０メモリ・ベー
ス・アドレス・レジスタ８５１は、ＰＯＲＴ２４につい
てＴＬＡＮ０ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳ
ＳというＰＣＩメモリ・アドレスを保持する。ＴＬＡＮ
１メモリ・ベース・アドレス・レジスタ８５２は、ＰＯ
ＲＴ２５についてＴＬＡＮ１ ＭＥＭＯＲＹ ＢＡＳＥ
ＡＤＤＲＥＳＳというＰＣＩメモリ・アドレスを保持
する。ＴＬＡＮ２メモリ・ベース・アドレス・レジスタ
８５３は、ＰＯＲＴ２６についてＴＬＡＮ２ ＭＥＭＯ
ＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳというＰＣＩメモリ・
アドレスを保持する。ＴＬＡＮ３メモリ・ベース・アド
レス・レジスタ８５４は、ＰＯＲＴ２７についてＴＬＡ
Ｎ３ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳという
ＰＣＩメモリ・アドレスを保持する。これらのレジスタ
のそれぞれを、起動時にＣＰＵ ２３０が各ＴＬＡＮ
２２６のアドレスを認識してから初期化する。これらの
値はＰＣＩＴＸ ＦＩＦＯコントロール・ロジック８１
６に供給され、このロジックがＰＣＩバス２２２上にそ
れぞれの送信コマンドを出してパケット送信動作を開始
するために該値を使用する。
【０１６５】次に図３６を参照する。該図は、ネットワ
ーク・スイッチ１０２の初期化、起動あるいはリセット
時におけるＣＰＵ２３０のＰＣＩ初期化動作を図解した
フローチャートである。最初のステップ８５５におい
て、ＣＰＵ２３０はＰＣＩバス２２２のコンフィギュレ
ーションを行い、それぞれのＴＬＡＮ２２６をＰＣＩメ
モリ・スペースにマッピングし、そして、このコンフィ
ギュレーションをＰＣＩバス２２２を介してＴＰＩ Ｐ
ＣＩコンフィギュレーション・レジスタ８３５に書き込
む。ＰＣＩバス２２２のコンフィギュレーションを行う
手順は既知であり、ここではさらに説明しない。
【０１６６】特に、ＤＥＶＩＣＥ＿ＩＤレジスタ８３６
ａは、標準のＰＣＩデバイスＩＤレジスタであり、その
値は０ｘ５０００ｈに設定される。ＶＥＮＤＯＲ＿ＩＤ
レジスタ８３６ｂは標準のＰＣＩベンダＩＤレジスタで
あり、その値は０ｘ０Ｅ１１ｈに設定される。ＳＴＡＴ
ＵＳレジスタ８３７ａは標準のＰＣＩデバイス状態レジ
スタである。ＣＯＭＭＡＮＤレジスタ８３７ｂは標準の
ＰＣＩデバイス・コマンド・レジスタである。ＣＬＡＳ
Ｓ＿ＣＯＤＥレジスタ８３８ａは標準のＰＣＩデバイス
・クラス・コード・レジスタであり、その値は０ｘ０６
０２００ｈに設定される。ＲＥＶ＿ＩＤレジスタ８３８
ｂは標準のＰＣＩデバイス改定ＩＤレジスタであり、そ
の値は０ｘ００ｈに設定される。ＢＩＳＴレジスタ８３
９ａは標準のＰＣＩ ＢＩＳＴ状態レジスタであり、そ
の値は０ｘ００ｈに設定される。ＨＤＲ＿ＴＹＰＥレジ
スタ８３９ｂは標準のＰＣＩヘッダ・タイプ・レジスタ
であり、その値は０ｘ８０ｈに設定される。ＬＡＴＥＮ
ＣＹ（待ち時間）レジスタ８３９ｃは標準のＰＣＩ待ち
時間レジスタであり、ＣＰＵ２３０によって初期化され
る。ＣＡＣＨＥＬＳＺレジスタ８３９ｄは標準のＰＣＩ
キャッシュ・ライン・サイズ・レジスタであり、ＣＰＵ
２３０によって初期化される。ＭＡＸＬＡＴレジスタ８
４５ａは標準のＰＣＩ最長待ち時間レジスタであり、そ
の値は０ｘ００ｈに設定される。ＭＩＮＧＮＴレジスタ
８４５ｂは標準のＰＣＩデバイス・ミニマム・グラント
・レジスタであり、その値は０ｘ００ｈに設定される。
ＩＮＴＰＩＮレジスタ８４５ｃは標準のＰＣＩデバイス
割り込みピン・レジスタであり、その値は０ｘ００ｈに
設定される。ＩＮＴＬＩＮＥレジスタ８４５ｄは標準の
ＰＣＩデバイス割り込みライン・レジスタであり、ＣＰ
Ｕ ２３０によって設定される。
【０１６７】ステップ８５５では、さらにＣＰＵ２３０
が０ｘＦＦＦＦＦＦＦＦｈの値を次のそれぞれのレジス
タに書き込む。すなわち、ＴＰＩ ＣＯＮＴＲＯＬ Ｉ
ＯＢＡＳＥ ＡＤＤＲＥＳＳレジスタ８４０； ＴＰＩ
ＣＯＮＴＲＯＬ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲ
ＥＳＳレジスタ８４１； ＴＲＡＮＳＭＩＴ ＬＩＳＴ
ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳレジスタ８
４２； ＲＥＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ Ｂ
ＡＳＥ ＡＤＤＲＥＳＳレジスタ８４３；およびＰＡＣ
ＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲ
ＥＳＳレジスタ８４４に書き込む。それぞれへの書き込
み完了後、ＴＰＩ２２０が各レジスタ内の値を、指示さ
れた特定のレジスタに求められる量の入出力（Ｉ／Ｏ）
またはメモリ・スペースを示す値に置き換える。ＣＰＵ
２３０は、それに応答して各レジスタ内のそれぞれの新
しい値を読み取り、各レジスタにベース（基準）・アド
レスを書き返し、そのエンティティをＰＣＩ Ｉ／Ｏま
たはメモリ・スペースにマッピングする。
【０１６８】特に、必要なメモリ・スペースの量を決定
してから、ＣＰＵ２３０はＣＯＮＴＲＯＬ ＩＯ ＢＡ
ＳＥ ＡＤＤＲＥＳＳをＴＰＩ ＣＯＮＴＲＯＬ ＩＯ
ＢＡＳＥ ＡＤＤＲＥＳＳレジスタ８４０に書き込ん
で、ＴＰＩコントロール・レジスタ８４６の入出力スペ
ースへのアクセスを可能とし、ＣＰＵ２３０はＴＰＩＣ
ＯＮＴＲＯＬ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳ
ＳをＴＰＩ ＣＯＮＴＲＯＬ ＭＥＭＯＲＹ ＢＡＳＥ
ＡＤＤＲＥＳＳレジスタ８４１に書き込んでＴＰＩコ
ントロール・レジスタ８４６のメモリ・スペースへのア
クセスを可能とし、ＣＰＵ２３０はＴＲＡＮＳＭＩＴ
ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥＡＤＤＲＥＳＳをＴ
Ｘ ＣＮＴＬ ＬＩＳＴ８０８ｂメモリ・ブロックのア
ドレスに対応するＴＲＡＮＳＭＩＴ ＬＩＳＴ ＭＥＭ
ＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳレジスタ８４２に書
き込み、ＣＰＵ２３０は ＲＥＣＥＩＶＥ ＬＩＳＴＭ
ＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳをＲＸ ＣＮＴ
Ｌ ＬＩＳＴ８０８ａのアドレスに対応するＲＥＣＥＩ
ＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥＡＤＤＲＥＳ
Ｓレジスタ８４３に書き込み、そしてＣＰＵ２３０はＰ
ＡＣＫＥＴＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤ
ＲＥＳＳをデータ・バッファ８０７のＰＣＩアドレスに
対応するＰＡＣＫＥＴ ＤＡＴＡ ＭＥＭＯＲＹ ＢＡ
ＳＥ ＡＤＤＲＥＳＳレジスタ８４４に書き込む。
【０１６９】次のステップ８５６ａにおいて、ＣＰＵ２
３０はＰＣＩバス２２２上のそれぞれのＴＬＡＮ２２６
に対して１つずつ問い合わせを行い、存在するＴＬＡＮ
の数、およびそれらのＴＬＡＮの対応するＰＣＩアドレ
スを認識する。続くステップ８５６ｂで、ＣＰＵ２３０
は問い合わせたＴＬＡＮ２２６を既知で休止の状態に初
期化する。そしてＣＰＵ２３０は、次のステップ８５７
でＴＬＡＮ２２６がそれ以上存在するかどうかを調べ、
もし存在すればステップ８５６ａに戻って、次のＴＬＡ
Ｎ２２６に対して問い合わせを行い、ＰＣＩバス２２２
上のＴＬＡＮ２２６がすべて初期化されるまでこれを繰
り返す。この時点では、ＴＬＡＮ０ ＭＥＭＯＲＹ Ｂ
ＡＳＥ ＡＤＤＲＥＳＳ、ＴＬＡＮ１ ＭＥＭＯＲＹ
ＢＡＳＥＡＤＤＲＥＳＳ、ＴＬＡＮ２ ＭＥＭＯＲＹ
ＢＡＳＥ ＡＤＤＲＥＳＳ、およびＴＬＡＮ３ ＭＥＭ
ＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳの値は既知である。
【０１７０】次のステップ８５８において、ＣＰＵ２３
０は、図３５に関して前述したように、ＴＰＩコントロ
ール・レジスタ８４６を適切な値に初期化する。これ
は、ＴＬＡＮ０ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥ
ＳＳ、ＴＬＡＮ１ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲ
ＥＳＳ、ＴＬＡＮ２ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤ
ＲＥＳＳ、およびＴＬＡＮ３ ＭＥＭＯＲＹ ＢＡＳＥ
ＡＤＤＲＥＳＳの値を含む。続くステップ８５９で、
ＣＰＵ２３０は、ＲＥＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯ
ＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳをチャネル・パラメー
タ・レジスタ８２８ｂに書き込み、各ＴＬＡＮ２２６の
受信動作の始動を開始する。受信動作の開始はステップ
９６０で完了し、ＣＰＵ２３０が各ＴＬＡＮ２２６のコ
マンド・レジスタ８２８ａに対して書き込みを行う。こ
のように初期化されて、それぞれのＴＬＡＮ２２６は受
信コントロール・リストを要求するために、ＰＣＩバス
２２２を要求して、直ちに受信動作を始める。
【０１７１】次に図３７を参照する。該図は、各ＴＬＡ
Ｎ２２６についてネットワーク・スイッチ１０２が行う
受信動作を図解するフローチャートである。動作は第１
ステップ８６１ａで始まり、ＴＬＡＮ２２６は、ＰＣＩ
アービタ８１１にＰＣＩバス２２２を要求してこれを受
け取る。ＴＬＡＮ２２６は第２ステップ８６１ｂでＲＥ
ＣＥＩＶＥ ＬＩＳＴ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤ
ＤＲＥＳＳをＰＣＩバス２２２にアサートして受信コン
トロール・リストを要求し、ＴＰＩ２２０が第３のステ
ップ８６１ｃで受信コントロール・リストをそのＴＬＡ
Ｎ２２６に供給する。受信コントロール・リストは、受
信したデータ・パケットをどこで、もしくはどのように
送信するかをＴＬＡＮ ２２６に知らせるためのＰＡＣ
ＫＥＴＤＡＴＡ ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥ
ＳＳを含む。次の第４のステップ８６１１で、ＴＬＡＮ
２２６はＰＣＩバス２２２の制御権を放棄する。
【０１７２】ＴＬＡＮ２２６は、次のステップ８６２ａ
において、最終的にネットワーク１１２からデータ・パ
ケットを受信し、ステップ８６２ｂにおいて、ＰＣＩバ
ス２２２の制御権を要求してこれを受け取る。ＴＬＡＮ
２２６はステップ８６２ｃで、ＰＡＣＫＥＴ ＤＡＴＡ
ＭＥＭＯＲＹ ＢＡＳＥ ＡＤＤＲＥＳＳをＰＣＩバ
ス２２２上のアドレスとして用い、１バーストのデータ
の書き込みを行い、一方ＴＰＩ２２０は、ステップ８６
２ｄにおいて、そのデータを選択されたＴＰＩＲＸ Ｆ
ＩＦＯに書き込む。書き込みバーストの完了と同時に、
ＴＬＡＮ２２６は次のステップ８６２ｅに移って、ＰＣ
Ｉバス２２２の制御権を放棄する。さらに次のステップ
８６５において、ＴＬＡＮ２２６は、最終ＤＷＯＲＤの
書き込み動作で示されるべき、パケット・データの全体
のＴＰＩ ＲＸ ＦＩＦＯに対する送出が完了したかど
うかをチェックし、まだであれば、動作はステップ８６
２ｂへ戻り、ＴＬＡＮ２２６はもう一度ＰＣＩバス２２
２を要求するために別のバースト・データを送る。
【０１７３】ＴＬＡＮ２２６は、データ・パケットの最
終部分を送り終わった後、最後の反復動作を行って、Ｔ
ＰＩ ＲＸ ＦＩＦＯに対しパケットの終わりを知らせ
る。特にＴＬＡＮ２２６は、ＴＰＩ２２０のＲＸ ＣＮ
ＴＬ ＬＩＳＴ８０８ａ内のＰＡＣＫＥＴ＿ＳＩＺＥフ
ィールド８３２ａおよびＣＳＴＡＴフィールド８３２ｂ
に対して、最後の１ＤＷＯＲＤの転送を実行する。この
ＤＷＯＲＤの転送によって、ＲＸ ＣＮＴＬ ＬＩＳＴ
８０８ａが完了したばかりのデータ・パケットのパケッ
トのサイズで更新され、ＣＳＴＡＴフィールド８３２ｂ
内のフレーム完了ビットが更新される。ＴＰＩ２２０は
この書き込み動作をステップ８６５で検知して動作完了
を表す内部フラグをセットし、ステップ８６６におい
て、その適宜の状態をポート状態ロジック８２０に渡
す。動作はステップ８６１ａへ戻って、別の受信コント
ロール・リストを要求する。
【０１７４】次に図３８を参照する。該図は、ＴＰＩ２
２０からＥＰＳＭ２１０へのＨＳＢ２０６を介した受信
データ転送動作を図解するフローチャートである。動作
は最初のステップ８７６で開始し、ＴＰＩ２２０のポー
ト状態ロジック８２０が、ＴＰＩ ＲＸ ＦＩＦＯのい
ずれか１つに存在するＴＰＩコントロール・レジスタ８
４６で用意されたそれぞれのＲＢＳＩＺＥと比べて等し
いか大きい一定量のデータを検知するか、もしくは、Ｔ
ＬＡＮ２２６によって表示されているそのポートに関す
るパケットの終わりＥＯＰを検出する。
【０１７５】次のステップ８７７では、ＴＰＩ２２０が
ＥＰＳＭ２１０のポーリングに応答し、各ＴＰＩ ＲＸ
ＦＩＦＯ内に十分なデータが存在するか否かを表すＰ
ＫＴ＿ＡＶＡＩＬ［６］＊信号を多重化の方式で適切に
アサートする。このポーリングは、独立して発生し、ク
ラリフィケーションの目的で含まれている。ＴＰＩ２２
０のいずれかのＴＰＩ ＲＸ ＦＩＦＯ内に十分なデー
タが存在することをＰＫＴ＿ＡＶＡＩＬ［６］＊信号が
表示した場合、ＥＰＳＭ２１０の使用可能な受信バッフ
ァ内に十分なバッファ記憶スペースがあれば、ＥＰＳＭ
２１０はＨＳＢ２０６上でリード・サイクルを開始す
る。
【０１７６】ＴＰＩ２２０のポート状態ロジック８２０
は、ＨＳＢ２０６上のリード・サイクルを検知し、当該
のＴＰＩ ＲＸ ＦＩＦＯを選択して次のステップ８７
９でデータを供給する。それからＴＰＩ２２０は、ステ
ップ８８０において、ＥＰＳＭ２１０に対しＨＳＢ２０
６を介してデータ・バーストを転送する。ステップ８８
０でのデータ転送中、次のステップ８８１ａで、ポート
状態ロジック８２０がＨＳＢ２０６を介した現在のデー
タ転送がパケットの始めであると判断すれば、データ転
送中にＴＰＩ２２０がステップ８８１ｂにおいてＨＳＢ
２０６上でＳＯＰ＊信号をアサートする。同様に、ステ
ップ８８０でのデータ転送中、ステップ８８２ａにおい
て、ポート状態ロジック８２０がＨＳＢ２０６を介した
現在のデータ転送がパケットの終わりであると判断すれ
ば、データ転送中にＴＰＩ２２０が、ステップ８８２ｂ
において、ＨＳＢ２０６上でＥＯＰ＊信号をアサートす
る。ステップ８８２ａまたは８８２ｂから、動作はステ
ップ８７６へ戻る。
【０１７７】次に図３９を参照する。該図は、ＥＰＳＭ
２１０からＴＰＩ２２０へパケット・データを送るため
のＨＳＢ２０６を介した送信データ転送動作を図解する
フローチャートである。動作はステップ８９０で開始
し、ＴＰＩ２２０のポート状態ロジック８２０がＴＰＩ
ＴＸ ＦＩＦＯののいずれか１つに、対応するＸＢＳ
ＩＺＥと比較して等しいか大きいバッファ・スペースが
あることを検知する。動作は次のステップ８９１へ進
み、ポート状態ロジック８２０は、ＥＰＳＭ２１０のポ
ーリングに応答してＢＵＦ＿ＡＶＡＩＬ［６］＊信号を
多重化の方式で適切にアサートし、対応するＴＰＩ Ｔ
Ｘ ＦＩＦＯ内に使用可能なバッファ・スペースがある
ことを表示する。前述したように、このポーリングは独
立して発生し、クラリフィケーションの目的で含まれて
いる。次のステップ８９２において、十分なスペースの
あるＴＰＩ ＴＸ ＦＩＦＯに対してＥＰＳＭ２１０が
転送するだけの十分なデータがあるとき、ＥＰＳＭ２１
０は、ＨＳＢ２０６上でそのＴＰＩ ＴＸ ＦＩＦＯに
対応するポートへのライト・サイクルを開始する。続く
ステップ８９３では、ＴＰＩ２２０のポート状態ロジッ
ク８２０がＨＳＢ２０６上のライト・サイクルを検知
し、指示されたポートに適当なＴＰＩ ＴＸ ＦＩＦＯ
を選択する。次のステップ８９４において、ＥＰＳＭ２
１０はＴＰＩ２２０に対してＨＳＢ２０６を介し１バー
ストのデータを転送し、ＴＰＩ２２０はそのデータをＴ
ＰＩ２２０内の対応するＴＰＩ ＴＸ ＦＩＦＯに書き
込む。
【０１７８】ステップ８９５ａにおいて、ＴＰＩ２２０
がステップ８９４のデータ・バースト中にＳＯＰ＊信号
がアサートされたことを検知した場合、そのパケット・
サイズを持っているデータの先頭のＤＷＯＲＤは、ステ
ップ８９５ｂにおいてＰＡＣＫＥＴ ＳＩＺＥタグ・レ
ジスタ８１９ｃに入れられる。ステップ８９６ａにおい
て、ＴＰＩ２２０が、ステップ８９４でのデータ・バー
スト中にＥＯＰ＊信号がアサートされたことを検知すれ
ば、ＴＰＩ２２０はステップ８９６でパケットの終わり
を表すＴＰＩ２２０内のフラグをセットする。ステップ
８９６ａまたは８９６ｂから、動作はステップ８９０へ
戻る。
【０１７９】次に図４０を参照する。該図は、各ＴＬＡ
Ｎ２２６に関するネットワーク・スイッチ１０２の送信
動作を図解するフローチャートである。最初のステップ
８６７において、ＴＰＩ２２０はＴＰＩ ＴＸ ＦＩＦ
Ｏのいずれか１つの中にデータを検知し、それに応答し
てＰＣＩバス２２２を要求し、ＰＣＩアービタ８１１か
らこれの制御権を受け取る。次のステップ８６８で、Ｔ
ＰＩ２２０は、対応するＴＬＡＮ２２６のコマンド・レ
ジスタ８２８ａに送信コマンドを書き込む。ＴＰＩ２２
０は、その後ステップ８６９で、ＰＣＩバス２２２の制
御権を放棄する。
【０１８０】続くステップ８７０ａにおいて、送信コマ
ンドを受け取ったＴＬＡＮ２２６は、ＰＣＩバス２２２
の制御権を要求し、ＰＣＩアービタ８１１からこれの制
御権を受け取り、ＴＰＩ２２０に対して送信コントロー
ル・リストを要求する。次のステップ８７０ｂで、ＴＰ
Ｉ２２０はＰＣＩバス２２２の制御権を持っているＴＬ
ＡＮ２２６に送信コントロール・リストを供給し、ＴＬ
ＡＮ２２６はその送信コントロール・リストをその送信
コントロール・リスト・バッファ８２７ｂに入れる。続
くステップ８７０ｃにおいて、ＴＬＡＮ２２６はＰＣＩ
バス２２２の制御権を放棄するが、直ちにステップ８７
０ｄでＰＣＩバス２２２の制御権を再要求する。再びＰ
ＣＩバス２２２の制御権を得ると、ＴＬＡＮ２２６はス
テップ８７１ａでＴＰＩ２２０に対して１バーストのデ
ータを要求し、送信コントロール・リストの実行を開始
する。特に、ＴＬＡＮ２２６は、ステップ８７１ａにお
いて、ＰＣＩバス２２２上でＰＡＣＫＥＴ ＤＡＴＡ
ＭＥＭＯＲＹ ＢＡＳＥＡＤＤＲＥＳＳをアサートす
る。続くステップ８７１ｂでは、ＴＰＩ２２０がそれに
応答して、対応するＴＰＩ ＴＸ ＦＩＦＯを選択して
イネーブルし、ＰＣＩバス２２２を介してＴＬＡＮ２２
６にデータを供給する。それぞれのデータ・バースト
後、ＴＬＡＮ２２６は、ステップ８７１ｃにおいてＰＣ
Ｉバス２２２の制御権を放棄する。ステップ８７２ａに
おいて、データのパケット全体の転送が完了していない
と判定すると、動作はステップ８７０ｃに戻り、ＴＬＡ
Ｎ２２６は再びＰＣＩバス２２２の制御権を要求し、最
終的に該制御権を取り戻す。
【０１８１】ステップ８７２ａにおいて、パケットの送
信が完了していると判定すると、動作はステップ８７３
ａに移り、ＴＬＡＮ２２６はＴＰＩ２２０に対してデー
タ転送完了の旨を書き込み、ＴＰＩ２２０はそれに応答
して動作の完了を表示する。特に、ＴＬＡＮ２２６はＴ
Ｘ ＣＮＴＬ ＬＩＳＴ８０８ｂのＣＳＴＡＴフィール
ド８３２ｂに最後の１ＤＷＯＲＤの書き込みを行い、Ｃ
ＳＴＡＴフィールド８３２ｂ内のフレーム完了ビットを
セットする。さらに、ＴＸ ＣＮＴＬ ＬＩＳＴ８０８
ｂのＰＡＣＫＥＴ＿ＳＩＺＥフィールド８３２ａが、Ｔ
ＰＩ２２０によってＴＬＡＮ２２６に送信されるべきデ
ータ・パケットのサイズでロードされる。ＴＬＡＮ２２
６は、書き込み動作を完了すると、ステップ８７３ｂで
ＰＣＩバス２２２を放棄する。ステップ８７３ｂから、
動作は次の送信動作に備えてステップ８６７に戻る。
【０１８２】ＣＰＵ２３０による初期化後、ＴＰＩ２２
０はＴＬＡＮ２２６と協調して動作するように構成され
ることによって、ＣＰＵ２３０がネットワーク・スイッ
チ１０２の他の重要なタスクや機能を遂行することがで
きる点は、高い評価に値する。ＣＰＵ２３０は、ＰＣＩ
バス２２２上のデバイスのタイプや数を確認し、対応す
るアドレス値を割り当てて、ＰＣＩメモリおよび入出力
スペースを初期化する。ＣＰＵ２３０は、ＴＬＡＮ２２
６のアドレス値をＴＰＩ２２０に供給する。さらに、Ｃ
ＰＵ２３０はＴＰＩ２２０のアドレスの初期値をそれぞ
れのＴＬＡＮ２２６に供給し、コマンドを挿入して動作
を起動する。ＴＬＡＮ２２６は、コントロール・リスト
を要求して該コントロール・リストを実行し、そのコン
トロール・リスト内のアドレスにあるメモリとの間で、
データの読み書きを行うように構成される。ＴＰＩ２２
０はまた、各コントロール・リストを更新し、それぞれ
を、要求している各ＴＬＡＮ２２６に供給するように構
成される。さらに、ＴＰＩ２２０は、適宜のＴＬＡＮ２
２６にコマンドを書き込んで送信動作を開始するよう構
成され、また対応する送信コントロール・リストを後続
の要求に応じて供給するように構成される。このように
して、ＣＰＵ２３０は初期化の実行後は、ネットワーク
・スイッチ１０２の他の機能を自由に遂行することがで
きる。
【０１８３】図４１は、メモリ２１２の編成を図解する
ブロック図である。示した実施例では、メモリ２１２の
サイズは４〜１６メガバイト（Ｍｂｙｔｅ）であるが、
このメモリ・サイズは可変であって、必要に応じた増減
が可能である。図４１〜図４７に示すメモリ・セクショ
ン・ブロックの幅、従って各メモリ・ラインの幅は、１
ＤＷＯＲＤすなわち３２ビットである。メモリ２１２
は、ハッシュ・メモリ・セクション９０２およびパケッ
ト・メモリ・セクション９０４という、２つの主なセク
ションに分けられる。ハッシュ・メモリ・セクション９
０２はネットワーク・デバイス識別セクションとして機
能し、ネットワーク・スイッチ１０２に結合しているネ
ットワーク１０６、１１２内の１つまたは複数のネット
ワーク・デバイスを識別する。ハッシュ・メモリ・セク
ション９０２のサイズは、必要なデバイス、関連のアド
レスおよびエントリの数に基づいて、プログラミングす
ることができる。示した実施例において、ハッシュ・メ
モリ・セクション９０２は２５６キロバイト（Ｋｂｙｔ
ｅ）のメモリで、最小８Ｋ（Ｋ＝２10＝１，０２４）か
ら最大１６Ｋまでのアドレスをサポートする。ハッシュ
・メモリ・セクション９０２は、メモリ２１２内のどこ
に置かれてもよく、示した実施例ではメモリ２１２の先
頭に位置している。パケット・メモリ・セクション９０
４のサイズは、メモリ２１２の残りの領域、すなわちハ
ッシュ・メモリ・セクション９０２が使用していない部
分である。
【０１８４】図４２は、メモリ２１２のハッシュ・メモ
リ・セクション９０２の編成を示すブロック図である。
ハッシュ・メモリ・セクション９０２は長さが２５６キ
ロバイトとして示されているが、ハッシュ・メモリ・セ
クションのサイズは固定、あるいは必要に応じてプログ
ラミング可能であることは理解されよう。ハッシュ・メ
モリ・セクション９０２は、一次的なハッシュ・エント
リのための１番目の１２８キロバイトの一次ハッシュ・
エントリ・セクション９０６、およびチェーン（連鎖）
・ハッシュ・エントリ用の２番目の１２８キロバイトの
チェーン・ハッシュ・エントリ・セクション９０８とい
う、２つの１２８キロバイトのセクションに分かれてい
る。セクション９０６、９０８の各々は、それぞれの長
さが１６バイトの８Ｋのエントリを含む。
【０１８５】図４３は、一次ハッシュ・エントリ・セク
ション９０６とチェーン・ハッシュ・エントリ・セクシ
ョン９０８の両方を含む、ハッシュ・メモリ・セクショ
ン９０２内の各エントリを表すハッシュ・テーブル・エ
ントリ９１０の編成の図解である。各エントリ９１０
は、ネットワーク・スイッチ１０２に結合しているネッ
トワーク１０６、１１２のネットワーク・デバイスの１
つに対応する。各一次エントリは１つのハッシュ・アド
レスに存在し、ハッシュ・アドレスはそのデバイスのＭ
ＡＣアドレスを「ハッシュ」して決定される。特に、ネ
ットワーク・デバイスには、物理アドレスあるいはＭＡ
Ｃアドレスとも呼ばれる４８ビットのハードウェア・ア
ドレスが割り当てられ、このアドレスは製造過程におい
て、あるいはネットワークの設置中に、ジャンパまたは
スイッチを設定して各ネットワーク・デバイスに割り当
てられる一意の数値である。このＭＡＣアドレスの一部
は、米国電気電子技術者協会ＩＥＥＥ（Ｉｎｓｔｉｔｕ
ｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃ
ｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）によって製造業
者に割り当てられたもので、その製造業者のすべての製
品に共通しており、ハードウェア・アドレスの他の一部
は、ハードウェアの製造業者が割り当てた一意の値であ
る。ハッシュ・テーブル・エントリ９１０最初の６バイ
ト、すなわちバイト５〜０には、その項目に関連するデ
バイスのＭＡＣアドレスが入っている。従ってネットワ
ーク・スイッチ１０２は、そのＭＡＣソース・アドレス
を含むデータ・パケットを送信する各ネットワーク・デ
バイスに、１つのハッシュ・テーブル・エントリを付加
する。
【０１８６】ネットワーク１０６、１１２内の各ネット
ワーク・デバイスから送信されるそれぞれのデータ・パ
ケットは、一般に送信元と受信先のＭＡＣアドレスを含
み、これらは両方とも、いくつかのアルゴリズムの１つ
に従ってハッシュされるものである。示した実施例にお
いては、各ＭＡＣアドレスの２つの部分を論理的に結合
あるいは比較して対応するハッシュ・アドレスを算出す
る。各部分は１３ビットから１６ビットであり、排他的
論理和（ＸＯＲ）のロジックを使用してビット単位の方
式で結合され、１３から１６ビットのハッシュ・アドレ
スを形成する。例えば、最初の１６ビットのＭＡＣアド
レスＭＡ［１５：０］と、次の１６ビットのＭＡＣアド
レスＭＡ［３１：１６］とのビット単位の方式による論
理和が、ハッシュ・アドレスＨＡ［１５：０］となる。
ある実施例では、ハッシュされた結果の最初の１３、１
４、１５、または１６ビットが、ハッシュ・アドレスＨ
Ａとして使用される。あるいは、ＭＡＣアドレスの最初
の１３ビットのＭＡ［１２：０］を次の１３ビットのＭ
Ａ［２５：１３］とハッシュして、１３ビットのハッシ
ュ・アドレスＨＡ［１２：０］を得る。もしくは、ＭＡ
Ｃアドレスの最初の１４ビットのＭＡ［１３：０］を次
の１４ビットのＭＡ［２７：１４］とハッシュして、１
４ビットのハッシュ・アドレスＨＡ［１３：０］とする
など、以下同様に行われる。ハッシュ処理には多種多様
なアルゴリズムが知られており、当業者には既知のよう
に、アドレス・ビットの特定の組み合わせの結合に用い
られること、および本発明は何ら特定のハッシュ法に限
定されるものではないことは、理解されであろう。
【０１８７】ハッシュ・アドレスは、一次ハッシュ・エ
ントリ・セクション９０６内のそれぞれのハッシュ・エ
ントリの位置を特定するための実アドレス、またはオフ
セット・アドレスとして使用される。ＭＡＣアドレスは
一意であるが、ハッシュ・アドレスの場合は、異なった
２つのＭＡＣアドレスが同じハッシュ・アドレスにハッ
シュする限りにおいて、一意である必要はない。チェー
ン・ハッシュ・エントリ・セクション９０８は、本明細
書で後に詳述するように、異なったデバイスの重複した
ハッシュ・アドレスを格納すべく用意されている。ハッ
シュ・アドレスでアクセスできる一次ハッシュ・エント
リ・セクション９０６と、一次ハッシュ・エントリ・セ
クション９０６の先頭エントリ内にあるリンク・アドレ
スでアクセス可能なチェーン・ハッシュ・エントリ・セ
クション９０８による編成により、少なくとも１つのブ
ランチ動作が節約できる。ポインタのリストを用いてテ
ーブル・エントリにアクセスするのではなく、メモリ２
１２内の最初のエントリは１回のブランチ動作で検索さ
れ、次のエントリは２回目のブランチ動作で、というよ
うに以下同様である。このように、メモリ２１２の以上
のような編成によってアクセス１回につき少なくとも１
つのブランチ動作が節約できるため、ハッシュ・エント
リに対するアクセスの効率が向上する。
【０１８８】ハッシュテーブル・エントリ９１０の次の
バイト（６）には、デバイスが接続されている関連のポ
ート番号を識別する２進ポート番号（ＰｏｒｔＮｕｍ）
が入っており、ここでＰＯＲＴ０のポート番号はゼロ、
ＰＯＲＴ１のポート番号は１、（ＣＰＵ２３０の）ＰＯ
ＲＴ２８のポート番号は２８、というようになってい
る。次のバイト（７）は、制御およびエイジ情報バイト
（ＣＯＮＴＲＯＬ／ＡＧＥ）であり、エントリが有効で
あるかどうかを識別するバリッド・ビット（ＶＡＬＩＤ
ＥＮＴＲＹ）を含み、これがロジック１であればそのエ
ントリは有効、ロジック０であればその項目は有効でな
い、つまり空ビットであることを示す。ＣＯＮＴＲＯＬ
／ＡＧＥバイトは、このデバイスに関する最後のソース
・アクセスからの経過時間を表す２進のエイジ数（ＡＧ
Ｅ）を含む。最後のソース・アクセスから予め決められ
た不使用の時間量が経過すれば、デバイスは老化してＣ
ＰＵ２３０によってハッシュ・エントリから削除され
る。経過時間はいくつかの方法の１つを用いて測られ、
その単位は秒かそれ以下、分、時、その他である。デバ
イスを老化とみなす不使用時間は、プログラミングが可
能である。他の実施例において、ＡＧＥ数は特定のデバ
イスが「旧」であるかどうかを表すために用いられる１
つのビットであり、一定の経過時間あるいはそのような
要因で設定される。
【０１８９】次の４バイト（Ｂ：８）は、もし適用され
ていれば、ポートのグループを表す２９ビットの仮想Ｌ
ＡＮ（ＶＬＡＮ）のビットマップ値を定義する。ＶＬＡ
Ｎ値の各ビットはポートのそれぞれ１つに対応し、デバ
イスかポートがそのポートとグループ化されれば、セッ
トされる。従ってＶＬＡＮ値は、その他のポートのう
ち、どのポートがデバイスとグループ化されたかを識別
する。これにより、ネットワーク１０６、１１２を任意
の組み合わせでグルーピプ化して、ネットワーク・スイ
ッチ１０２に結合された複数の異なったＴＬＡＮを形成
することができる。例えば、最初の５ポートＰＯＲＴ０
〜ＰＯＲＴ４が一緒になってグルーピングされれば、そ
れぞれのＶＬＡＮ値は００００００１Ｆｈとなる。ここ
で、ｈは１６進数を示す。ＰＯＲＴ２に結合されている
１つのデバイスから送られたＢＣパケットは、ＰＯＲＴ
０、ＰＯＲＴ１、およびＰＯＲＴ３にリピートされ、ネ
ットワーク・スイッチ１０２のその他のすべてのポート
にはリピートされない。ＶＬＡＮ値が全部１か１ＦＦＦ
ＦＦＦＦｈであれば、そのデバイスにグループ化が適用
されていないことを表している。１つのデバイスを複数
のグループに関連させられることに留意する必要があ
る。他の実施例においては、各デバイスが属するいくつ
かのＶＬＡＮグループがあれば、それらの２つ以上を識
別するために１つのＶＬＡＮフィールドを含むことがで
きる。
【０１９０】各ハッシュ・テーブル・エントリ９１０の
最後の４バイト（Ｆ：Ｃ）は、チェーン・ハッシュ・エ
ントリ・セクション９０８内で、もしあれば、同じハッ
シュ・アドレスを持った次のエントリを指示するリンク
・アドレス（ＬＩＮＫ Ａ［３１：０］すなわちＬＩＮ
Ｋ ＡＤＤＲＥＳＳ）である。次のエントリは、チェー
ン・ハッシュ・エントリ・セクション９０８内で次の使
用可能なロケーションに格納されている。このように、
２つの異なったデバイスの２つのＭＡＣアドレスが同一
のハッシュ・アドレスにハッシュすれば、最初の、すな
わち「一次」エントリが一次ハッシュ・エントリ・セク
ション９０６に格納され、２番目のエントリがチェーン
・ハッシュ・エントリ・セクション９０８内に格納さ
れ、一次エントリのＬＩＮＫ ＡＤＤＲＥＳＳが２番目
のエントリを指示する。別のＭＡＣアドレスが最初の２
つと同じハッシュ・アドレスをハッシュすれば、各追加
エントリはチェーン・ハッシュ・エントリ・セクション
９０８に格納され、ＬＩＮＫＡＤＤＲＥＳＳによって連
続した順序で、一緒に連鎖される。従って、最初が２番
目を指示し、２番目が３番目を指示し、以下同様とな
る。それぞれのエントリは、ハッシュ・テーブル・エン
トリ９１０のフォーマットに従う。ＬＩＮＫＡＤＤＲＥ
ＳＳの形式は、適宜自由に定義することができる。ＬＩ
ＮＫ ＡＤＤＲＥＳＳは一般に、メモリ２１２内のハッ
シュ・メモリ・セクション９０２を指示するベース・ア
ドレス・ポーション、およびハッシュ・メモリ・セクシ
ョン９０２内の実際のエントリへのオフセット・ポーシ
ョンを含む。下位のアドレス・ビットは、バイト整合の
ために必要に応じてゼロに設定する。各チェーン内の最
後のエントリは、ＬＩＮＫ ＡＤＤＲＥＳＳの一部をゼ
ロにセットして識別する。例えば、ＬＩＮＫ ＡＤＤＲ
ＥＳＳのビット［３１：２８］をゼロにセットして、最
後のエントリを表す。
【０１９１】図４４は、メモリ２１２のパケット・メモ
リ・セクション９０４の編成を示すブロック図である。
示した実施例において、メモリ２１２のパケット・メモ
リ・セクション９０４は複数の隣接した等しいサイズの
セクタ９１２として編成され、各セクタ９１２は、セク
タ・プレフィクス９１４と呼ばれるセクタ情報セクショ
ン、および１つまたは複数のパケット・データ・ブロッ
クを含むパケット・セクション９１６を含む。各セクタ
９１２は、設計を簡略化しオーバーヘッドを下げるた
め、メモリ２１２の機能を遂行するメモリ・デバイスの
ページ・サイズに対応して、そのサイズを２Ｋバイトに
することが望ましい。示した実施例において、ＦＰＭ
ＤＲＡＭ ＳＩＭＭは４Ｋバイトのページ・バウンダリ
（境界）で編成され、同期ＤＲＡＭ ＳＩＭＭは２Ｋｂ
ｙｔｅのページ・バウンダリで編成されている。従っ
て、２Ｋバイトのセクタ・サイズで、サポートされるタ
イプのメモリ・デバイスに十分である。セクタ９１２は
初期において空であるが、ＬＩＮＫ ＡＤＤＲＥＳＳと
一緒にチェーン化されて、空メモリ・セクタのＦＲＥＥ
ＰＯＯＬ ＣＨＡＩＮ（フリープール・チェーン）を形
成する。
【０１９２】ポート１０４、１１０のそれぞれから新し
い情報のパケットが受け取られると、１つまたは複数の
セクタ９１２がＦＲＥＥＰＯＯＬ ＣＨＡＩＮから切り
離され、１ポートにつき１つのＲＥＣＥＩＶＥ ＳＥＣ
ＴＯＲ ＣＨＡＩＮ内で一緒にリンクされる。また、各
パケットは、同じまたは別のＲＥＣＥＩＶＥ ＳＥＣＴ
ＯＲ ＣＨＡＩＮ内で他のパケットとリンクされ、１ポ
ートにつき１つのＴＲＡＮＭＩＴ ＳＥＣＴＯＲ ＣＨ
ＡＩＮ形成する。このようにして、１つのポートのＲＥ
ＣＥＩＶＥ ＳＥＣＴＯＲ ＣＨＡＩＮ内のパケット
は、さらに別のポートのＴＲＡＮＭＩＴ ＳＥＣＴＯＲ
ＣＨＡＩＮにも入れられる。セクタ９１２のパケット
・セクション９１６内のデータがすべて受信先のポート
へ送信されると、そのセクタは、そのＲＥＣＥＩＶＥ
ＳＥＣＴＯＲ ＣＨＡＩＮから解放され、再びＦＲＥＥ
ＰＯＯＬ ＣＨＡＩＮに戻ってリンクされる。ＲＥＣＥ
ＩＶＥ ＳＥＣＴＯＲおよびＦＲＥＥＰＯＯＬチェーン
の機能は、本明細書で後に詳述する方式で、１つのセク
タから次のセクタへのリンク・アドレスあるいはポイン
タを用いて遂行される。
【０１９３】図４５は、パケット・メモリ・セクション
９０４の各セクタ９１２の各セクタ・プレフィクス９１
４の編成の図解である。セクタ・プレフィクス９１４
は、対応するセクタ９１２の情報を含み、さらに次のセ
クタ９１２があれば、それへのリンクとして機能する。
プレフィクスの情報部分は、セクタ９１２内のどこに入
っていてもよい点に留意されたい。最初のバイト（０）
は、そのときのセクタ９１２内のパケットまたはパケッ
ト片の数を表す２進のセクタ・パケット・カウント（Ｓ
ｅｃＰｋｔＣｎｔ）を定義する。セクタ・パケット・カ
ウントは、そのセクタにパケット・データが格納される
と増分され、受信先のポートによる送信のためにデータ
が読み出されると減分される。セクタ・パケット・カウ
ントＳｅｃＰｋｔＣｎｔがゼロに減分されたとき、その
セクタがＲＥＣＥＩＶＥ ＳＥＣＴＯＲ ＣＨＡＩＮの
最後にあるものでなければ、該セクタは解放されてＦＲ
ＥＥＰＯＯＬ ＣＨＡＩＮに戻る。次のバイト（１）
は、受信したパケットの送信元ポートを示すセクタ・ソ
ース値（ＳｅｃＳｏｕｒｃｅ）である。この値は、その
セクタが解放されてＦＲＥＥＰＯＯＬ ＣＨＡＩＮに戻
るとき、当該受信ポート・セクタ・カクント（ＲｘＳｅ
ｃＣｎｔ）を識別して減分するために必要である。次の
２つのバイト（３：２）は、リザーブすなわち未使用と
なっている。
【０１９４】それぞれのセクタ・プレフィクス９１４内
の次の４バイトは、対応するＲＥＣＥＩＶＥ ＳＥＣＴ
ＯＲ ＣＨＡＩＮまたはＦＲＥＥＰＯＯＬ ＣＨＡＩＮ
内の次のセクタへのネクスト・リンク・アドレス（Ｎｅ
ｘｔＳｅｃＬｉｎｋ）である。同一のリンク・アドレス
が両方の目的に使用されているが、異なったリンク・ア
ドレスを用いてもよい。示した実施例において、Ｎｅｘ
ｔＳｅｃＬｉｎｋアドレスは３２ビットで、ベース（基
準）およびオフセットの部分から成る。下位の“ｎ”個
のビットは、ＮｅｘｔＳｅｃＬｉｎｋのセクタ・サイズ
に応じた整合のために、ゼロにセットしてもよい。整数
“ｎ”は、４Ｋバイトのセクタでは１２、２Ｋバイトの
セクタでは１１、１１Ｋバイトのセクタでは１０、そし
て５１２Ｋバイトのセクタでは９である。示した実施例
においては、ｎは２Ｋバイトのセクタに１１、などとな
っている。このようにして、ポート１０４、１１０から
１つまたは複数のパケットが受け取られると、そのポー
トによって受信されたその１つまたは複数のパケットを
格納すべく、セクタ９１２のＲＥＣＥＩＶＥ ＳＥＣＴ
ＯＲ ＣＨＡＩＮが１つ割り当てられる。複数のセクタ
９１２は、そのチェーン内の各セクタ９１２のセクタ・
プレフィクス９１４内のＮｅｘｔＳｅｃＬｉｎｋアドレ
スを用いて、チェーン化の方式で一緒にリンクされる。
パケット・データは、各ＲＥＣＥＩＶＥ ＳＥＣＴＯＲ
ＣＨＡＩＮ内のそれぞれのセクタ９１２のパケット・
セクション９１６内に順に格納される。１つのパケット
のパケット・データは、ＲＥＣＥＩＶＥ ＳＥＣＴＯＲ
ＣＨＡＩＮ内のセクタ・バウンダリを越えてもよいと
いう点に留意する必要がある。セクタ・プレフィクス９
１４の最後の８バイト（１５：８）は、リザーブすなわ
ち未使用となっている。
【０１９５】図４６は、パケット・セクション９１６内
の各パケット・データ・ブロックを表す例示的なパケッ
ト・データ・ブロック９１７の図である。パケット・デ
ータ・ブロック９１７は、パケット・ブロック・ヘッダ
９１８およびパケット・データ・セクション９２０とい
う２つの部分に分かれている。パケット・ブロック・ヘ
ッダ９１８は、ＭＣＢ４０４によって各パケットの前に
付加されてパケット・データ・ブロック９１７を形成す
るのが望ましい。パケット・ブロック・ヘッダ９１８の
最初の２バイト（１：０）は、パケットの長さをバイト
数で定義する１５ビットの２進パケット長（ＰｋｔＬｅ
ｎｇｔｈ）値、およびＣＴモードのパケットがポートの
停動（ｓｔａｌｌ）のためメモリ２１２へ転送されたと
きにセットされる１ビットの中間（ミッド）パケットＣ
Ｔ値（ＭｉｄＰｋｔＣＴ）を形成する。ＭＣＢ４０４
は、ＴＬＡＮ２２６のポートＰＯＲＴ２４とＰＯＲＴ２
７、およびＣＰＵ２３０のポートＰＯＲＴ２８へ送信す
るとき、ＰｋｔＬｅｎｇｔｈを含むこの最初のＤＷＯＲ
Ｄをパケットに付加する。パケット・ブロック・ヘッダ
９１８の次のバイト（２）は、パケットのソース・ポー
トすなわち送信元ポート（ＳｏｕｒｃｅＰｏｒｔ）番号
を識別する。これは、ソース・アドレスに関するポート
番号を識別するための８ビットで２進のポートＩＤ番号
である。送信元ポートは、そのパケットが格納されてい
る特定のＲＥＣＥＩＶＥ ＳＥＣＴＯＲＣＨＡＩＮによ
っても識別される。次のバイト（４）は、宛先ポートす
なわち受信先ポート（ＤｅｓｔＰｏｒｔ）番号を識別す
る。これは、ＳｏｕｒｃｅＰｏｒｔ値の場合と同様に、
受信先のポート番号を識別するための８ビットで２進の
ポートＩＤ番号である。受信先ポートは、そのパケット
が属する特定のＴＲＡＮＭＩＴ ＰＡＣＫＥＴ ＣＨＡ
ＩＮによっても識別される。
【０１９６】パケット・ブロック・ヘッダ９１８の４バ
イト（１１：８）は、ＴＲＡＮＭＩＴ ＰＡＣＫＥＴ
ＣＨＡＩＮ内の次のデータ、またはパケット・データ・
ブロック９１７への３２ビットのネクスト・リンク・ア
ドレス（ＮｅｘｔＴｘＬｉｎｋ）を定義する。送信パケ
ット・カウント（ＴｘＰｋｔＣｎｔ）がゼロまで減分さ
れたとき、ＴＲＡＮＭＩＴ ＰＡＣＫＥＴ ＣＨＡＩＮ
の終わりが表示される。ＮｅｘｔＴｘＬｉｎｋアドレス
の下位ビットＡ０は、次のパケットがブロードキャスト
であるか否かを示すＢＣパケット・ビット（ＮｅｘｔＰ
ｋｔＢＣ）として使用される。ＮｅｘｔＰｋｔＢＣ＝１
であれば、次のパケットは後述するブロードキャストの
形式であり、もしＮｅｘｔＰｋｔＢＣ＝０であれば、次
のパケットは非ブロードキャストである。ＮｅｘｔＴｘ
Ｌｉｎｋアドレスの次の下位ビットＡ１は、次のパケッ
トがＳｎＦであるか否かを同様に表示するＳｎＦパケッ
ト・ビット（ＮｅｘｔＰｋｔＳｎＦ）として使用され
る。ＮｅｘｔＴｘＬｉｎｋアドレスの下位半バイト（４
ビット）は、その半バイトの実際の値にかかわらず、バ
イト整合の目的にゼロと想定してもよいことに留意され
たい。従って、例えばＮｅｘｔＴｘＬｉｎｋアドレスが
読み取られるとき、ビットＡ［３：０］が実際はＮｅｘ
ｔＰｋｔＢＣ＝１のような値であっても、これを無視し
てゼロと想定することができる。これにより、これらの
ビットは代替用途に使用することができる。示した実施
例においては、下位ビットＡ［３：０］がゼロと想定さ
れるように、データ構造が１６バイト整合となってい
る。
【０１９７】示した実施例においては、パケット・デー
タ・セクション９２０がパケット・ブロック・ヘッダ９
１８の直後に置かれ、パケット・ヘッダ内でデータフィ
ールドの長さが定義される。しかし、示した実施例にお
ける各セクタの特定の序列や各値の特定の位置などは多
少恣意的であって例示の域を出ないものであり、従って
本発明の範囲を越えない限りにおいて、編成は必要に応
じて任意である。
【０１９８】先に述べたように、パケットは、ポートＰ
ＯＲＴ０〜ＰＯＲＴ２８の各々から検索され、セクタ９
１２の対応する受信セクタ・チェーン（ＲＥＣＥＩＶＥ
ＳＥＣＴＯＲ ＣＨＡＩＮ）に格納される。
【０１９９】受信セクタ・チェーンは、ポート当たり１
つ対応して設けられている。図４８示されるように、第
１の受信セクタ・チェーン９３０がＰＯＲＴ０に対して
示され、ここで第１のセクタ９３１のセクタ・プレフィ
ックス９１４におけるＮｅｘｔＳｅｃＬｉｎｋを用い
て、セクタ９３１が別のセクタ９３２にリンクされる。
必要に応じて、セクタ・プレフィックス９１４における
リンク・アドレスを用いて、更に他のセクタがリンクさ
れる。また、第２の受信セクタ・チェーン９４０がＰＯ
ＲＴ１に対して示され、このポートで、第１のセクタ９
４１のセクタ・プレフィックス９１４におけるＮｅｘｔ
ＳｅｃＬｉｎｋを用いて、セクタ９４１が別のセクタ９
４２にリンクされる。あるポートで受取られた各パケッ
トごとに、パケット・ブロック・ヘッダ９１８が、対応
する受信セクタ・チェーンのその時のセクタ（現在セク
タ）９１２のパケット・セクション９１６において前に
受取られたパケット・データ・ブロック９１７の直後に
置かれ、パケット・ブロック・ヘッダ９１８に、そのパ
ケット・データ・セクション９２０が後続する。現在セ
クタ９１２のパケット・セクション９１６がパケット・
データ・ブロック９１７を格納中に一杯になると、別の
セクタ９１２がフリープール・チェーン（ＦＲＥＥＰＯ
ＯＬ ＣＨＡＩＮ）から割付けられ、当該ポートに対す
る受信セクタ・チェーンリンクされる。このように、ポ
ートから受取ったパケット・データ・ブロック９１７
は、当該ポートに関して対応する受信セクタ・チェーン
内に連続的に配置される。また、セクタ９１２のパケッ
ト・セクションは、パケット全体および（または）パケ
ットの部分を含むことができる。
【０２００】したがって、図４８に示されるように、ポ
ートＰＯＲＴ０で受取られたパケット・データ・ブロッ
ク９３４、９３５および９３６が、セクタ９３１、９３
２内に配置される。パケット・データ・ブロック９３５
がセクタ９３１、９３２に跨がることに注目されたい。
同様に、ポートＰＯＲＴ１で受取られたパケット・デー
タ・ブロック９４４および９４５が、図示のように、セ
クタ９４１、９４２内に置かれ、パケット・データ・ブ
ロック９４５がセクタ９４１、９４２に跨がっている。
【０２０１】各パケットはまた、各宛先ポートに対する
パケットの送信パケット・チェーン（ＴＲＡＮＳＭＩＴ
ＰＡＣＫＥＴ ＣＨＡＩＮ）と関連させられ、該ポー
トでは、これらのパケットが、ＮｅｘｔＳｅｃＬｉｎｋ
アドレスを用いて、一緒にリンクされる。各送信パケッ
ト・チェーンにおけるパケットは一般に、ネットワーク
・スイッチ１０２により受取られる時間に基いて順序付
けられ、その結果、関連する宛先ポートへ送られる時、
この順序が維持される。例えば、図４８に示されるよう
に、パケット・データ・ブロック９３４、９４４がポー
トＰＯＲＴ１０から送られべきであり、そしてパケット
・データ・ブロック９３４がパケット・データ・ブロッ
ク９４４の直前に送られるべきならば、パケット・デー
タ・ブロック９３４のパケット・ブロック・ヘッダ９１
８のＮｅｘｔＴｘＬｉｎｋアドレスが、パケット・デー
タ・ブロック９４４を指示する。パケット・データ・ブ
ロック９４４のパケット・ブロック・ヘッダ９１８のＮ
ｅｘｔＴｘＬｉｎｋアドレスは、次に送られるべきパケ
ット・データ・ブロックを指示する、、、の如くであ
る。伝送の実際の順序は、１つのパケットが送信パケッ
ト・チェーンへリンクされる時に決定される。ＣＴモー
ド・パケットは、このパケットが受取られる時の初めに
リンクされ、ＳｎＦモード・パケットは、パケット全体
が格納された後にリンクされる。中間パケット暫定ＣＴ
モード・パケットは、適切な順序付けを保証するため、
対応する送信パケット・チェーンの前にリンクされる。
【０２０２】図４７は、正規（通常）のパケット・ブロ
ック・ヘッダ９１８を置換する、ＢＣ（ブロードキャス
ト）パケットに対して用いられる１２８バイトのパケッ
ト・ヘッダ９２２を示すブロック図である。ＢＣパケッ
トにおいては、ＮｅｘｔＰｋｔＢＣ値が前のパケットに
セットされて現在パケットがＢＣパケットであることを
示す。各送信パケット・チェーンが、伝送されるＢＣパ
ケットを含む全てのポートに対して維持されるべきであ
る。従って、ＢＣパケット・ヘッダ９２２は、０〜２８
が番号が付された各ポート（ポート１０４、１１０及び
ＣＰＵ２３０を含む）ごとに、４バイトのリンク・アド
レス（ Ｐｏｒｔ＃ ＮｅｘｔＴｘＬｉｎｋ）を含み、各
ＮｅｘｔＴｘＬｉｎｋアドレスが、リストにおける場所
（ポート番号Ｐｏｒｔ＃）により識別される対応ポート
と関連する送信パケット・チェーンにおける次のパケッ
トを指示する。このように、ＮｅｘｔＴｘＬｉｎｋアド
レスは、バイト（１１：８）で始まり、バイト（１２
３：１２０）で終る。第１のＮｅｘｔＴｘＬｉｎｋアド
レス・エントリ（１１：８）は、第１のポートＰＯＲＴ
０に対するメモリ２１２における次のパケットと対応
し、第２のエントリ（バイト１５：１２）は、第２のポ
ートＰＯＲＴ１に対するメモリ２１２における次のパケ
ットに対するＮｅｘｔＴｘＬｉｎｋアドレスである。こ
のように、ＣＰＵ２３０に関する次のパケットに対する
ＮｅｘｔＴｘＬｉｎｋである最後のエントリ（バイト１
２３：１２０）まで続いている。各ＢＣリンク・アドレ
スもまた、各送信パケット・チェーンにおける次のパケ
ットがＢＣパケットか否かを示す次のＢＣパケット（Ｎ
ｅｘｔＰｋｔＢＣ）ビットと、各送信パケット・チェー
ンにおける次のパケットがＳｎＦパケットか否かを示す
次のＳｎＦパケット（ＮｅｘｔＰｋｔＳｎＦ）ビットと
を含んでいる。
【０２０３】ＢＣパケット・ヘッダ９２２の最初の４バ
イト（３：０）は、正規のパケット・ブロック・ヘッダ
９１８の最後の４バイトに類似し、ＭｉｄＰｋｔｃｔ値
がＢＣパケットに対してゼロであることを除いて、Ｐｋ
ｔＬｅｎｇｔｈ、ＭｉｄＰｋｔＣＴ、ＳｏｕｒｃｅＰｏ
ｒｔ（ソース・ポート）およびＤｅｓｔＰｏｒｔ（宛先
ポート）の値を含んでいる。ＢＣパケット・ヘッダ９２
２の次の４バイト（７：４）は、バイト２８：０の各々
がＢＣパケット・データを受取るポートに対応するブロ
ードキャスト・ポート・ビットマップ（ＢＣ Ｐｏｒｔ
ｓ）である。各ビットは、パケットが対応するポートへ送
られる時にクリアされる。全てのＢＣ ポート・ビットが
クリアされた時、先に述べたＳｅｃＰｋｔＣｎｔカウン
トもまた減分される。
【０２０４】図４９には、各々が同じＢＣパケット１０
１０を包含する幾つかの送信パケット・リンクを示すブ
ロック図が例示される。この例では、ポート１、５、１
１および１２が、ＶＬＡＮ関数などを用いてグループ化
され、その結果、ポート１２の如き１つのソース・ポー
ト（例えば、ポート１２）で受取られるＢＣパケット１
０１０のデータが当該グループにおける残りのポート
（ポート１、５および１１）に複写される。４つの送信
パケット・チェーン１００２、１００４、１００６およ
び１００８が、それぞれポート１、５、１１および１２
に対して示される。送信パケット・チェーン１００２、
１００４および１００６は、幾つかの一般的な非ブロー
ドキャスト・パケット１０００をＢＣパケット１０１０
とリンクする。ポート１２がソース・ポートであるか
ら、ＢＣパケット１０１０はポート１２に送られず、従
ってこのポートは送信パケット・チェーン１００８には
含まれない。ＢＣパケット１０１０はＢＣパケット・ヘ
ッダ１０１２を含み、このヘッダは、ポート１の送信パ
ケット・チェーン１００２における次のパケット１００
０を指示するリンク・アドレス１０１６と、ポート５の
送信パケット・チェーン１００４における次のパケット
１０００を指示するリンク・アドレス１０１８と、ポー
ト１１の送信パケット・チェーン１００６における次の
パケット１０００を指示するリンク・アドレス１０２０
とを含む、各ポートに１つずつリンク・アドレスのリス
トを含んでいる。このように、送信パケット・チェーン
１００２、１００４および１００６の各々が保持され
る。各送信パケット・チェーンが１つ以上のＢＣパケッ
トを含み、これが必要に応じて、非連続的あるいは連続
的に現れることも判る。
【０２０５】図５０は、１組のＭＣＢパケット制御レジ
スタ１１０２を示すブロック図であり、これらのレジス
タはＳＲＡＭ６５０内に備えられて、ネットワーク・ス
イッチ１０２のＣＰＵ２３０を含む２９個のポート１０
４、１１０の各々に対して同様に備えられている。ＣＰ
Ｕ２３０は、スパニング・ツリー処理のためのブリッジ
・プロトコル・データ・ユニット（ＢＰＤＵ）の送受な
どのある目的のため、「ポート（ＰＯＲＴ２８）」とし
て扱われる。各ＭＣＢパケット制御レジスタ１１０２
は、受信セクション１１０４と送信セクション１１０６
とを含んでいる。受信セクション１１０４では、２８ビ
ットの受信パケット・ヘッダのベース・ポインタ（Ｒｘ
ＢａｓｅＰｔｒ）が、当該ポートに対する受信セクタ・
チェーンの初めである対応ポートに対応するその時の受
信パケット・ヘッダのベース（基底）に対するポインタ
である。メモリ２１２について先に述べたように、ＳＲ
ＡＭ６５０に対するデータ構造は、１６バイトが割り当
てられ、全てのポインタの最下位ビットＡ［３：０］が
ゼロと仮定される。２８ビットのそのときの受信ポイン
タ（ＲｘＣｕｒＰｔｒ）は、当該ポートの受信セクタ・
チェーンに関するその時のデータ記憶場所に対するポイ
ンタである。ＲｘＣｕｒＰｔｒ値の下位４ビットは、受
信ＢＣパケット表示ビット（ＲｘＢＣ）と、「パケット
開始（ＳＯＰ）」フラグとして用いられる受信伝送進行
中（ＲｘＩＰ）ビットと、その時のパケットがセクター
境界と交差するかどうかを示す多重セクタ・パケット
（ＭｕｌｔｉＳｅｃＰｋｔ）ビット１と、送信リンクが
パケットの終りで更新されることを示すＳｎＦビット０
とを含む、制御ビットである。受信セクション１１０４
は更に、ＭｉｄパケットＣＴビット（ＭｉｄＣＴ）と、
ＲｘＣｕｒＰｔｒまでのバイトで受取られるその時のパ
ケットの長さに等しい１６ビットの受信パケット長（Ｒ
ｘＰｋｔＬｎ）値と、対応するポートによりその時使用
中であるセクタの数を示す１６ビットの受信ポート・セ
クタ・カウント（ＲｘＳｅｃＣｎｔ）と、各ポートまた
は受信セクタ・チェーンに対して許容されるＣＰＵプロ
グラムされたセクタ最大数を識別する１６ビットの受取
りセクタ閾値（ＲｘＳｅｃＴｈｒｅｓｈｏｌｄ）値とを
含んでいる。ＲｘＳｅｃＴｈｒｅｓｈｏｌｄ値は、該Ｒ
ｘＳｅｃＴｈｒｅｓｈｏｌｄをＲｘＳｅｃＣｎｔと比較
することにより、バックプレシャが当該ポートに対して
加えられるべきかどうかを決定するために用いられる。
バックプレシャがディスエーブル（不動作）状態にされ
ると、ＲｘＳｅｃＴｈｒｅｓｈｏｌｄ値を用いて、対応
するポートで受取られる更なるパケットをドロップする
（捨てる）。
【０２０６】受信セクション１１０４は更に、対応する
ポートに対する送信パケット・チェーンにおける最後の
パケットのベースを示す２８ビットのポインタである送
信キュー・ポインタ（ＥｎｄＯｆＴｘＱＰｔｒ）の終り
を含んでいる。最後に、送信キューＢＣ（ＥＯＱ Ｂ
Ｃ）の終りが、対応するポートに対する送信パケット・
チェーンにおける最後のパケットに対するブロードキャ
スト・フォーマットを示すようにセットされる。
【０２０７】送信セクション１１０６は、対応するポー
トに送信パケット・チェーンに関する情報を提供する。
送信ベース・ポインタ（ＴｘＢａｓｅＰｔｒ）は、その
時の伝送パケット・ヘッダのベースに対する２８ビット
のポインタであり、別の２８ビットの送信の現在ポイン
タ（ＴｘＣｕｒＰｔｒ）が、対応するポートに対するそ
の時のデータ検索場所を指示する。送信ブロードキャス
ト（ＴｘＢＣ）ビットが、パケット・ヘッダがブロード
キャスト・フォーマットであることを示すようにセット
される。送信進行中（ＴｘＩＰ）ビットが論理値１にセ
ットされると、それにより、送信がその時ポートに対し
て進行中であり、ＳＯＰを示す。８ビットの送信ソース
・ポート（ＴｘＳｒｃＰｏｒｔ）番号は、ＳＯＰにおけ
るパケット・ヘッダから読出されるその時の送信パケッ
トのソース・ポート番号ある。１６ビット送信パケット
長（ＴｘＰｋｔＬｎ）値は、その時の送信パケットに対
して送られるべき残りのバイトと等しい。あるパケット
が伝送されるとき、パケットのパケット・ブロック・ヘ
ッダ９１８におけるＰｋｔＬｅｎｇｔｈ値が送信セクシ
ョン１１０６におけるＴｘＰｋｔＬｎ値へ複写され、次
いでＴｘＰｋｔＬｎ値は、パケットが伝送される時、Ｔ
Ｘコントローラ６０６によって減分される。ＴｘＰｋｔ
Ｌｎ減分されてゼロになると、ＥＰＳＭ２１０が、パケ
ットの終りを示す対応するＥＯＰ＊信号を生成する。１
６ビットの最大パケット数（ＴｘＰｋｔＴｈｒｅｓｈｏ
ｌｄ）値は、各ポートに対してキューさせられるＣＰＵ
プログラムされたパケットの最大数に等しい。ＣＰＵ２
３０を宛て先とするパケットがＴｘＰｋｔＴｈｒｅｓｈ
ｏｌｄまたはＲｘＰｋｔＴｈｒｅｓｈｏｌｄの制限を受
けないことが判る。最後に、１６ビットの送信パケット
・カウント（ＴｘＰｋｔＣｎｔ）は、対応するポートに
対してその時にキューされるパケットの数に等しい。
【０２０８】図５１は、ＳＲＡＭ６５０に置かれたフリ
ープール・パケット制御レジスタ１１０８を示すブロッ
ク図であり、これらのレジスタは、レジスタのフリープ
ール・チェーン（ＦＲＥＥＰＯＯＬ ＣＨＡＩＮ）と関
連されている。各フリープール・レジスタ１１０８は、
フリープール・チェーンにおける次の自由なフリー・セ
クタに対するポインタ（ＮｅｘｔＦｒｅｅＳｅｃＰｔ
ｒ）と、フリープール・チェーンにおける最後のセクタ
に対するポインタ（ＬａｓｔＳｅｃＣｎｔ）と、その時
利用可能なフリー・セクタの数に等しいフリー・セクタ
・カウント（ＦｒｅｅＳｅｃＣｎｔ）と、メモリ・オー
バーフロー・フラグ（ＭＯＦ）がバックプレシャまたは
フィルタリング（パケットの抜き取り）の目的のために
セットされる前に許容される、ＣＰＵプログラムされた
セクタの最小数に等しいフリー・セクタ閾値（Ｆｒｅｅ
ＳｅｃＴｈｒｅｓｈｏｌｄ）数と、その時にメモリ２１
２にあるＢＣパケット数に等しいＢＣパケット・カウン
ト（ＢＣ ＰｋｔＣｎｔ）と、メモリ２１２に許容され
るＢＣパケットのＣＰＵプログラムされた最大数に等し
いＢＣパケット閾値（ＢＣ ＰｋｔＴｈｒｅｓｈｏｌ
ｄ）カウントとを含んでいる。
【０２０９】図５２は、メモリ２１２へのデータ・パケ
ットの受取りのため、およびＣＴ動作モードにおけるデ
ータ・パケットの送信のための、ネットワーク・スイッ
チ１０２の動作をフロー図で示している。データは通
常、リアルタイムであるいは全体的にパケットの形態に
おけるネットワーク・スイッチ１０２のポートＰＯＲＴ
０〜ＰＯＲＴ２７により送受信され、セグメント１０
８、１４に跨がって送られている間は、細分割されるこ
とはない。しかし、ネットワーク・スイッチ１０２内の
ＦＩＦＯは一般に、全パケットを格納するのに充分なほ
どには大きくない。このため、パケット・データは、ネ
ットワーク・スイッチ１０２内で、パケットの一部ある
いはパケットの細分割の形態で、１つのＦＩＦＯから別
のＦＩＦＯへ送られる。
【０２１０】第１のステップ１２００において、ＥＰＳ
Ｍ２１０は、信号ＰＫＴ ＡＶＡＩＬｍ＊の表示によ
り、ポート１０４、１１０の一方により受取られる新た
なパケットを検出する。次のステップ１２０２におい
て、パケットの初めの部分即ちヘッダがソース・ポート
から検索されて、ハッシュ・リクエスト・ロジック５３
２へ読込まれる。ヘッダは、宛先ＭＡＣアドレスおよび
ソースＭＡＣアドレスを含んでいる。ハッシュ・リクエ
スト・ロジック５３２は、宛先アドレスおよびソース・
アドレスとソース・ポート番号を、ＨＡＳＨ ＤＡ Ｓ
Ａ［１５：０］信号中に与え、ＭＣＢ４０４へＨＡＳＨ
ＲＥＱ＊信号をアサートする。ＭＣＢ４０４は、それ
に応答して、パケットに対する適切な動作を決定するた
めのハッシング手順を呼出し、ソース・アドレスおよび
宛先アドレスがハッシュされて、このアドレスのいずれ
かがそれ以前にメモリ２１２に格納されたかどうかを判
定する。ＭＣＢ４０４は、ＨＣＢ４０２に対して充分な
情報が得られる場合に、信号ＨＡＳＨ ＤＯＮＥ＊をア
サートして、パケットに対してとるべき適切な動作を判
定する。図５２に示されるフロー図は、宛先アドレスお
よびソース・アドレスに関する２つの主要部分を含んで
おり、これについては後述する。図示した実施例では、
宛先アドレスが最初にハッシュされ、ソース・アドレス
がその後に続くが、これらの手順は同時に実行しても良
いし、所望の順番で実行してもよい。
【０２１１】宛先アドレスの場合は、処理はステップ１
２０４へ進み、ハッシング手順が呼出されて宛先アドレ
スをハッシュする。信号ＨＡＳＨ ＤＯＮＥ＊に応答し
て動作がステップ１２０４からステップ１２０８へ進ん
で、ユニキャストとＢＣパケットの双方に対するスレッ
ショルド・コンディション（閾値条件）を調べる。ステ
ップ１２０８において、関連するスレッショルド・コン
ディションを新たなパケットが違反するかどうかが判定
される。特に、ＦｒｅｅＳｅｃＣｎｔ数がＦｒｅｅＳｅ
ｃＴｈｒｅｓｈｏｌｄ数と等しいかあるいはこれより小
さければ、パケットをメモリ２１２に格納するのに充分
な余地がないことである。また、ＲｘＳｅｃＣｎｔがソ
ース・ポートに対するＲｘＳｅｃＴｈｒｅｓｈｏｌｄよ
り大きいかあるいはこれに等しければ、ネットワーク・
スイッチ１０２が、パケットをドロップする（捨てる）
ことを決定する。ＢＣパケットの場合は、ＢＣ Ｐｋｔ
Ｔｈｒｅｓｈｏｌｄ数が、ＢＣパケットの実際数である
ＢＣ ＰｋｔＣｎｔ数に比較されて、ＢＣパケットの最
大数が既に受取られたかどうか判定する。ユニキャスト
・パケットの場合は、ＴｘＳｅｃＴｈｒｅｓｈｏｌｄ数
が、宛先ポートに対するＴｘＳｅｃＣｎｔに比較され
る。
【０２１２】ステップ１２０８からステップ１２０５へ
進み、ここでＨＣＢ４０２が、ＨＡＳＨ ＳＴＡＴＵＳ
［１：０］信号から、またスレッショルド・コンディシ
ョンのどれかの比較から、パケットをドロップすべきか
どうか判定する。このパケットは、先に述べたような様
々な他の理由、例えば、ソース・ポートと宛先ポートが
等しいなどの理由からドロップされる。パケットがドロ
ップされるべきであれば、動作はステップ１２０５から
ステップ１２０７へ進み、ここでパケットがドロップさ
れるかあるいはバックプレシャ（ＢＣ）が加えられる。
条件ＦｒｅｅＳｅｃＴｈｒｅｓｈｏｌｄまたはＲｘＳｅ
ｃＴｈｒｅｓｈｏｌｄが違反され、かつバックプレシャ
がイネーブル状態にされソース・ポートがハーフ２重モ
ードで動作しているならば、バックプレシャが提供され
る。さもなければ、パケットがドロップされる。バック
プレシャにおいては、ＥＰＳＭ２１０がＨＳＢ２０６に
おいてバックプレシャ・サイクルを実行して、ソース・
ポートに送出側装置に対するジャミング・シーケンスを
アサートさせる。ＡＢＯＲＴ ＯＵＴ＊信号により示さ
れるように、バックプレシャ指令がソース・ポートによ
り受入れられなければ、この指令がジャミング・シーケ
ンスのアサートに遅すぎて提供されたことであり、パケ
ットがドロップされる。また、ＢＣ ＰｋｔＴｈｒｅｓ
ｈｏｌｄ条件が抵触される唯一つのスレッショルド・コ
ンディションであっても、パケットがドロップされる。
ネットワーク・スイッチ１０２がドロップされるパケッ
トの残部を受取り続けるが、パケットは格納されず、あ
るいは別のポートへ送られない。動作は、ステップ１２
０７からステップ１２１４へ進み、ここでＭＣＢコンフ
ィギュレーション・レジスタ４４８における適切な統計
レジスタが、ステップ１２０７で行われる動作に基いて
更新される。当該統計レジスタは、オーバーフロー条件
によりパケットがドロップされたかバックプレシャされ
たかを示す。例えば、ポート当たりの「ドロップされた
パケット−バッファなし」カウントがソース・ポートに
対して増分されて、パケットがオーバーフロー条件によ
り捨てられるか、あるいは、パケットがバックプレシャ
されるならば、「バックプレシャされたパケット」カウ
ントが増分されることを示す。
【０２１３】パケットがドロップされなければ、動作は
ステップ１２０５からステップ１２０６へ進み、ここで
宛先アドレス（ＤＡ）がハッシュ・メモリ・セクション
９０２で見出されたかどうか、またパケットがブロード
キャストされるべきかどうか判定される。宛先アドレス
が認識されず従って宛先ポートが未知であるか、あるい
はパケット内のグループ・ビットがセットされるなら
ば、パケットがブロードキャストされる。宛先アドレス
が見出されなければ、あるいは、パケットがステップ１
２０６で判定されるようなＢＣパケットであるならば、
パケットがブロードキャストされて動作がステップ１２
１０へ進み、ＥＰＳＭ２１０のＭＣＢ４０４が、必要に
応じて、新たなパケットに対するメモリ２１２内に別の
セクタを割付ける。現在のすなわちその時のセクタがパ
ケットに対して充分な余地を有するならば、新たなセク
タは不要である。次いで、動作はステップ１２１６へ進
み、パケットの残りがバースト単位でＥＰＳＭ２１０を
介してバッファ記憶され、そしてメモリ２１２へ送られ
る。ポート設定の如何を問わず、ＢＣパケットがＳｎＦ
モードで処理され、ここで全パケットが伝送される前に
メモリ２１２に格納される。ステップ１２１６から、動
作がステップ１２１７へ進んで、パケット・エラーによ
るパケットの受取り中に信号ＡＢＯＲＴ ＯＵＴ＊がア
サートされたことを判定する。ポートＰＯＲＴ１〜ＰＯ
ＲＴ２７により、ＦＩＦＯオーバーラン、ラン・パケッ
ト、オーバーサイズ・パケット、パケットが不正ＦＣＳ
を持つこと（フレーム検査シーケンス）の検出、あるい
はＰＬＬエラーが検知されたかのような、幾つかのエラ
ー条件が調べられる。パケット・エラーがステップ１２
１７において検出されるならば、動作はステップ１２１
９へ進み、ここでパケットがメモリ２１２から除去され
る。
【０２１４】パケット・エラーがステップ１２１７で検
出されなければ、動作はステップ１２１８へ進み、ここ
でＢＣパケットのパケット・ヘッダ９２２におけるブロ
ードキャスト・ポート・ビット・マップＢＣ Ｐｏｒｔ
ｓが、ＢＣパケットが送られるべきアクティブなポート
で更新される。次のポート、即ち、ソース・ポートか、
ソース・ポートがＣＰＵ２３０であるならば前送（ＦＯ
ＲＷＡＲＤＩＮＧ）状態ではない任意のポートか、ある
いは、ソース・ポートがＣＰＵ２３０であるならばディ
スエーブル状態の任意のポート、および対応するＴｘＰ
ｋｔＴｈｒｅｓｈｏｌｄより大きいかこれと等しいＴｘ
ＰｋｔＣｎｔ数を持つポートを除いて、ＢＣパケットが
ポート１０４、１１０の全てへ送られる。ＶＬＡＮがイ
ネーブル状態にあるならば、ハッシュ・テーブル・エン
トリ９１０におけるＶＬＡＮビット・マップ値もまた調
べられ、これが更に、ポートをＶＬＡＮグループにおけ
るアクティブ状態の関連ポートに限定する。また、パケ
ットが未知の宛先アドレスによりブロードキャストされ
るミスＢＣパケットが、ＭｉｓｓＢＣＢｉｔＭａｐレジ
スタに従って前送される。パケットがいずれのポートに
も送られないように、得られたＢＣ Ｐｏｒｔのビット
マップが全てゼロであるならば、この判定がステップ１
２０５で行われて当該パケットがステップ１２０７でド
ロップされ、あるいはパケットはステップ１２１９でメ
モリ２１２から除去されることが判る。
【０２１５】動作はステップ１２１８からステップ１２
２０へ進み、得られたＢＣ Ｐｏｒｔのビット・マップ
における各ポートに対する送信パケット・チェーンへ、
パケットが付加される。特に、パケット・ヘッダ９２２
におけるＢＣ Ｐｏｒｔビット・マップで示される各ポ
ートに対するＮｅｘｔＴｘＬｉｎｋリンク・アドレスの
各々が更新されて、ＢＣパケットを適切なポートの送信
パケット・チェーンに挿入する。他の全てのレジスタ、
あるいはネットワーク・スイッチ１０２におけるカウン
ト値および統計数値も、例えばＢＣ ＰｋｔＣｎｔ数の
ように同様に然るべく更新される。
【０２１６】再びステップ１２０６に戻り、宛先アドレ
スが見出されたがパケットがＢＣパケットでなければ、
動作はステップ１２２２へ進み、ここでハッシュ・キャ
ッシュ・テーブル６０３が更新される。次いで、動作は
次のステップ１２２４へ進み、ここでソース・ポートあ
るいは宛先ポートのいずれかがＳｎＦモードに対してセ
ットされるかどうか質問される。両方のポートがＣＴモ
ードにセットされ、等しいポート速度および宛先ポート
に対するＴＢＵＳ設定がソース・ポートに対するＴＢＵ
Ｓ設定に等しいなどの、他のＣＴ条件が満たされるなら
ば、動作はステップ１２２５へ進み、ここで宛先ポート
への経路が使用中であるかどうかが質問される。ステッ
プ１２２４で決定されるようにＳｎＦモードが指示され
るか、あるいはＣＴモードに指示されるが暫定ＣＴモー
ドが開始されるように宛先ポートがステップ１２２５で
決定されるように使用中であるならば、動作はステップ
１２２６へ進み、ここでＥＰＳＭ２１０のＭＣＢ４０４
が、必要に応じて、新たなパケットに対してメモリ２１
２内のスペースを割付ける。ステップ１２２６から、動
作はステップ１２２８へ進み、ここでパケットの残りの
部分がＥＰＳＭ２１０へ検索され、メモリ２１２へ送ら
れる。ステップ１２１７に類似するステップ１２２９で
示されるように、パケットの受取り中にパケット・エラ
ーが生じるならば、動作はステップ１２１９へ進んでメ
モリ２１２からこのパケットを除去する。さもなけれ
ば、動作は次のステップ１２３０へ進み、ここでパケッ
トは宛先ポートの送信パケット・チェーンに付加され、
適切なリンク・アドレス、カウントおよびチェーンが更
新される。
【０２１７】再びステップ１２２５において、宛先ポー
トの経路が使用中でなければ、動作はステップ１２３１
へ進み、ここでソース・ポートおよび宛先ポートが、そ
の時のパケットに対する正規のＣＴ動作に関して指定さ
れる。正規のＣＴモードでは、各々の残りのパケット部
分がメモリ２１２へは送られず、その代わり、ＣＴＢＵ
Ｆ（ＣＴバッファ）５２８を介して宛先ポートへバッフ
ァ記憶される。パケットのヘッダは、ＥＰＳＭ２１０の
ＲＸ ＦＩＦＯから直接宛先ポートへ送られる。次のス
テップ１２３２は、ＣＴバッファ５２８へのデータ・パ
ケット部分の受信及び宛先ポートへのパケット部分の転
送とを示している。ＣＴ動作の間、次のステップ１２３
３は、宛先ポートまたは経路が使用中かあるいは利用で
きないかどうかを質問する。ステップ１２３３でのこの
質問は、データが主アービタ５１２によりＣＴバッファ
５２８に受取られる前に行われる。宛先ポートが更なる
データに対してまだ利用可能である間、動作はステップ
１２３４へループして、全パケットが宛先ポートへ送ら
れたかどうかを判定し、送られなかったならば、再びス
テップ１２３２へ戻り更なるデータを伝送する。全パケ
ットがステップ１２３４で判定されたようにＣＴモード
で転送された時、このパケットに対する動作が完了す
る。
【０２１８】ステップ１２３３で宛先ポートが使用中ま
たは利用できないと判定すると、動作はステップ１２３
５へ進んで、メモリ２１２にパケットの残りの部分を受
取って、中間パケットの暫定ＣＴモードを開始する。中
間パケット暫定ＣＴモードでは、パケットの残りの部分
がメモリ２１２にバッファ記憶される。パケットが伝送
の途中にあったため、メモリ２１２へ送られる残りのパ
ケット・データはこのポートに対する送信パケット・チ
ェーンの初めに置かれて、次のステップ１２３６で示さ
れる適切なパケット順序付けを保証する。正規のＣＴ動
作モードにおけるように、中間パケット暫定ＣＴモード
の間にメモリ２１２へ供給された各データ部分は、受取
り後すぐに宛先ポートへの転送のために利用可能であ
る。
【０２１９】再びステップ１２０２において、動作はソ
ース・アドレスをハッシュするためステップ１２４０へ
進む。次いで、ステップ１２４２へ進み、ソース・アド
レスがハッシュ・メモリ・セクション９０２で見出され
たかどうか、かつパケット内のグループ（ＧＲＯＵＰ）
ビットがセットされたかどうかが判定される。ソース・
アドレスが見出され、ＧＲＯＵＰビットがセットされな
かったならば、動作はステップ１２４４へ進み、ハッシ
ュ・メモリ・セクション９０２のＡＧＥフィールドがＡ
ＧＥ情報で更新される。例えば、ＡＧＥ値はゼロにセッ
トされる。ソースＭＡＣアドレスおよびソース・ポート
番号が前のエントリとは対応しないことが判る。このこ
とは、例えば、ネットワークまたはデータ装置が１つの
ポートから他のポートへ移される場合に生じる。この情
報は、ステップ１２４４において比較され、更新され
る。
【０２２０】ステップ１２４２において、ソース・アド
レスが見出されず、あるいはＧＲＯＵＰビットがセット
されたならば、ステップ１２４６へ進み、ＣＰＵ２３０
に対して割込みが生成され、ＣＰＵが以降のステップを
実行する。次のステップ１２４８において、ＣＰＵ２３
０は、メモリ２１２のハッシュ・メモリ・セクション９
０２にハッシュ・テーブル・エントリを割り当て、ある
いは新たなソース・ポート・アドレスに関するハッシュ
・キャッシュ・テーブル６０３のハッシュ・テーブル・
エントリ、あるいはリースト・レーセントリ・ユーズド
（最低使用頻度：ＬＲＵ）セクションを割付ける。次い
で、ステップ１２５０へ進み、割付けられたハッシュ・
エントリにおけるソースＭＡＣアドレス、ソース・ポー
ト番号およびＡＧＥ情報等が更新される。
【０２２１】図５３は、メモリ２１２から１つ以上の宛
先ポートへデータを送信するためのネットワーク・スイ
ッチ１０２の一般的動作を示すフロー図である。この送
信手順は一般に、以下に述べるように、ＳｎＦモードお
よび中間パケット暫定ＣＴ動作モードに適用し、ＢＣパ
ケットに適用する。第１のステップ１２６０は一般に、
先に述べた手順に従って、パケット・データがメモリ２
１２において待ち行列に入れられる（キューされる）こ
とを表わす。次のステップ１２６２へ進み、ＭＣＢ４０
４がＨＣＢ４０２に対してパケット・データが得られる
ことを示す。中間パケット・データ暫定ＣＴモードにお
いては、この表示は、宛先ポートへ送るためにデータが
直ちに得られるので、データの最初のデワード（ＤＷＯ
ＲＤ）がメモリ２１２に格納するためＭＣＢ４０４へ送
られると、直ちに与えられる。しかし、ＳｎＦモードの
場合は、この表示は、全パケットが送信に先立ち格納さ
れるので、データ・パケットに対するデータの最後のデ
ワードがＭＣＢ４０４へ送られた後にのみ与えられる。
パケット・データが送信のために利用可能であると、動
作はステップ１２６４へ進み、伝送されるパケット・デ
ータを受取るために利用可能なバッファ・スペースを宛
先ポートが有するかどうかが判定される。ステップ１２
６４は一般に、先に述べたように、対応する信号ＢＵＦ
ＡＶＡＩＬｍ＊に応答するポート１０４、１１０のそ
れぞれをポーリングするため、ＥＰＳＭ２１０により行
われるポーリング手順を表わす。宛先ポートがパケット
・データの受取りに利用可能なバッファ・スペースを持
つことを示すまで、動作はステップ１２６４に止まる。
【０２２２】ステップ１２６４において、送信先ポート
すなわち宛先ポートがバッファ・スペースを持つと判定
すると、動作はステップ１２６６へ進み、ＨＣＢ４０２
が宛先ポートに対するデータの転送を要求する。そし
て、ステップ１２６８において、データのバーストがメ
モリ２１２から宛先ポートへ送られる。次のステップ１
２７０へ進み、メモリ２１２におけるデータの全てが宛
先ポートへ送られたかどうかが判定される。送られなか
ったならば、ステップ１２６４へ戻って、宛先ポートが
データの別の転送のため利用可能なより多くのバッファ
・スペースを有することになるまで、待機する。最終的
には、ＳｎＦモードおよび暫定ＣＴモードの場合におけ
る全データ・パケット、あるいは中間パケット・データ
暫定ＣＴモードの場合における残りのパケット・データ
が、転送され、これはステップ１２７０で判定される。
【０２２３】動作はステップ１２７２へ進み、パケット
がＢＣパケットであるかないか判定される。パケットが
ＢＣパケットであるならば、動作はステップ１２７４へ
進んで、全パケットが全てのアクティブ・ポートへ転送
されたかどうか判定する。転送されなかったならば、そ
の時のパケットに対しては、動作が完了する。この手順
は、パケットが全てのアクティブ・ポートへ転送される
まで、各ポートに対して再び実行される。各ＢＣパケッ
トに対する各宛先ポートに関して、ステップ１２６４〜
ステップ１２７０が行われることを、ステップ１２７２
と１２７４が表わしていることが判る。このように、全
ＢＣデータ・パケットは、送信のため全てのアクティブ
な宛先ポートへ送られるまで、メモリ２１２に保持され
る。当該パケットがＢＣパケットでなければ、あるいは
ステップ１２７４で示されるようにＢＣパケットに対す
る全てのアクティブ・ポートへ全パケットが送られた後
は、動作はステップ１２７６へ進み、ＢＣパケットを保
持するメモリ２１２におけるバッファ・スペースが解放
される。特に、パケット・データを保持するセクター
は、メモリ２１２内のフリー・メモリ・セクタのフリー
プール・チェーン（ＦＲＥＥＰＯＯＬ ＣＨＡＩＮ）へ
戻される。
【０２２４】図５４には、ＥＰＳＭ２１０のハッシュ・
ルックアップ動作を示すフロー図が示される。図５４の
フロー図におけるステップは、ＭＣＢ４０４によって行
われる。初期ステップ１３０２は、信号ＨＡＳＨ ＲＥ
Ｑ＊のアサートにより示されるハッシュ・リクエストを
検出する。ＨＣＢ４０２は、新たなパケットとしてのパ
ケットのヘッダを識別し、ソース・アドレスおよび宛先
アドレス、およびソース・ポート番号を決定し、ＭＣＢ
４０４のハッシュ・コントローラ６０２に対する信号Ｈ
ＡＳＨ ＤＡ ＳＡ［１５：０］を表明する。次に、Ｍ
ＣＢ４０４は、ソース・アドレスおよび宛先ＭＡＣアド
レス、およびソース・ポート番号を検索して、ハッシン
グ手順を実施し、これにより、パケットに対する適切な
動作を決定する。
【０２２５】ＭＣＢ４０４は一般に、各パケットに関し
て、ソース・ポート番号、ソース・アドレスおよび宛先
ＭＡＣアドレスに基づく、４つの動作の１つを行う。特
に、ハッシュ・コントローラ６０２は、信号ＨＡＳＨ
ＳＴＡＴＵＳ［１：０］を決定し、これにより、パケッ
トを宛先ポートへ送るようにＦＯＲＷＡＲＤ ＰＫＴを
セットし、パケットをドロップして無視するようにＤＲ
ＯＰ ＰＫＴをセットし、宛先ＭＡＣアドレスが新規で
ありかつ未知であってパケットが他の全てのポートにブ
ロードキャストすなわち送信される場合にＭＩＳＳ Ｂ
Ｃをセットし、又は、パケットがサブセットの関連ポー
トに複写されて送信されるべき場合にＧＲＯＵＰ ＢＣ
をセットする。ステップ１３０２からステップ１３０４
へ進んで、以下の式（１）により、パケットを捨てるか
どうかを決定する。
【０２２６】
【数１】 DropPkt:=(SrcState=DIS)or(!FilterHit&SrcState!=FWD) （１） 但し、ＳｒｃＳｔａｔｅは、ソース・ポートのスパニン
グ・ツリー状態を識別するものであり、ＨｉｌｔｅｒＨ
ｉｔは、ソースＭＡＣアドレスが予め定めた範囲内にあ
る場合にアサートされるビットであり、間投詞「！」記
号は論理的否定を示し、記号「！＝」は関数「に不等」
を示し、記号「：＝」は関数「に等」を示す。各ポート
は、ＨＳＢコンフィギュレーション・レジスタ４４８に
提供され、学習（ＬＲＮ）、前送（ＦＷＤ）、ブロック
ド（ＢＬＫ）、リスニング（ＬＳＴ）およびディスエー
ブル状態（ＤＩＳ）を含む、ＩＥＥＥ仕様８０２．１の
スパニング・ツリー関数により決定されるような、５つ
の状態の１つを持つ。図示した実施例においては、ＢＬ
Ｋ状態とＬＳＴ状態は同じものとして処理される。この
ため、ソース・ポートがディスエーブル状態にされる
か、あるいはソースＭＡＣアドレスが予め定めたフィル
タ範囲内になく、かつソース・ポートの状態が前送され
なければ、パケットはドロップすなわち捨てられる。
【０２２７】ＤｒｏｐＰｋｔがステップ１３０４で死ん
であると判定されると、ステップ１３０５へ進み、パケ
ットを無視するかさもなければ捨てるようＨＣＢ４０２
に命令するように、信号ＨＡＳＨ ＳＴＡＴＵＳ［１：
０］が００ｂ＝ＤＲＯＰ ＰＫＴに等しくセットされ
る。ＤｒｏｐＰｋｔが偽であるならば、ステップ１３０
６へ進み、ＦｉｌｔｅｒＨｉｔビットが調べられて、ソ
ースＭＡＣアドレスが予め定めた範囲内に含まれるかど
うかを判定する。この予め定めた範囲は、ＣＰＵ２３０
をソースとし、あるいは宛先とするパケットを識別し、
ＣＰＵ２３０へ送られるブリッジ・プロトコル・ユニッ
ト（ＢＰＤＵ）を含む。ＦｉｌｔｅｒＨｉｔビットがス
テップ１３０６で死んであると判定されると、ステップ
１３０８へ進んで、宛先ポート（ＤｓｔＰｒｔ）を識別
する。パケットがＣＰＵ２３０からであれば（ＳｒｃＰ
ｒｔ＝ＣＰＵ）、宛先ポートは、前の動作においてＣＰ
Ｕ２３０によりセットされる値ＦｌｔｒＰｒｔに等しく
セットされる（ＤｓｔＰｒｔ：＝ＦｌｔｒＰｒｔ）。さ
もなければ、パケットはＣＰＵ２３０へ送られる（Ｄｓ
ｔＰｒｔ：＝ＰＯＲＴ２８）。次いで、ステップ１３０
８からステップ１３１０へ進んで、以下の式（２）に基
づいて、パケットを前送する（ＦｗｄＰｋｔ）かどうか
を判定する。
【０２２８】
【数２】 FwdPkt: =(DstPrt!=SrcPrt)&((DstState=FWD)or(SrcPrt=CPU&DstState!=DIS)) （２） 但し、式（２）において、ＤｓｔＳｔａｔｅは、宛先ポ
ート（ＤｓｔＰｒｔ）のスパニング・ツリー状態であ
り、「＆」は論理的ＡＮＤ演算を示す。このように、宛
先ポートおよびソース・ポートが同じでなく、かつ宛先
ポートの状態が前送であるならば、あるいはソース・ポ
ートがＣＰＵ２３０であり宛先ポートの状態がディスエ
ーブル状態でなければ、パケットは宛先ポートへ送られ
る。ハッシュ・ルックアップがなくとも、宛先ポート
は、ＣＰＵ２３０であるか、あるいはＣＰＵ２３０によ
りＦｌｔｒＰｒｔにより判定されるので、既知である。
ＦｌｔｒＰｒｔが偽であれば、ステップ１３０５へ進ん
でパケットを捨てる。さもなければ、ＦｌｔｒＰｒｔが
真の場合、ステップ１３１２へ進み、ＨＡＳＨ ＳＴＡ
ＴＵＳ［１：０］信号が１１ｂ＝ＦＯＲＷＡＲＤ ＰＫ
Ｔに等しくセットされ、パケットが宛先ポートへ送られ
るべきことを示す。また、ＨＡＳＨ ＤＳＴＰＲＴ
［４：０］信号はＤｓｔＰｒｔ宛先ポート番号と関連さ
せられる。
【０２２９】ステップ１３０６において、ソース・アド
レスが予め定めた範囲内になく、従ってフィルタされた
ＭＡＣアドレス外であるならば、動作はステップ１３１
４へ進んで、パケットがＢＣパケットであるか否かを示
す、受取ったパケット内のＧＲＯＵＰビットを調べる。
ＧＲＯＵＰが偽（ＧＲＯＵＰビット＝論理値０）であれ
ば、ステップ１３１６へ進んで、宛先ＭＡＣアドレス
（ＤＡ）のハッシュ・ルックアップを行う。ＭＡＣアド
レスは、２つの異なるセット（組）のビットをアドレス
から取り、そしてこの２つのセットを一緒にビット単位
で論理的に組合わせて比較することにより、ハッシュさ
れる。これにより、先に述べたように、対応する１３〜
１６ビットのハッシュ・アドレスを形成する。ＭＡＣア
ドレスの任意のビットをハッシング手順の目的のために
選定することができる。図５５のフロー図に関連して以
下に述べる別個のルーチンまたは関数により、実際のル
ップアップ手順が行われる。
【０２３０】ステップ１３１６におけるルックアップ手
順が、ＨＩＴと呼ばれるビットを含む１つ以上の値を必
要に応じて返送し、これが宛先アドレスに対するＤＡ
Ｈｉｔとして、あるいはソース・アドレスに対するＳＡ
Ｈｉｔとして返送される。ＨＩＴビットは、ハッシュ
されたアドレスがハッシュ・メモリ・セクション９０２
に見出されたかどうかを判定する。ステップ１３１６か
らステップ１３１８へ進み、ここでＤＡ Ｈｉｔ値が調
べられてアドレスが見出されたか否かを判定する。この
アドレスは、宛先ＭＡＣアドレスと対応する装置がパケ
ットを前に送信した場合に、メモリ２１２中に見出され
る。ＤＡ Ｈｉｔが真ならば、動作はステップ１３１０
へ進んで、先に述べたようにパケットを前送するかどう
かを判定する。ハッシュ・アドレスが見出されずＤＡ
Ｈｉｔが偽であるならば、ステップ１３２０へ進み、こ
こでＨＡＳＨ ＳＴＡＴＵＳ［１：０］信号が１０ｂ＝
ＭＩＳＳ ＢＣにセットされて、新たなＭＡＣアドレス
を示す。宛先装置と関連するポート番号が未知であるの
で、パケットは他の全てのアクティブ・ポート（ＶＬＡ
Ｎにより定性化されるポート、および他の論理的ポー
ト）へ、ブロードキャストされて、パケットが適切な宛
先装置へ送られることを保証する。最終的には、宛先装
置は、ソース・アドレスと同じＭＡＣアドレスを含む新
たなパケットに答する。この時、ネットワーク・スイッ
チ１０２は、ＭＡＣアドレスをポートとポート番号とに
関連付けて、これに対応してハッシュ・メモリ・セクシ
ョン９０２を更新する。ステップ１３１４において、Ｇ
ＲＯＵＰビットが真（即ち、論理値１）であるならば、
動作はステップ１３２２へ進み、ここでＨＡＳＨ ＳＴ
ＡＴＵＳ［１：０］信号が０１ｂ＝ＧＲＯＵＰ ＢＣに
セットされ、パケットが他の全てのポート、あるいはＶ
ＬＡＮ関数により指定されるポートのグループへブロー
ドキャストされることを示す。
【０２３１】ステップ１３０５、１３１２、１３２０あ
るいは１３２２のいずれかから、ステップ１３２４へ進
んで、ＳｒｃＬｏｏｋＵｐ値を調べることにより、ソー
スＭＡＣアドレスについてハッシュ・メモリ・セクショ
ン９０２を検索するかどうかを判定する。ＳｒｃＬｏｏ
ｋＵｐ値は、以下の式（３）に従って決定される。
【０２３２】
【数３】 SrcLookUp:=(SrcState=(LRNorFWD))&SrcPrt!=CPU （３） 式（３）は、ソース・ポートが学習モードあるいは前送
モードにあり、かつ該ソース・ポートがＣＰＵ２３０で
ない場合は、ＭＡＣソース・アドレスが探索されること
を示している。ＳｒｃＬｏｏｋＵｐがアサートされて真
であるとステップ１３２４で判定されると、動作はステ
ップ１３２６へ進み、２つの値ＶＬＡＮおよびＳｅｃｕ
ｒｅＰｏｒｔが調べられる。ＶＬＡＮモードのどれかが
イネーブル状態にされるならばＶＬＡＮビットは真であ
るが、それ以外は偽である。ソース・ポートが確実であ
ればＳｅｃｕｒｅＰｏｒｔが真である、すなわちアサー
トされ、ここでは新たなアドレスはハッシュ・メモリ・
セクション９０２へは付加されず、未知のソース・アド
レスからのパケットが捨てられる。ＶＬＡＮが真でなく
ポートが確実でなければ、動作はステップ１３２８へ進
み、ＨＡＳＨ ＤＯＮＥ＊信号がアサートされて、一時
的にアサート状態を保つ。この時、信号ＨＡＳＨ＿ＳＴ
ＡＴＵＳおよびＨＡＳＨ＿ＤＳＴＰＲＴが、ＨＣＢ４０
２により捕捉される。
【０２３３】ステップ１３２６において、ＶＬＡＮが真
であるか、あるいはＳｅｃｕｒｅＰｏｒｔが真であると
判定された場合、あるいはステップ１３２８が行われた
後は、ソース・アドレス・ルックアップの後まで、ＨＡ
ＳＨ＿ＤＯＮＥ＊信号のアサートが遅延される。次いで
ステップ１３３０へ進み、宛先ＭＡＣアドレスに関して
先に述べたと類似の方法で、ハッシュ・ルックアップが
ソースＭＡＣアドレス（ＳＡ）に関して行われる。ステ
ップ１３３０において、対応する装置に関するハッシュ
・アドレスが見出されるならば、値ＳＡ＿Ｈｉｔが真に
戻される。ステップ１３３０からステップ１３３２へ進
み、ここで値Ｓｒｃ＿Ｈｉｔが調べられる。Ｓｒｃ＿Ｈ
ｉｔは、以下の式（４）によりＳＡ＿Ｈｉｔに関連付け
られる。
【０２３４】
【数４】 Src_Hit:=SA_Hit&(HshPrt=SrcPort) （４） 式（４）において、ソース・ヒットが生じ（ＳＡ＿Ｈｉ
ｔが真）、かつハッシュ・メモリ・セクション９０２に
おけるエントリで見出されたポート番号がパケットが受
取られた実際のソース・ポート番号と等しければ、Ｓｒ
ｃ＿Ｈｉｔは真である。格納されたソース・ポート番号
が実際のソース・ポート番号と等しくなければ、以下に
述べるように、装置は別のポートへ移されたことであ
り、ハッシュ・メモリ・セクション９０２はＣＰＵ２３
０により更新される。Ｓｒｃ＿Ｈｉｔが真であれば、動
作はステップ１３３４へ進み、ＶＬＡＮが偽ならば、Ｈ
ＡＳＨ＿ＤＯＮＥ＊信号がアサートされる。次いで、動
作はステップ１３３６へ進み、装置のＡＧＥ番号がゼロ
であるか判定される。ＡＧＥがゼロに等しくなければ、
ＡＧＥ番号はステップ１３３８においてゼロに等しくセ
ットされる。ステップ１３３６でＡＧＥ番号がゼロであ
ると判定された場合、あるいはステップ１３３８におい
てゼロにセットされた後、ステップ１３４０へ進み、Ｖ
ＬＡＮビットが再び調べられる。ＶＬＡＮが真であれ
ば、ステップ１３４２へ進み、ここでハッシュＶＬＡＮ
ルーチンすなわち手順が調べられて、関連するポートを
ハッシュ・テーブル・エントリ９１０における対応する
ＶＬＡＮビット・マップ値から決定されたものとして、
識別する。ステップ１３４０でＶＬＡＮが真でないと判
定すると、動作はステップ１３４４へ進み、既にアサー
トされていない場合は、ＨＡＳＨ＿ＤＯＮＥ＊信号があ
る期間だけアサートすなわちパルスが発生され、次に否
定される。ステップ１３４４の終了により、この手順の
動作が完了する。ＨＡＳＨ＿ＤＯＮＥ＊信号の否定信号
により、ＨＣＢ４０２のハッシュ・ルックアップを終了
する。
【０２３５】ステップ１３３２において、Ｓｒｃ＿Ｈｉ
ｔが偽ならば、ステップ１３５０へ進み、ＬｅａｒｎＤ
ｉｓＰｒｔ値を調べることにより、ソース・ポートがデ
ィスエーブル状態にされたことを学習しているかどうか
判定される。もし学習していなければ、ステップ１３５
２へ進み、パケットの新たな情報が適切なレジスタへロ
ードされ、ＣＰＵ２３０が割込みされる。ＣＰＵ２３０
は、これに応答して、ハッシュ・メモリ・セクション９
０２を新たなハッシュ・テーブル・エントリ９１０で更
新する。ソース・ポートがステップ１３５０でディスエ
ーブル状態にされたことを学習していると判定した場
合、あるいはハッシュ・メモリ・セクション９０２がス
テップ１３５２で更新された後は、ステップ１３５４へ
進んで、ＳｅｃｕｒｅＰｏｒｔビットを調べる。Ｓｅｃ
ｕｒｅＰｏｒｔが真ならば、動作はステップ１３５６へ
進み、ここでＨＡＳＨ＿ＳＴＡＴＵＳ［１：０］信号が
００ｂ＝ＤＲＯＰ＿ＰＫＴへ変更される。この場合、ア
ドレスが新しく、かつ新アドレスが保全ポートでは許容
されないので、新たなパケットがドロップされる。ま
た、必要に応じて、セキュリティ（保全）違反割込みが
ＣＰＵ２３０に対してアサートされて、セキュリティ違
反に応答して適切な処置を行う。ステップ１３５６から
ステップ１３４４へ進む。再びステップ１３５４におい
て、ＳｅｃｕｒｅＰｏｒｔビットが非保全ポートを示す
偽であるならば、ステップ１３４０へ進む。ステップ１
３２４において、ＳｒｃＬｏｏｋＵｐが偽であれば、直
接ステップ１３４４へ進む。
【０２３６】図５５には、ハッシュ・メモリ・セクショ
ン９０２におけるハッシュ・テーブル・エントリ９１０
の全てを探索するためのハッシュ・ルックアップ手順を
示すフロー図が示されている。最初のステップ１４０２
において、アドレス値Ａがステップ１３１６または１３
３０から送られる受取られたハッシュ・アドレスに等し
くセットされる。動作はステップ１４０４へ進み、ここ
で受取られたハッシュ・アドレスと関連する主ハッシュ
・エントリ・セクション９０６内のハッシュ・テーブル
・エントリ９１０が読出される。動作はステップ１４０
６へ進み、ＶＡＬＩＤＥＮＴＲＹ（エントリ有効）ビッ
トが読出され、新たなパケットのＭＡＣアドレスが格納
されたＭＡＣアドレスと比較される。エントリが有効で
あり正確な整合がＭＡＣアドレス間に生じるならば、動
作はステップ１４０８へ進み、ＨＩＴビットが真にセッ
トされてハッシュ・ビットを示し、動作は呼出し手順即
ちルーチンへ戻る。エントリは有効でないか、あるいは
アドレスの整合が起きなかったならば、ステップ１４１
０へ進み、ここでＶＡＬＩＤＥＮＴＲＹビットと、エン
トリのＥＯＣ（チェーン終り）値が調べられる。エント
リが有効でないか、あるいはＥＯＣに到達しなければ、
動作はＨＩＴビットを偽として戻る。さもなければ、ハ
ッシュ・アドレスが、ステップ１４１２においてハッシ
ュ・エントリ内のリンク・アドレス（バイトＦ：Ｃ）に
等しくセットされ、ステップ１４０４へ戻って、チェー
ン化されたハッシュ・エントリ・セクション９０８内の
次のチェーン化エントリを試みる。ＭＡＣアドレス整合
による有効なエントリが見出されるまでか、あるいはＥ
ＯＣ値に遭遇するまで、動作はステップ１４０４、１４
０６、１４１０および１４１２間をループする。
【０２３７】以下のテーブル（１）は、本発明により実
現された特定の実施形態におけるＣＰＵ２３０の入出力
（Ｉ／Ｏ）スペース・レジスタを示している。テーブル
（１）は、単に例示的に示したものであり、また、該例
においては、レジスタが特殊な実施例中か又はそれ以外
で実現されるか、若しくは同様なレジスタが異なる呼称
で呼ばれている。
【０２３８】
【表１】
【０２３９】
【表２】
【０２４０】
【表３】
【０２４１】
【表４】
【０２４２】
【表５】
【０２４３】
【表６】
【０２４４】
【表７】
【０２４５】
【表８】
【０２４６】
【表９】
【０２４７】
【表１０】
【０２４８】
【表１１】
【０２４９】
【表１２】
【０２５０】
【表１３】
【０２５１】
【表１４】
【０２５２】
【表１５】
【０２５３】
【表１６】
【０２５４】
【表１７】
【０２５５】
【表１８】
【０２５６】
【表１９】
【０２５７】
【表２０】
【０２５８】
【表２１】
【０２５９】
【表２２】
【０２６０】テーブル１の（１）〜（７７）の説明 （１）ＣＰＵ２３０に対する任意の割り込み（１又は複
数）のソース。これらの割り込みはＣＰＵ２３０が割り
込みをアクノレッジ（確認）するときに該ＣＰＵ２３０
によってクリアされる （２）ＣＰＵ２３０に対するマスクされるべき割り込み （３）このレジスタはＣＰＵ２３０によって書き込まれ
る （４）このレジスタはＥＰＳＭ２１０によって書き込ま
れる （５）このレジスタはシフト・レジスタ・インターフェ
ースを通じてＳＩＭＭ上の情報を含む （６）ＣＰＵ２３０に対するマスクされている任意の割
り込み（１又は複数）のソース （７）ＣＰＵ２３０に対する任意の割り込み（１又は複
数）のソース。これらの割り込みはＣＰＵ２３０が割り
込みをアクノレッジ（確認）するときに該ＣＰＵ２３０
によってクリアされる （８）ＣＰＵ２３０に対するマスクされるべき割り込み （９）このレジスタに書き込むＣＰＵ２３０は、適当な
ポートの統計リード（読み出し）を発行するようにＱＣ
インターフェースに知らせる （10）このレジスタはＥＰＳＭ２１０によって書き込ま
れる （11）このレジスタは、書き込まりれたときに、ＦＩＦ
Ｏ内容をフラッシュ（消去）し、ＥＯＰを受信するまで
フラッシュを続ける （12）このレジスタは一般的セットアップ・パラメータ
を保持する （13）これはポート速度ビットマップ・レジスタであ
る。ポートに対するビットがリセットされたとき、これ
は１０ｍｈｚポートであり、ビットがセットされたと
き、これは１００ｍｈｚポートである。即ち、０＝１０
ｍｈｚ、１＝１００ｍｈｚである。パワーアップ・デフ
ォールトは正しい値を含むべきである （14）これはポート・タイプ・ビットマップ・レジスタ
である。ポートに対するビットがリセットされたとき、
これはＱＣポートであり、ビットがセットされたとき、
これはＴＬＡＮポートである。即ち、０＝ＱＣ、１＝Ｔ
ＬＡＮである。パワーアップ・デフォールトは正しい値
を含むべきである （15）これは、ＣＰＵ２３０からのメモリ転送に対する
アドレス及びコントロールを含むレジスタである （16）このリード・オンリ・レジスタはＥＰＳＭ２１０
に対する改訂番号（revision number）を供給する （17）このレジスタは、ＨＣＢ４０２使用率（ユーティ
リゼーション）について観察されるべきポート及びモー
ド・ビットを選択する。その可能なモードは、ＴＸ、Ｒ
Ｘ及びその両方である （18）ＨＣＢ４０２ユーティリゼーションは、選択され
たポートがバス上にある平均時間である （19）このレジスタは、どのソース・ポートがＣＴを行
えるか及びどのものがＳｎＦを行うことのみできるかを
示すための、ポートに対するビットマップである （20）このレジスタは、どの宛て先ポートがＣＴを行え
るか及びどのものがＳｎＦを行うことのみできるかを示
すための、ポートに対するビットマップである （21）このレジスタは指定されたポートに対するエクス
ファーサイズ（ｘｆｅｒｓｉｚｅ）を含む （22）このレジスタは指定されたポートに対するエクス
ファーサイズ（ｘｆｅｒｓｉｚｅ）を含む （23）このレジスタは指定されたポートに対するエクス
ファーサイズ（ｘｆｅｒｓｉｚｅ）を含む （24）このレジスタは指定されたポートに対するエクス
ファーサイズ（ｘｆｅｒｓｉｚｅ）を含む （25）このレジスタはアービトレーション（仲裁）・モ
ード値を含む。使用可能なアービトレーション・モード
はＦＣＦＳ、ウエイト（重み付け）、又はラウンド・ロ
ビン（round robin）である （26）ＨＣＢ４０２のサブセクションに対する種々のコ
ントロール （27）ディスエーブルされるべきポートのビットマップ （28）このレジスタは、ポート状態ビットマップ・レジ
スタにおいて示されたポートがどの状態に変更すべきか
を教える 状態値 条件 ００ｂ ディスエーブルされる ０１ｂ ブロックされる／ 聞く １０ｂ 学習する １１ｂ 送る （29）このレジスタは、どのポートがその状態を変化さ
せるかを示す。このレジスタはプログラム・ポート状態
レジスタと組になって、ポート状態レジスタを満たす （30）各ポートに対しての２ビットが、以下のように、
アービタにポートがどの状態にあるかを教える 状態値 条件 ００ｂ ディスエーブルされる ０１ｂ ブロックされる／ 聞く １０ｂ 学習する １１ｂ 送る （31）各ポートに対しての２ビットが、以下のように、
アービタにポートがどの状態にあるかを教える 状態値 条件 ００ｂ ディスエーブルされる ０１ｂ ブロックされる／ 聞く １０ｂ 学習する １１ｂ 送る （32）宛て先ミス・ブロードキャスト（放送）・ビット
マップ （33）メモリ・バス２１４モニタ・コントロールは、メ
モリ・バス２１４上で行われる監視（モニタリング）を
（それが行われる場合に）セットアップするために用い
られる （34）メモリ・バス２１４モニタ・スレッショルドは、
アラームをセットするため及びアラームをクリアするた
めに用いられる （35）メモリ・バス２１４ユーティリゼーション・レジ
スタ （36）メモリ・スレッショルド・カウンタによるメモリ
・スペースの欠如によってドロップされる（落とされ
る）パケットの数。このレジスタはリード（読み出し）
されるときにクリアされる （37）ブロードキャスト・メモリ・スペースの欠如によ
ってドロップされるブロードキャスト・パケットの数 （38）ハッシュ・テーブルのベースに対するアドレス。
ハッシュ・テーブルのサイズはレジスタの定義で説明し
たものである （39）受信セクタ・スレッショルド・オーバーフローの
セット又はクリアの何れかによってＣＰＵ２３０に割り
込みを行ったポートのビットマップ （40）送信パケット・スレッショルド・オーバーフロー
のセット又はクリアの何れかによってＣＰＵ２３０に割
り込みを行ったポートのビットマップ （41）ハッシュ・テーブル内を見たときにミスしたアド
レス （42）残りのハッシュ・アドレス及びソース・ポート （43）受信メモリ・セクタ・オーバーフローによってド
ロップされたパケットの数。このレジスタは読み出され
たときにクリアされる （44）送信メモリ・セクタ・オーバーフローによってド
ロップされたパケットの数。このレジスタは読み出され
たときにクリアされる （45）このレジスタは、受信オーバーフローによってパ
ケットをドロップしたポートのビットマップである （46）このレジスタは、送信オーバーフローによってパ
ケットをドロップしたポートのビットマップである （47）学習（ラーニング、learning）ディスエーブル・
ポート・ビットマップ （48）セキュア（機密保護、secure）・ポート・ビット
マップ （49）このレジスタはポート・セキュリティによってド
ロップされたパケットの合計を含む （50）このレジスタは、セキュリティによってパケット
をドロップしたポートのビットマップである （51）このレジスタはメモリ・タイプ、速度その他を含
む （52）ＲＡＳがメモリの４Ｍブロックをイネーブルにす
る （53）リフレッシュ・カウンタがメモリ・コントローラ
に対してリフレッシュ信号を生成する （54）このレジスタはアドレス・フィルタリング及びア
ドレスのマスキングをイネーブルにする （55）このレジスタはアドレス・フィルタリングに対す
るマスク・ビットを含む （56）このレジスタはアドレス・フィルタリングに対す
るマスク・ビットを含む （57）このレジスタはアドレス・フィルタ０のバイト０
−３を含む （58）このレジスタはアドレス・フィルタ０のバイト４
−５を含む （59）このレジスタはアドレス・フィルタ１のバイト０
−３を含む （60）このレジスタはアドレス・フィルタ１のバイト４
−５を含む （61）このレジスタはアドレス・フィルタ２のバイト０
−３を含む （62）このレジスタはアドレス・フィルタ２のバイト４
−５を含む （63）このレジスタはアドレス・フィルタ３のバイト０
−３を含む （64）このレジスタはアドレス・フィルタ３のバイト４
−５を含む （65）このレジスタはＭＣＢ４０４において開始された
任意の割り込みのソースを含む （66）このレジスタはＭＣＢ４０４において開始された
任意の割り込みに対するマスキングを含む （67）このレジスタは、マスクされたＭＣＢ４０４にお
いて開始された任意の割り込みのソースを含む （68）このレジスタはプロミスキュアス（無差別、prom
iscuous）・モードで観察されているポートの値を保持
する。また、ＲＸトラフィック及びＴＸトラフィックが
現れるポートを含む （69）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ０に対するものである （70）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ１に対するものである （71）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ２に対するものである （72）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ３に対するものである （73）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ４に対するものである （74）これはカッド・カスケード・レジスタに対するオ
フセットである。これはＱＣ５に対するものである （75）これは、カッド・カスケードから読み出されたば
かりの統計バッファに対するアドレス・スペースである （76）これは、パケット・データをＨＣＢ４０２へ送信
するため／パケット・データをＨＣＢ４０２から受信す
るための、ＦＩＦＯのアドレスである （77）これは、データをＭＣＢ４０４へ送信するため／
データをＭＣＢ４０４から受信するための、ＦＩＦＯの
アドレスである テーブル（１）のレジスタを明瞭にするため、下記のレ
ジスタ定義を提供する。
【０２６１】
【表２３】割込み情報 ＥＰＳＭ２１０からＣＰＵ２３０に対する３つの割込み
ピン；ＣＰＵＩＮＴＨＡＳＨＬ、ＣＰＵＩＮＴＰＫＴＬ
およびＣＰＵＩＮＴＬがある。ＣＰＵＩＮＴＨＡＳＨＬ
は、ハッシュ・ミスが生じた時にのみ代入され、（オフ
セット 'hocにおける）ハッシュ・アドレス・ロー・レ
ジスタを読出すことによりクリアされる。ＣＰＵＩＮＴ
ＰＫＴＬは、パケット・インターフェースＦＩＦＯで利
用可能なパケットがある時か、あるいはパケット・イン
ターフェースＦＩＦＯが更に多くのパケット・データを
送るためクリアされるバッファ・スペースを有するなら
ば、代入される。ＣＰＵＩＮＴＬは、４つのあり得るソ
ースに対して代入され；これらソースの１つがＭＣＢ４
０４における８つのあり得るソースを指す。割込みソー
スは、これらソースがマスクされなければ、ＣＰＵ２３
０を割込みさせる。ＣＰＵ２３０が割込みされることな
く割込みソースの情報を利用可能にさせるため、ポーリ
ング機構が利用可能である。割込みソースのマスキング
が割込みをＣＰＵ２３０からブロックさせるが、情報は
いぜんとしてポーリング・ソース・レジスタで利用可能
である。例えば、要求される統計数字が利用可能である
時にＳＴＡＴ＿ＲＤＹマスク・ビットがセットされるな
らば、割込みは生じないが、ＣＰＵ２３０はいぜんとし
て統計数字がポーリング・レジスタの読出しにより読出
す用意があると判定することができる。注：割込みソー
ス・レジスタはこれを読出すことによりクリアされる
が、ポーリング・ソース・レジスタはこれをクリアする
ため書込まれなければならない。 割込みソース１レジスタ：（オフセット＝'ｈ００）Ｃ
ＰＵ２３０へ送られるＣＰＵＩＮＴＬ割込みのソース。
このレジスタは、ＥＰＳＭ２１０により更新され、その
時割込みがＣＰＵ２３０へ送出される。ＣＰＵ２３０が
このレジスタに達すると内容がクリアされる。１ビット
における１の値は、割込みが生じたことを表示する。デ
フォルト＝３２'ｈ００００＿００００。 ビット０（Ｗ／Ｒ） ＭＣＢ＿ＩＮＴは、割込みがＭＣ
Ｂ４０４に生じたことおよび割込みを更に理解するため
ＭＣＢ割込みソース・レジスタが読出される必要がある
ことをＣＰＵ２３０に通知する割込みである。デフォル
トは０。 ビット１（Ｗ／Ｒ） ＭＥＭ＿ＲＤＹは、要求されたメ
モリ・データがバッファ・スペースで利用可能であるこ
とをＣＰＵ２３０に通知する割込みである。デフォルト
は０。 ビット２（Ｗ／Ｒ） ＡＢＯＲＴ＿ＰＫＴは、ＡＢＯＲ
Ｔ＿ＩＮ＊信号がＰＣＢ４０６へ表明されたことをＣＰ
Ｕ２３０に通知する割込みである。デフォルトは０。 ビット３（Ｗ／Ｒ） ＳＴＡＴ＿ＲＤＹは、要求された
統計数字情報がＰＣＢ４０６のバッファ・スペースにお
いて用意があることをＣＰＵ２３０に通知する割込みで
ある。デフォルトは０。 ビット４〜３１（ＲＯ） 予約（ＲＥＳＥＲＶＥＤ）
常に０として読出す。 割込みソース・レジスタに対するｐｃｂｒｅｇｓインタ
ーフェース ＭｃｂＩｎｔ（ｉｎ） ＭＣＢからの入力、ビット０を
判別 ＭｅｍＲｄｙ（ｉｎ） メモリＦＩＦＯからの入力、ビ
ット１を判別 ＡｂｏｒｔＰｋｔＩｎｔ（ｉｎ） ＨＣＢ４０２インタ
ーフェースからの入力、ビット４を判別 ＳｔａｔＲｄｙＩｎｔ（ｉｎ） ＱＣインターフェース
からの入力、ビット５を判別 ＣｐｕＩｎｔ＿（ｏｕｔ） 割込みが生じたことを示す
ＣＰＵ２３０への信号。 割込みマスク１レジスタ （オフセット＝'ｈ０４）Ｃ
ＰＵ２３０によりマスクされる割込み。任意のビットに
おける１の値が、割込みがマスクされることを示す。デ
フォルト＝３２’ｈ００００＿００ｌｆ ビット０（Ｗ／Ｒ） ＣＰＵ２３０に対するＭｃｂＩｎ
ｔ割込みをマスク。デフォルトは１ ビット１（Ｗ／Ｒ） ＣＰＵ２３０に対するＭｅｍＲｄ
ｙ割込みをマスク。デフォルトは１ ビット２（Ｗ／Ｒ） ＣＰＵ２３０に対するＡｂｏｒｔ
ＰｋｔＩｎｔ割込みをマスク。デフォルトは１ ビット３（Ｗ／Ｒ） ＣＰＵ２３０に対するＳｔａｔＲ
ｄｙＩｎｔ割込みをマスク。デフォルトは１ ビット４（Ｗ／Ｒ） ＣＰＵ２３０に対するＨａｓｈＭ
ｉｓｓ割込みをマスクデフォルトは１ ビット５〜３１（ＲＯ） 予約。常に０として読出し。 割込みソース２レジスタ （オフセット＝'ｈ１８）ＣＰ
Ｕ２３０へ送られるＣＰＵＩＮＴＰＫＴＬ割込みのソー
ス。このレジスタはＥＰＳＭ２１０により更新され、次
に割込みがＣＰＵ２３０へ送られる。ＣＰＵ２３０がこ
のレジスタを読出す時、内容がクリアされる。１ビット
における１の値は、割込みが生じたことを示す。デフォ
ルト＝３２’ｈ００００＿００００ ビット０（Ｗ／Ｒ） ＰＫＴ＿ＡＶＡＩＬは、パケット
・データがＣＰＵ２３０に対して利用可能であることを
ＣＰＵ２３０へ通知する割込み。デフォルトは０ ビット１（Ｗ／Ｒ） ＢＵＦ＿ＡＶＡＩＬは、パケット
・データを送出するためバッファ・スペースがＣＰＵ２
３０に対して利用可能であることをＣＰＵ２３０に通知
する割込み。デフォルトは０ ビット２〜３１（ＲＯ） 予約。常に０として読出し 割込みソース・レジスタに対するｐｃｂｒｅｇｓインタ
ーフェース ＰｋｔＡｖａｉｌＩｎｔ（ｉｎ） ＴＸ ＦＩＦＯから
の入力、ビット２を判別 ＢｕｆＡｖａｉｌＩｎｔ（ｉｎ） ＲＸ ＦＩＦＯから
の入力、ビット３を判別 ＣｐｕＩｎｔ＿Ｐｋｔ＿（ｏｕｔ） パケット割込みが
生じたことを示すＣＰＵ２３０に対する信号 インターフェース・マスク２レジスタ （オフセット
＝'ｈｌｃ）ＣＰＵ２３０によりマスクされる割込み。
任意のビットにおける１の値は、割込みがマスクされる
ことを示す。デフォルト＝３２'ｈ００００＿０００
３。 ビット０（Ｗ／Ｒ） ＣＰＵ２３０に対するＰｋｔＡｖ
ａｉｌＩｎｔ割込みをマスク。デフォルトは１ ビット１（Ｗ／Ｒ） ＣＰＵ２３０に対するＢｕｆＡｖ
ａｉｌＩｎｔ割込みをマスク。デフォルトは１ ビット２〜３１（ＲＯ） 予約。常に０として読出し ポーリング・ソース１＆２レジスタ （オフセット＝'
ｈ１４）このレジスタはマスクされた割込み情報を含
み、所望のビットをクリアするため１を書込むＣＰＵ２
３０によりクリアされる。このため、ＣＰＵ２３０が割
込みされる代わりにポーリングすることを可能にする。
ＣＰＵは代わりにポーリングを欲する任意の割込みソー
スをマスクしなければならない ビット０（Ｗ／Ｒ） ＭＣＢ＿ＩＮＴは、割込みがＭＣ
Ｂ４０４に生じたことおよび割込みを更に理解するため
ＭＣＢ割込みソース・レジスタが読出される必要があ
る。デフォルトは０ ビット１（Ｗ／Ｒ） ＭＥＭ＿ＲＤＹは要求されたメモ
リ・データがバッファ・スペースで利用可能であること
をＣＰＵ２３０に通知する割込み。デフォルトは０ ビット２（Ｗ／Ｒ） ＰＫＴ＿ＡＶＡＩＬは、パケット
・データがＣＰＵ２３０に対して利用可能であることを
ＣＰＵ２３０に通知する割込み。デフォルトは０ ビット３（Ｗ／Ｒ） ＢＵＦ＿ＡＶＡＩＬは、バッファ
・スペースがＣＰＵ２３０がパケット・データを送るた
めに利用可能であることをＣＰＵ２３０に通知する割込
み。デフォルトは０ ビット４（Ｗ／Ｒ） ＡＢＯＲＴ＿ＰＫＴは、ＡＢＯＲ
Ｔ＿ＩＮ信号がＰＣＢ４０６へアサートされたことをＣ
ＰＵ２３０に通知する割込み。デフォルトは０ ビット５（Ｗ／Ｒ） ＳＴＡＴ＿ＲＤＹは、要求された
統計情報がＰＣＢ４０６のバッファ・スペースにおいて
用意があることＣＰＵ２３０に通知する割込み。デフォ
ルトは０ ビット６（Ｗ／Ｒ） ＨＡＳＨ＿ＭＩＳＳは、ハッシュ
・ミスが生じたことをＣＰＵ２３０に通知する割込み。 ビット７〜３１（ＲＯ） 予約。常に０として読出し ポーリング・ソース・レジスタに対するｐｃｂｒｅｇｓ
インターフェース ＭｃｂＩｎｔ（ｉｎ） ＭＣＢからの入力。ビット０を
判別 ＭｅｍＲｄｙ（ｉｎ） メモリＦＩＦＯからの入力。ビ
ット２を判別 ＰｋｔＡｖａｉｌＩｎｔ（ｉｎ） ＴＸ ＦＩＦＯから
の入力ビット２を判別 ＢｕｆＡｖａｉｌＩｎｔ（ｉｎ） ＲＸ ＦＩＦＯから
の入力ビット３を判別 ＡｂｏｒｔＰｋｔＩｎｔ（ｉｎ） ＨＣＢ４０２インタ
ーフェースからの入力ビット４を判別 ＳｔａｔＲｄｙＩｎｔ（ｉｎ） ＱＣインターフェー
スからの入力ビット６を判別 ｍ＿ＨａｓｈＩｎｔ（ｉｎ） ＭＣＢ４０４からの入力
ビット６を判別。
【０２６２】
【表２４】パケット・データのコンフィギュレーション パケット転送のため使用される３つのレジスタがあり、
１つは受取られたパケットに対し、２つは伝送パケット
に対する。受信パケットは、ＨＳＢ２０６からのＲｅａ
ｄＯｕｔＰｋｔ信号と関連させられる。送信パケット
は、ＨＳＢ２０６からのＷｒｉｔｅＩｎＰｋｔ信号と関
連させられる。注：受信と送信の用語は、ＨＳＢ２０６
から参照される。ＣＰＵ２３０は、パケット・データ・
バッファをアクセスする前に適切なレジスタをアクセス
しなければならない。 パケット情報ＲｄＰｋｔレジスタ （オフセット＝'ｈ
０８）ＣＰＵ２３０により送られるデータのパケットに
対する必要な情報。ＨＳＢ２０６から参照される受信パ
ケットデフォルト＝３２'ｈ００００＿００００ ビット０（Ｗ／Ｒ） ＳＯＰ ＣＰＵ２３０からのパ
ケットの初め１＝ＳＯＰ ビット１（Ｗ／Ｒ） ＥＯＰ ＣＰＵ２３０からのパ
ケットの終り１＝ＥＯＰ ビット２〜１５（ＲＯ） 予約。常，に０として読出し ビット１６〜２３（Ｗ／Ｒ） ＥＯＰがアサートされる
時、ＦＩＦＯにおけるデータ長さ（バイト数） ビット２４〜３１（ＲＯ） 予約。常に０として読出し パケット情報ＲｄＰｋｔレジスタに対するｐｃｂｒｅｇ
ｓインターフェース ｒ＿Ｓｏｐ（ｏｕｔ） ＨＳＢ２０６インターフェース
に与えられたパケット・インジケータの開始 ｒ＿Ｅｏｐ（ｏｕｔ） ＨＳＢ２０６インターフェース
に与えられたパケット・インジケータの終り ｒ＿ｌｅｎｇｔｈ（ｏｕｔ） ＥＯＰが表示される時バ
ッファにおけるデータのバイト長 パケット情報ＷｒＰｋｔレジスタ （オフセット＝'ｈ
０ｃ） ＨＳＢ２０６により送られるデータのパケット
に対する必要情報。ＨＳＢ２０６から照会される伝送パ
ケットデフォルト＝３２'ｈ００００＿００００ ビット０（Ｗ／Ｒ） ＳＯＰ。ＨＳＢ２０６からのパケ
ットの開始ｌ＝ＳＯＰ ビット１（Ｗ／Ｒ） ＥＯＰ。ＨＳＢ２０６からのパケ
ットの終りＩ＝ＥＯＰ ビット２〜５（Ｗ／Ｒ） ＳＯＰまたはＥＯＰと関連す
るＤＷＯＲＤに対するバイト使用可能。通常は、全ての
バイトが使用可能化される。ｌ＝使用可能化 ビット６〜１５（ＲＯ） 予約。常に０として読出し ビット１６〜２３（Ｗ／Ｒ）ＦＩＦＯにおけるデータ長
さ（バイト数） ビット２４〜３１（ＲＯ） 予約。常に０として読出し パケット情報ＷｒＰｋｔレジスタに対するｐｃｂｒｅｇ
ｓインターフェース ｈ＿ＳｏｐＩｎ＿（ｉｎ） ＨＳＢ２０６インターフェ
ースからのＳＯＰインジケータ ｈ＿ＥｏｐＩｎ＿（ｉｎ） ＨＳＢ２０６インターフェ
ースからのＥＯＰインジケータ ｈ＿ＢｙｔｅＶａｌＩｎ＿（ｉｎ） ＨＳＢ２０６イン
ターフェースからのバイト使用可能 合計パケットＩｎｆｏ（オフセット＝'ｈ２４）これ
は、ＭＣＢ４０４がパケットをＣＰＵ２３０へ送る前に
そのパケットに付加する情報。この値は、ＣＰＵ向けパ
ケットに対するＳＯＰがある時にセットされる デフォルト＝３２'ｈ００００＿００００ ビット０〜１５ パケット長 ビット１６〜２３（ＲＯ） ソース・ポート ビット２４〜３１（ＲＯ） 宛先ポート
【０２６３】
【表２５】メモリ存在の検出 ＳＩＭＭ／ＤＩＭＭ存在検出レジスタ （オフセット＝'ｈ１０）システムにお けるＳＩＭＭについての情報を保持。この情報は、オン ボードのシフト・レジスタからリセットされた僅かに後 でロードされる ビット０〜３（ＲＯ） ｓｉｍｍ１＿ｐｄ［０．．３］ ビット４〜７（ＲＯ） ｓｉｍｍ２＿ｐｄ［０．．３］ ビット８〜１１（ＲＯ） ｓｉｍｍ３＿ｐｄ［０．．３］ ビット１２〜１５（ＲＯ） ｓｉｍｍ４＿ｐｄ［０．．３］ ビット１６〜３１（ＲＯ） 予約。常に０として読出し 存在検出レジスタに対するｐｃｂｒｅｇｓインターフェース ｉ＿ＰＤＳｅｒＩｎ（ｉｎ） 存在検出シフト・レジスタからのシリアル入力
【０２６４】
【表２６】クワッドカスケード統計セットアップ ＱＣ統計Ｉｎｆｏレジスタ （オフセット＝'ｈ２０）
クワッドカスケード統計レジスタの読出し動作のための
セットアップ情報。ＣＰＵは、このレジスタに統計読出
しを開始することを書込む。デフォルト＝３２'ｈ００
００＿８０００ ビット０〜１（Ｗ／Ｒ） ポート番号。これは、その統
計数字が読出されるポート番号。読出すべきポートは、
この番号と指定クワッドカスケードにより決定される ビット２〜４（Ｗ／Ｒ） ＱＣ番号。アクセスするクワ
ッドカスケードを指示予約された組合わせ：３’ｂ１１
０および３’ｂ１１１ ビット５〜９（Ｗ／Ｒ） レジスタ番号。これは、指定
されたポートに対して読出されるべき第１のレジスタの
番号 ビット１０〜１４（Ｗ／Ｒ） レジスタ数。これは、読
出すべきレジスタ数 注：ソフトウエアは、この数を、読出すため利用可能な
レジスタ範囲内のレジスタ番号と共に保持するため要求
される ビット１５〜１９（Ｗ／Ｒ） 最大レジスタ数。これ
は、クワッドカスケードで利用可能な統計的レジスタの
最大数。デフォルト＝６'ｈ１７ ビット２０〜３１（Ｗ／Ｒ） 予約。常に０として読出
し クワッドカスケード統計セットアップ・レジスタに対す
るｐｃｂｒｅｇｓインターフェース ｒ＿ＱｃＳｔａｔＰｏｒｔＮｏ（ｏｕｔ） 読出された
統計に対するポート番号。これは、０と３間の値。この
値は、ＱＣ数と共に用いられて、スイッチにおけるどの
ポートが観察されつつあるかを決定する ｒ＿ＱｃＳｔａｔＱｃＮｏ（ｏｕｔ） Ｑｃ数。ポート
番号と共に用いられる。 ｒ＿ＳｔａｔＲｅｇＮｏ（ｏｕｔ） 始動レジスタ番
号。これは、読出されるべき最初の統計レジスタの番号 ｒ＿ＮｏＳｔａｔＲｅｇｓ（ｏｕｔ） 読出すべき統計
レジスタ数 ｒ＿Ｍａｘｒｅｇｓ（ｏｕｔ） 存在する統計レ
ジスタの最大数。これは、保持される統計数字が変更さ
れるならば将来の使用のために特に利用可能。
【０２６５】
【表２７】ＥＰＳＭ２１０のセットアップ ＥＰＳＭセットアップ・レジスタ （オフセット＝'ｈ
３０）ＥＰＳＭ２１０に対する汎用セットアップ・パラ
メータ。デフォルト＝３２'ｈ０００７＿１０００また
は３２'ｈ０００７＿３０００、ｃｋｌｌｓｅｌ入力に
依存 ビット０（Ｗ／Ｒ） ＴＰＩインストール。ｌ＝ＴＰＩ
２２０インストールデフォルト＝０。このビットは、マ
スタ・スイッチ使用可能（ビット２）が否定される時に
のみ、書込まれる ビット１（Ｗ／Ｒ） ＥＸＰインストール。ｌ＝拡張イ
ンストール。デフォルト＝０。このビットは、マスタ・
スイッチ使用可能（ビット２）が否定される時にのみ、
書込まれる ビット２（Ｗ／Ｒ） マスタ・スイッチ使用可能。ｌ＝
パケット・トラフィック使用可能。デフォルト＝０ ビット３〜４（Ｗ／Ｒ）ＱｃＸｆｅｒＳｉｚｅ［１：
０］これらビットは、マスタ・スイッチ使用可能（ビッ
ト２）が否定される時にのみ、書込まれる ００＝ＨＳＢ２０６における１６バイト転送サイズ ０１＝ＨＳＢ２０６における３２バイト転送サイズ １０＝ＨＳＢ２０６における６４バイト転送サイズ １１＝無効組合わせ ビット５〜６（Ｗ／Ｒ）ＴＰＩＸｆｅｒＳｉｚｅ［１：
０］これらのビットはマスタ・スイッチ使用可能（ビッ
ト２）が否定される時にのみ、書込まれる ００＝ＨＳＢ２０６における１６バイト転送サイズ ０１＝ＨＳＢ２０６における６４バイト転送サイズ １０＝ＨＳＢ２０６における１２８バイト転送サイズ １１＝ＨＳＢ２０６における２５６バイト転送サイズ ビット７（Ｗ／Ｒ） ＡＩＦＣＳ。このビットは、ク
ワッドカスケードがＦＣＳビットを自動挿入することを
可能にするため使用される。これは、ＣＰＵ２３０から
のパケットに対してのみ用いられる ビット８（Ｗ／Ｒ） ＤｒａｍＷｒＤｉｓ。これは、
セットされた時、ＣＰＵ２３０からＤＲＡＭへの書込み
を使用不能状態にする。デフォルト＝０ ビット９（Ｗ／Ｒ） ＳｒａｍＷｒＤｉｓ。これは、
セットされた時、ＣＰＵ２３０から内部ＳＲＡＭへの書
込みを使用不能状態にする ビット１０〜１２（Ｗ／Ｒ） ＥＰＳＭ２１０アドレス
・デコード。これらビットは、ＥＰＳＭ２１０のレジス
タ・スペースとメモリ・インターフェースをデコードす
るため用いられる ビット１３（ＲＯ） ｃｌｋｌｓｅｌ １＝ＣＬＫ２周波数は１Ｘ ＣＬＫ１周波数である ０＝ＣＬＫ２周波数は２Ｘ ＣＬＫ１周波数である ビット１４〜２１（ＲＯ） ＣＰＵポート番号。ＣＰＵ
２３０のポート番号を指示。デフォルト＝８'ｈ１ｃ ビット２２〜〜３１（ＲＯ） 予約。常に０として読出
し ＥＰＳＭセットアップ・レジスタに対するｐｃｂｒｅｇ
ｓインターフェース ｃｌｋｌｓｅｌ（ｉｎ） ｃｌｋｌ１およびｃｌｋ２が
同じレートであるかどうかを判別するためピンからの入
力 ｒ＿ＤｒａｍＷｒＤｉｓ（ｏｕｔ） ＣＰＵ２３０イン
ターフェースに、ＤＲＡＭへの書込みが使用不能化され
ることを知らせる ｒ＿ＳｒａｍＷｒＤｉｓ（ｏｕｔ） ＣＰＵ２３０イン
ターフェースに、内部ＳＲＡＭへの書込みが使用不能化
されることを知らせる ｒ＿ＥＰＳＭＡｄｒＤｃｄ（ｏｕｔ） この３ビット数
は、ＣＰＵ２３０バスにおけるアドレス・ビット３１：
２９と比較される。 ＥＰＳＭセットアップ・レジスタに対するｈｃｂｒｅｇ
ｓインターフェース ｒ＿ＭｓｔｒＳｗＥｎ（ｏｕｔ） スイッチがパケット
通信量に対して使用可能化されることをアービタなどに
対して通知 ｒ＿ＴｐｉＩｎｓｔ（ｏｕｔ） ｒ＿ＥｘｐＩｎｓｔ（ｏｕｔ） ｒ＿ＮｏｎＵＬＢＣＭｏｄｅ［１：０］（ｏｕｔ） ｒ＿ＵＬＢＣＭｏｄｅ［１：０］（ｏｕｔ） ｒ＿ＡＩＦＣＳ（ｏｕｔ） ＥＰＳＭセットアップ・レジスタに対するｍｃｂｒｅｇ
ｓインターフェース ｒ＿ＤｒａｍＷｒＤｉｓ（ｏｕｔ） ＤＲＡＭ書込みの
ＣＰＵ要求を使用不能 ｒ＿ＳｒａｍＷｒＤｉｓ（ｏｕｔ） 内部ＳＲＡＭ書込
みのＣＰＵ要求を使用不能 ＥＰＳＭ改訂レジスタ （オフセット＝'ｈ４０）ＥＰ
ＳＭ２１０の改訂番号 ビット０〜７（ＲＯ） ＥＰＳＭ２１０の改訂番号 ビット８〜31（ＲＯ） リザーブ（予約）。常に０とし
て読出し ＥＰＳＭ改訂レジスタに対するｐｃｂｒｅｇｓインター
フェース なし。
【０２６６】
【表２８】ポート・セットアップ ポート速度レジスタ （オフセット＝'ｈ３４）各ポー
トの速度を含むビット・マップ。１＝１００ＭＨz；０
＝１０ＭＨz。デフォルト＝３２'ｈ０ｆ００＿００００ ビット０（Ｗ／Ｒ） ポート０の速度 ビット１（Ｗ／Ｒ） ポート１の速度 ： ： ビット２７（Ｗ／Ｒ） ポート２７の速度 ビット２８〜３１（ＲＯ） 留保済み。常に０として
読出し ポート速度レジスタに対するｈｃｂｒｅｇｓインターフ
ェース ｒ＿ＰｏｒｔＳｐｄ［２７：０］（ｏｕｔ） ＨＣＢ４
０２ブロックに対するポート速度ビット・マップ ポート・タイプ・レジスタ （オフセット＝’ｈ３８）
各ポートのタイプを含むビット・マップ。１＝ＴＬＡ
Ｎ；０＝カッドカスケード。デフォルト＝３２'ｈ０ｆ
００＿００００ ビット０（Ｗ／Ｒ） ポート０タイプ ビット１（Ｗ／Ｒ） ポート１タイプ ： ： ビット２７（Ｗ／Ｒ） ポート２７タイプ ビット２８〜３１（Ｗ／Ｒ） 予約。常に０として読出
し ポート・タイプ・レジスタに対するｍｃｂｒｅｇｓ＆ｈ
ｃｂｒｅｇｓインターフェース ｒ＿ＰｏｒｔＴｙｐｅ［２７：０］（ｏｕｔ） ＨＣＢ
４０２およびＭＣＢ４０４に対するポート・タイプ・ビ
ット・マップＣＰＵメモリ要求 ＣＰＵ２３０によるメモリ要求は、２つの方法で行うこ
とができる。下記のレジスタが両方法で用いられる；Ｃ
ＰＵ２３０は、初期レジスタ／ＦＩＦＯメモリ要求法を
用いる時に、レジスタを直接アクセスするのみ。 メモリ要求レジスタ （オフセット＝'ｈ３ｃ）ＣＰＵ
は、このレジスタにメモリ読出しまたは書込みを要求す
るよう書込む。この要求された機構は、外部ＤＲＡＭま
たは内部ＳＲＡＭのいずれかのアクセスのため用いられ
る。 ビット０〜２３（Ｗ／Ｒ） 転送の開始アドレス［２
５：２］。ＳＲＡＭアクセスのためには、ビット２３−
８が留保されるビット７：０が２５６の２４ビット・ワ
ードをアドレス指定する ビット２４（Ｗ／Ｒ） ０＝外部ＤＲＡＭアクセス
（即ち、パケット＆ハッシュ・メモリ） １＝内部ＳＲＡＭアクセス（即ち、パケット制御レジス
タ） ビット２５（Ｗ／Ｒ） 転送長 ０＝１転送（４バイト） １＝４転送（１６バイト） 注：開始アドレス＆転送長さは、転送が２Ｋページ境界
に跨がるようにセットされるべきではない。これを保証
する１つの方法は、全てのデータ構造（ハッシュ・エン
トリの如き）が１６バイト整合されることを確認するこ
とである ビット２６〜２９（Ｗ／Ｒ） バイト使用可能［３：
０］。（１＝表明）部分ワード書込みに有効。また、Ｃ
ＡＳを含まない読出しを行うようセットされたＥＤＯテ
スト・モードと共に使用される。１より大きい転送長の
書込みのため、ＢｙｔｅＥｎａｂｌｅｓは１１１１でな
ければならない。これらは、ＥＤＯテスト・モードがセ
ットされなければ、読出しは問題外（ｄｏｎ’ｔ ｃａ
ｒｅ）である。 ビット３０（Ｗ／Ｒ） 書込み／読出し。０＝読出し、
１＝書込み ビット３１（Ｗ／Ｒ） ロックされたページ・ヒット。
別のＣＰＵ要求が同じメモリ・ページ内に続くことを示
す。ＤＲＡＭメモリ・アービタはメモリ・システムが別
の要求をすることを許容せず、ＲＡＳはその時のサイク
ル後に表明されたままとなる。ＥＤＯテスト・モードの
みにおいて用いられる。リフレッシュを含む他の要求側
は、セットされる間はメモリ・アクセスを行わない。Ｓ
ＲＡＭがロックされる間パケット・メモリ通信量入力が
停止するので、ＳＲＡＭアクセスにおいては決して使用
すべきでない（ハードウエアのデバギングを除く）。メモリ要求レジスタに対するｍｃｂｒｅｇｓインターフ
ェース ＣｐｕＡｄｒ［２５：２］（ｏｕｔ） 開始アドレスｍ
ｅｍｃｔｌおよびｍｃｂｓｒａｍモジュールをパス ＣｐｕＢＥ［３：０］（ｏｕｔ） ｍｅｍｃｔｌおよび
ｍｃｂｓｒａｍモジュールへＢｙｔｅＥｎａｂｌｅｓを
パス ＣｐｕＬｎ［１：０］（ｏｕｔ） ｍｅｍｃｔｌおよび
ｍｃｂｓｒａｍへ転送長さをパス（００ １のＩｎ＝１
ならば、００；Ｉｎ＝４ならば、１１） ＣｐｕＭｅｍＳｅｌ（ｏｕｔ） 外部ＤＲＡＭ（０）お
よび内部ＳＲＡＭ（１）データ間のｍｕｘ制御 ＣｐｕＷｒ（ｏｕｔ） 書込み／読出しビット＝１なら
ば、ｍｅｍｃｔｌおよびｍｃｂｓｒａｍモジュールへア
サート ＣｐｕＰｇＨｉｔ（ｏｕｔ） ロック・ページ・ヒット
・ビット＝１ならば、ｍｅｍｃｔｌおよびｍｃｂｓｒａ
ｍモジュールへアサート ＣｐｕＲｅｑ（ｏｕｔ） メモリ要求レジスタが書込ま
れメモリ選択＝０である時、ｍｅｍｃｔｌモジュールへ
アサートＣｐｕＡｃｋがアサートされるまで、アサート
されたままでなければならない ＣｐｕＡｃｋ（ｉｎ） ＣｐｕＲｅｑが受入れられる
時、ｍｅｍｃｔｌモジュールからｍｃｂｒｅｇｓへアサ
ートされる ＣｐｕＩｎｔｅｒｎａｌＲｅｑ（ｏｕｔ） メモリ要求
レジスタが書込まれ、メモリ選択＝１である時、ｍｃｂ
ｓｒａｍモジュールへアサート。ＣｐｕＩｎｔｅｒｎａ
ｌＡｃｋがアサートされるまで、アサートされたままで
なければならない ＣｐｕＩｎｔｅｒｎａｌＡｃｋ（ｉｎ） ＣｐｕＩｎｔ
ｅｒｎａｌＲｅｑが受信される時、ｍｃｂｓｒａｍモジ
ュールからｍｃｂｒｅｇｓへアサートされる 注：以下のシーケンスをＥＤＯメモリに対するテストに
用いるべきである： １．ＥＤＯテスト・モード・ビットをメモリ制御レジス
タにセット ２．ＤＷＯＲＤを００００ｈでテスト中のバンクに書込
む ３．ロックド・ページ・ヒット・セットおよびバイト使
用可能＝１１１１ｂを持つ同じＤＷＯＲＤを読出す。そ
の後、ＦＰＭ ＤＲＡＭがＭＤをフロートさせる間ＥＤ
Ｏ ＤＲＡＭがＭＤをローに保持し、約１００ｎｓ後に
ＭＤ［０］におけるプルアップ・レジスタがこの線をハ
イに引上げる ４．ロックド・ページ・ヒット・ビットがクリヤされ、
バイト使用可能＝００００ｂによりＤＷＯＲＤを再び読
出す。これは、ＣＡＳがアサートされない読出しであ
る。ＭＤ［０］は、ＥＤＯ ＤＲＡＭに対してロー、Ｆ
ＰＭに対してハイとなる ５．インストールされたメモリの各バンクごとにステッ
プ１〜４を繰返す。全てのバンクがＥＤＯ ＤＲＡＭを
含むだけで、メモリ・タイプがＥＤＯ ＤＲＡＭへセッ
トされる ６．ＥＤＯテスト・モード・ビットをクリヤして、メモ
リ・タイプをセットする。ＥＤＯテスト・モードをセッ
トしたままにしてはならない。
【０２６７】
【表２９】混雑ポート 混雑ポート・レジスタ （オフセット＝'ｈ１４８）ポ
ートが混雑モードで観察される制御がレジスタに含まれ
る。デフォルト＝３２'ｈ００００＿００００。このレ
ジスタは、マスタ・スイッチ使用可能（ＥＰＳＭセット
アップ・レジスタ）が否定される時にのみ書込まれる ビット０〜７（Ｗ／Ｒ） 混雑モードで観察されるポー
ト番号 ビット８〜15（Ｗ／Ｒ） 受取られつつあるデータが現
れるポート ビット１６〜２３（Ｗ／Ｒ） 観察されるポートへ送ら
れるデータが現れるポート ビット２４〜３１（Ｗ／Ｒ） 予約。常に０として読出
し。
【０２６８】
【表３０】高速バス・モニタ ＨＳＢ使用セットアップ・レジスタ （オフセット＝'
ｈ５４）どのポートがＨＳＢ２０６の使用のためのモニ
ターとなるか制御 デフォルト＝３２'ｈ００００＿００００ ビット０〜７（Ｗ／Ｒ） ポート番号または合計 ビット８〜９（Ｗ／Ｒ） モード ビット１０〜３１（ＲＯ） 予約。常に０として読出
し ＨＳＢ使用レジスタ （オフセット＝'ｈ５８）ＨＳ
Ｂ２０６の使用は、選択されたポートがＨＳＢ２０６に
ある平均時間である。デフォルト＝３２'ｈ００００＿
００００ ビット０〜３１（ＲＯ） 選択された平均時間ポートは
ＨＳＢ２０６にある。
【０２６９】
【表３１】クワッドスルー／ストアＮ前送情報 ソースＣＴ＿ＳＮＦレジスタ （オフセット＝'ｈ５
ｃ）ソース・ポートのＣＴ／ＳｎＦ状態を含むビット・
マップ。０＝ＣＴ；１＝ＳＮＦデフォルト＝３２'ｈ０
０００＿００００ ビット０（Ｗ／Ｒ） ポート０ソースＣＴ＿ＳＮＦ ビット１（Ｗ／Ｒ） ポート１ソースＣＴ＿ＳＮＦ ： ： ビット２７（Ｗ／Ｒ） ポート２７ソースＣＴ＿ＳＮＦ ビット２８〜３１（Ｗ／Ｒ） 予約。常に０として読出
し ソースＣＴ＿ＳＮＦレジスタに対するｈｃｂｒｅｇｓイ
ンターフェース ＴｂｌＳｒｃＰｒｔ（ｉｎ） その時のパケット・ソー
ス・ポート。８ビット入力 ｒ＿ＲｘＰｏｒｔＣｔＳｎｆ（ｏｕｔ） ＴｂｌＳｒｃ
Ｐｒｔに対するＣＴ＿ＳＮＦ状態 １ビット出力 宛先ＣＴ＿ＳＮＦレジスタ （オフセット＝'ｈ６０）
宛先ポートのＣＴ／ＳｎＦ状態を含むビット・マップ。
０＝ＣＴ；１＝ＳＮＦ。デフォルト＝３２'ｈ００００
＿００００ ビット０（Ｗ／Ｒ） ポート０宛先ＣＴ＿ＳＮＦ ビット１（Ｗ／Ｒ） ポート１宛先ＣＴ＿ＳＮＦ ： ： ビット２７（Ｗ／Ｒ） ポート２７宛先ＣＴ＿ＳＮＦ ビット２８〜３１（ＲＯ）予約。常に０として読出し ソースＣＴ＿ＳＮＦレジスタに対するｈｃｂｒｅｇｓイ
ンターフェース ＴｂｌＤｓｔＰｒｔ（ｉｎ） その時のパケット宛先ポ
ート。８ビット入力 ｒ＿ＴｘＰｏｒｔＣｔＳｎｆ（ｏｕｔ）ＴｂｌＤｓｔＰ
ｒｔに対するＣＴ＿ＳＮＦ状態。１ビット出力。
【０２７０】
【表３２】調停情報 調停モード・レジスタ （オフセット＝'ｈ７４）調停
モード値を含む。デフォルト＝３２'ｈ００００＿００
００。このレジスタは、マスタ・スイッチ使用可能（Ｅ
ＰＳＭセットアップ・レジスタ）が否定される時にのみ
書込まれる ビット０〜１（Ｗ／Ｒ） 調停（アービタレション）モ
ード ２'ｂ００：先入れ先サーブ調停モード ２'ｂ０１：重み付け優先調停モード ２'ｂ１０：ラウンド・ロビン調停モード ２'ｂ１１：これも先入れ先サーブ・モード ビット２〜３１（ＲＯ） 予約。常に０として読出し 調停モード・レジスタに対するｈｃｂｒｅｇｓインター
フェース ｒ＿ＡｒｂＭｏｄｅ（ｏｕｔ） ＨＣＢ４０２における
調停モジュールで必要である先に示した２ビット値 調停重み付けレジスタ＃１ （オフセット＝'ｈ６４）
重み付け優先調停モードに対するポート０〜７の重み ビット０〜３（Ｗ／Ｒ） 重み付け優先モードに対する
ポート０調停重み ビット４〜７（Ｗ／Ｒ） 重み付け優先モードに対する
ポート１調停重み ビット８〜１１（Ｗ／Ｒ） 重み付け優先モードに対す
るポート２調停重み ビット１２〜１５（Ｗ／Ｒ） 重み付け優先モードに対
するポート３調停重み ビット１６〜１９（Ｗ／Ｒ） 重み付け優先モードに対
するポート４調停重み ビット２０〜２３（Ｗ／Ｒ） 重み付け優先モードに対
するポート５調停重み ビット２４〜２７（Ｗ／Ｒ） 重み付け優先モードに対
するポート６調停重み ビット２８〜３１（Ｗ／Ｒ） 重み付け優先モードに対
するポート７調停重み 調停重みレジスタ＃１に対するｈｃｂｒｅｇｓインター
フェース ｒ＿ＡｒｂＷｔ０（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート０に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート１に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート２に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ３（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート３に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ４（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート４に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ５（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート５に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ６（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート６に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ７（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート７に対する重み付けのた
めＨＣＢ４０２により使用される 調停重みレジスタ＃２ （オフセット＝'ｈ６
８）重み付けされた優先調停モードのためのポート８〜
１５に対する重み ビット０〜３（Ｗ／Ｒ） 重み付け優先モードのため
のポート８調停重み ビット４〜７（Ｗ／Ｒ） 重み付け優先モードのため
のポート９調停重み ビット８〜１１（Ｗ／Ｒ） 重み付け優先モードのため
のポート１０調停重み ビット１２〜１５（Ｗ／Ｒ）重み付け優先モードのため
のポート１１調停重み ビット１６〜１９（Ｗ／Ｒ）重み付け優先モードのため
のポート１２調停重み ビット２０〜２３（Ｗ／Ｒ）重み付け優先モードのため
のポート１３調停重み ビット２４〜２７（Ｗ／Ｒ）重み付け優先モードのため
のポート１４調停重み ビット２８〜３１（Ｗ／Ｒ）重み付け優先モードのため
のポート１５調停重み 調停重みレジスタ＃２に対するｈｃｂｒｅｇｓインター
フェース ｒ＿ＡｒｂＷｔ８（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート８に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ９（ｏｕｔ） これら４ビットが、重み
付け調停モードにおけるポート９に対する重みつけのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１０（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１０に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１１（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１１に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１２（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１２に対する重みつけの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１３（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１３に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１４（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１４に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１５（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１５に対する重み付けの
ためＨＣＢ４０２により使用される 調停重みレジスタ＃３ （オフセット＝'ｈ６
ｃ）重み付け優先モードに対するポート１６〜２３の重
み ビット０〜３（Ｗ／Ｒ） 重み付け優先モードに対する
ポート１６調停重み ビット４〜７（Ｗ／Ｒ） 重み付け優先モードに対する
ポート１７調停重み ビット８〜１１（Ｗ／Ｒ） 重み付け優先モードに対す
るポート１８調停重み ビット１２〜１５（Ｗ／Ｒ）重み付け優先モードに対す
るポート１９調停重み ビット１６〜１９（Ｗ／Ｒ）重み付け優先モードに対す
るポート２０調停重み ビット２０〜２３（Ｗ／Ｒ）重み付け優先モードに対す
るポート２１調停重み ビット２４〜２７（Ｗ／Ｒ）重み付け優先モードに対す
るポート２２調停重み ビット２８〜３１（Ｗ／Ｒ）重み付け優先モードに対す
るポート２３調停重み 調停重みレジスタ＃３に対するｈｃｂｒｅｇｓインター
フェース ｒ＿ＡｒｂＷｔ１６（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１６に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１７（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート17に対する重み付けのた
めＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１８（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１８に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ１９（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート１９に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２０（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２０に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２１（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２１に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２２（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２２に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２３（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２３に対する重み付けの
ためＨＣＢ４０２により使用される 調停重みレジスタ＃４ （オフセット＝'ｈ７０）
重み付け優先モードに対するポート１６〜２３の重み ビット０〜３（Ｗ／Ｒ） 重み付け優先モードに対する
ポート２４調停重み ビット４〜７（Ｗ／Ｒ） 重み付け優先モードに対する
ポート２５調停重み ビット８〜１１（Ｗ／Ｒ） 重み付け優先モードに対す
るポート２６調停重み ビット１２〜１５（Ｗ／Ｒ）重み付け優先モードに対す
るポート２７調停重み ビット１６〜１９（Ｗ／Ｒ）重み付け優先モードに対す
るポート２８調停重み ビット２０〜３１（ＲＯ） 予約。常に０として読出し 調停重みレジスタ＃４に対するｈｃｂｒｅｇｓインター
フェース ｒ＿ＡｒｂＷｔ２４（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２４に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２５（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２５に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２６（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２６に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２７（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２７に対する重み付けの
ためＨＣＢ４０２により使用される ｒ＿ＡｒｂＷｔ２８（ｏｕｔ）これら４ビットが、重み
付け調停モードにおけるポート２８に対する重み付けの
ためＨＣＢ４０２により使用される。
【０２７１】
【表３３】ＨＣＢ４０２混雑制御 ＨＣＢ混雑制御 （オフセット＝'ｈ７８）ＨＣＢ４０
２に対する混雑制御 デフォルト＝３２'ｈ００００＿００００ ビット０（Ｗ／Ｒ） ＣＴ ＦＩＦＯ使用可能。１＝Ｃ
Ｔ ＦＩＦＯ使用可能 ビット１（Ｗ／Ｒ） 読出し使用可能特別待機状態。１
＝待機状態使用可能 ビット２（Ｗ／Ｒ） クワッドカスケードに対する同時
読出しおよび書込みの使用可能 ビット３（Ｗ／Ｒ） ＱＥ１１０に対する同時読出しお
よび書込みの使用可能 ビット４（Ｗ／Ｒ） 早期アドレス使用可能 ビット５〜３１（ＲＯ） 予約。常に０として読出し。
【０２７２】
【表３４】ポート遮断 ポート遮断 （オフセット＝'ｈ７ｃ）ポートが遮断さ
れるビット・マップ デフォルト＝３２'ｈ００００＿００００ ビット０〜２７（Ｗ／Ｒ） ポート０ないし２７に対す
るビット・マップ １＝ポートが遮断。＃ ビット２８〜３１（ＲＯ） 予約。常に０として読出
し。
【０２７３】
【表３５】ポート状態セットアップ １つのポートの状態をセットアップまたは変更するため
に、２つのレジスタが書込まれなければならない。書込
む第１のレジスタは、変更されるポートのビット・マッ
プを含むポート状態ビット・マップ・レジスタである。
書込む第２のレジスタは、状態値を含み、２つのポート
状態レジスタのプログラミングを開始するプログラム・
ポート状態レジスタである。ＣＰＵのポート状態は、常
に前送中であり、決して変更できない。 ポート状態ビット・マップ・レジスタ （オフセット＝'ｈ９０）その状態が変 化するポートのビット・マップ。１＝当該ポート状態をプログラ ム・ポート状態レジスタにおける値へ変更 デフォルト＝３２'ｈ００００＿００００ ビット０（Ｗ／Ｒ） ポート０。このビットの設定がポート０の状態の変更を 使用可能にする ビット１（Ｗ／Ｒ） ポート１。このビットの設定がポート１の状態の変更を 使用可能にする ： ： ビット２７（Ｗ／Ｒ） ポート２７。このビットの設定がポート２７の状態の 変更を使用可能にする ビット２９〜３１（ＲＯ） 予約。常に０として読出し プログラム・ポート状態レジスタ （オフセット＝'ｈ８０）ポート状態。ＣＰ Ｕが、ポート状態レジスタのプログラミングを 開始する当該レジスタに書込む。当該ポート状 態ビット・マップ・レジスタは、「最初に書込 まれねばならない」 デフォルト＝３２'ｈ００００＿００００ ビット０〜１（Ｗ／Ｒ） 状態値。この値は、オフセット３０におけるビット ・マップに示されるポートに置かれる 状態値 条件 ００ｂ 使用不能 ０１ｂ ブロック／リスニング １０ｂ 学習 １１ｂ 前送 ビット２〜３１（ＲＯ） 予約。常に０として読出し ポート状態＃１レジスタ （オフセット＝'ｈ９４）ポート０ないし１５の状態 プログラム・ポート状態レジスタおよびポート状態ビ ット・マップ・レジスタによりプログラムされる デフォルト＝３２'ｈ００００＿００００ 状態値 条件 ００ｂ 使用不能 ０１ｂ ブロック／リスニング １０ｂ 学習 １１ｂ 前送 ビット０〜１（ＲＯ） Ｐｏｒｔ＿０＿ｓｔ［１：０］ ビット２〜３（ＲＯ） Ｐｏｒｔ＿１＿ｓｔ［１：０］ ビット４〜５（ＲＯ） Ｐｏｒｔ＿２＿ｓｔ［１：０］ ビット６〜７（ＲＯ） Ｐｏｒｔ＿３＿ｓｔ［１：０］ ビット８〜９（ＲＯ） Ｐｏｒｔ＿４＿ｓｔ［１：０］ ビット１０〜１１（ＲＯ） Ｐｏｒｔ＿５＿ｓｔ［１：０］ ビット１２〜１３（ＲＯ） Ｐｏｒｔ＿６＿ｓｔ［１：０］ ビット１４〜１５（ＲＯ） Ｐｏｒｔ＿７＿ｓｔ［１：０］ ビット１６〜１７（ＲＯ） Ｐｏｒｔ＿８＿ｓｔ［１：０］ ビット１８〜１９（ＲＯ） Ｐｏｒｔ＿９＿ｓｔ［１：０］ ビット２０〜２１（ＲＯ） Ｐｏｒｔ＿１０＿ｓｔ［１：０］ ビット２２〜２３（ＲＯ） Ｐｏｒｔ＿１１＿ｓｔ［１：０］ ビット２４〜２５（ＲＯ） Ｐｏｒｔ＿１２＿ｓｔ［１：０］ ビット２６〜２７（ＲＯ） Ｐｏｒｔ＿１３＿ｓｔ［１：０］ ビット２８〜２９（ＲＯ） Ｐｏｒｔ＿１４＿ｓｔ［１：０］ ビット３０〜３１（ＲＯ） Ｐｏｒｔ＿１５＿ｓｔ［１：０］ ポート状態＃２レジスタ （オフセット＝'ｈ９８）ポート１６ないし２８の状 態。プログラム・ポート状態レジスタおよびポート状 態ビット・マップ・レジスタによりプログラムされ る。デフォルト＝３２'ｈ０３００＿００００ 状態値 条件 ００ｂ 使用不能 ０１ｂ ブロック／リスニング １０ｂ 学習 １１ｂ 前送 ビット０〜１（ＲＯ） Ｐｏｒｔ＿１６＿ｓｔ［１：０］ ビット２〜３（ＲＯ） Ｐｏｒｔ＿１７＿ｓｔ［１：０］ ビット４〜５（ＲＯ） Ｐｏｒｔ＿１８＿ｓｔ［１：０］ ビット６〜７（ＲＯ） Ｐｏｒｔ＿１９＿ｓｔ［１：０］ ビット８〜９（ＲＯ） Ｐｏｒｔ＿２０＿ｓｔ［１：０］ ビット１０〜１１（ＲＯ） Ｐｏｒｔ＿２１＿ｓｔ［１：０］ ビット１２〜１３（ＲＯ） Ｐｏｒｔ＿２２＿ｓｔ［１：０］ ビット１４〜１５（ＲＯ） Ｐｏｒｔ＿２３＿ｓｔ［１：０］ ビット１６〜１７（ＲＯ） Ｐｏｒｔ＿２４＿ｓｔ［１：０］ ビット１８〜１９（ＲＯ） Ｐｏｒｔ＿２５＿ｓｔ［１：０］ ビット２０〜２１（ＲＯ） Ｐｏｒｔ＿２６＿ｓｔ［１：０］ ビット２２〜２３（ＲＯ） Ｐｏｒｔ＿２７＿ｓｔ［１：０］ ビット２４〜２５（ＲＯ） Ｐｏｒｔ＿２８＿ｓｔ［１：０］ ＣＰＵポート は常に前送（１１） ビット２６〜３１（ＲＯ） 予約。常に０として読出し ポート状態セットアップ・レジスタに対するｍｃｂｒｅｇｓインターフェース ＳｏｕｒｃｅＰｏｒｔ［７：０］（ｉｎ） ｍｃｂｈａｓｈモジュールからの ソース・ポート番号 ｍ＿ＨａｓｈＤｓｔｐｒｔ［７：０］（ｉｎ） ｍｃｂｈａｓｈモジュールか らの宛先ポート ＳｒｃＰｒｔＳｔａｔｅ［１：０］（ｏｕｔ） ソース・ポート・レジスタお よびポート状態レジスタに基くｍｃｂｈａｓｈに対 する組合わせ出力 ＤｓｔＰｒｔＳｔａｔｅ［１：０］（ｏｕｔ） ｍ＿ＨａｓｈＤｓｔＰｒｔお よびポート状態レジスタに基くｍｃｂｈａｓｈに対 する組合わせ出力。
【０２７４】
【表３６】パケット・メモリ定義 メモリ・セクター情報レジスタ （オフセット＝'ｈａ
０）パケット・メモリは、固定数のセクターからなる。
このレジスタは、セクター・サイズを定義する。２Ｋバ
イトの最小セクター・サイズは、最大パケット（１５１
８バイト＋オーバーヘッド）が１つ以上のセクター境界
の抵触を行い得ないことを保証する。２Ｋバイトの現在
唯一つのセクター・サイズがサポートされる。このレジ
スタは、マスタ・スイッチ使用可能（ＥＰＳＭセットア
ップ・レジスタ）が否定される時にのみ書込まれる ビット０〜１（Ｗ／Ｒ） セクター・サイズ。２Ｋバイ
トの現在唯一つのセクターがサポートされる ００＝２Ｋバイト（デフォルト） ０１＝４Ｋバイト １０＝８Ｋバイト １１＝１６Ｋバイト ビット２〜３１（ＲＯ） 予約。常に０として読出し。
【０２７５】
【表３７】メモリ・バス帯域幅モニタ メモリ・バス・モニタ制御レジスタ （オフセット＝'ｈａ８）当該レジスタに より制御される２つの独立バス・モニタがある。モニ タ選択ビット（２４）は、どのモニタがアクセス中 であるかを選択するため用いられる。このビットはま た、メモリ・バス・モニタ閾値レジスタとメモリ使用 レジスタとに対するアクセスを制御する。モニタ・ビ ットは、当該レジスタの高いバイトのみを書込むこと により独立的にセットすることができる ビット０〜９（Ｗ／Ｒ） モニタ・モード［９：０］。監視されるべきバス の活動状態のタイプを定義 デフォルトは１０'ｈ３ＦＦ（全てを監視） ＣｙｃｌｅＴｙｐｅ（１つ以上のビットをセット） ビット０ パケット（パケット関連トラフィックを 監視するようセット） ビット１ ハッシュ（ハッシュ索引トラフィック を監視するようセット） ビット２ ＣＰＵ（メモリに対するＣＰＵアクセス を監視するようセット） ビット３ リフレッシュ（リフレッシュ・サイクル を監視するようセット） パケット・タイプ（パケット・ビット（０）がセットされるな らば、一方または両方のビットをセットしなければならない） ビット４ ユニキャスト（既知の個々のアドレス ・ード・パケットを監視するようセット） ビット５ ブロードキャスト（グループ・ビット ・セットまたはハッシュ・ミスを持つパケ ットを監視するようセット） パケットＴｘ／Ｒｃ（パケット・ビット（０）がセットされる ならば、一方または両方のビットをセットしなければならない） ビット６ 送信（送信関連トラフィックを監視する ようセット） ビット７ 受信（受信関連トラフィックを監視 するようセット） パケット・データ／オーバーヘッド（パケット・ビット（０） がセットされるならば、一方または両方のビットをセットしな ければならない） ビット８ データ（パケット転送のデータ部分をモ ニタするようセット） ビット９ オーバーヘッド（パケット転送の非デー タ関連部分、即ち、バス調停、パケット ・メモリ保守、未使用サイクルをモニタ するようセット） ビット１０〜１５（ＲＯ） 予約。常に０を読出す ビット１６〜１９（ＲＯ） フィルタ・タイム・スケール。ＬＰフィルタリン グのための略々時定数をセット ０ｈ＝７５ミリ秒 ４ｈ＝３００ミリ秒 ８ｈ＝予約 Ｃｈ＝予約 １ｈ＝６００ミリ秒 ５ｈ＝２．５秒 ９ｈ＝予約 Ｄｈ＝予約 ２ｈ＝５ミリ秒 ６ｈ＝２０秒 Ａｈ＝予約 Ｅｈ＝予約 ３ｈ＝４０ミリ秒 ７ｈ＝２．５分 Ｂｈ＝予約 Ｆｈ＝予約 デフォルト＝０ｈ。フィルタ・モードにおいてのみ適用 ビット２０（Ｗ／Ｒ） カウント／フィルタ・モード。（デフォルト＝０、フ ィルタ・モード） ０＝モニターが、フィルタ・タイムスケールによ り定義されるように低域通過フィルタとして 動作 バス使用レジスタの読出しは、フィルタ・モニタに おける値に影響を及ぼさない １＝モニタ・カウント・バス・サイクル、しか し、フィルタ動作は行わない。カウント・モ ードにある時、読出し時はバス使用レジスタ はクリアされる ビット２１（Ｗ／Ｒ） タイマ・モード。カウント・モードにある時のみ適用 （デフォルト＝０） ０＝モニター・モード・ビットにより定義される サイクルのみをカウント １＝クロック・サイクルごとにカウンタを増分 ビット２２（Ｗ／Ｒ） バックプレシャ可能化。１＝全てのポートにおけるバ ックプレシャを使用可能するため当該モニタからのア ラーム使用。デフォルト＝０、不使用可能 ビット２３（Ｗ／Ｒ） ブロードキャスト制御使用可能。１＝任意のポートか ら受信されたブロードキャスト・パケットを捨てるた めモニタからのアラームを使用 デフォルト＝０、不使用可能 ビット２４（Ｗ／Ｒ） モニタ選択。０＝モニタ０（デフォルト） １＝モニタ１ ビット２５（ＲＯ） 予約。常に０を読出し メモリ・バス・モニター閾値／ＢＷレジスタ（オフセット＝'ｈａｃ）モニタ 選択ビットは、当該レジスタのアクセスに先立ちセットされねば ならない ビット０〜７（Ｗ／Ｒ） アラーム設定閾値。バス使用がこの値に達するかあ るいはこれを越えるならば、アラーム・フラグがセ ットされ、ＣＰＵ割込みが生成される。使用可能に されるならば、バックプレシャまたはブロードキャ スト制御が適用される（デフォルト＝８'ｈ００） ビット８〜15（Ｗ／Ｒ） アラーム・クリア閾値。バス使用が、この値まで低 減するかあるいはこれより低減する時、アラーム・ フラグがクリアされ、ＣＰＵ割込みが生成される バックプレシャおよびブロードキャストの制御が解 放される （デフォルト＝８'ｈ００） ビット１６〜２３（ＲＯ）ピークＢＷ。最後の読出し以後、最大帯域幅が検出 される。読出し時に、クリアされる ビット２４〜３１（ＲＯ）その時のＢＷ。バス帯域幅使用フィルタのその時の 値。００ｈ値は、０％の使用を表わし、ＦＦｈの値 は１００％の使用を表わす メモリ・バス使用レジスタ（オフセット＝'ｈｂ０）当該レジスタのアクセスに 先立ち、モニタ選択ビットがセットされねばなら ない ビット０〜３１（ＲＯ） バス使用［３１：０］。メモリ・バス使用カウンタ カウント・モードでは、カウンタが最後に始動された後は、こ の値は使用中のバス・サイクル数のカウントである。読出し時 にクリアされる。両方の「バス利用レジスタ」が読出された時、 両方のフィルタのカウンタが同時に始動する フィルタ・モードでは、上位８ビットがカウントＢＷとして閾値 ／ＢＷに複写されるので、このレジスタを読出す必要がない。Ｂ Ｗに対して８ビットより多くを使用することが望ましければ、最 大域幅値が常に３２′ｈＦＦ００＿００００となり、かつ選択さ れるタイム・スロットに応じて最小値が ３２′ｈＦＦ００＿００００と３２′ｈ００ＦＦ＿ＦＦＦＦの間 に なることに注意すべきである フィルタ・モードで読出された時は、クリアされない。
【０２７６】
【表３８】メモリ帯域幅モニターに対するｍｃｂｒｅｇ
ｓインターフェース SelectedBandWidth[31:0](in) 選択されたモニタに対
するメモリ・バス利用レジスタ［３１：０］。また、ビ
ット２４〜３１が閾値／ＢＷレジスタにおけるその時の
ＢＷである SelectedMaxBW[7:0](in) 閾値／ＢＷレジスタ・ビ
ット１６〜２３におけるピークＢＷ Alarm0(in) モニター０に対するア
ラーム・フラグ。このフラグがセットされクリアされる
時、ｍｃｂｒｅｇｓが割込みＢＷＡＬＡＲＭＳＥＴ０と
ＢＷＡＬＡＲＭＣＬＲ０を生成する Alarm1(in) モニタ１に対するアラ
ーム・フラグ。このフラグがセットされクリアされる
時、ｍｃｂｒｅｇｓが割込みＢＷＡＬＡＲＭＳＥＴ１と
ＢＷＡＬＡＲＭＣＬＲ１を生成する r_MonMode0[9:0](out) モニタ０に対するモニ
タ・モード r_MonMode1[9:0](out) モニタ１に対するモニ
タ・モード r_BwScale0[2:0](out) モニタ０に対するフィ
ルタ・タイムスケール r_BwScale1[2:0](out) モニタ１に対するフィ
ルタ・タイムスケール r_CountOnly0(out) モニタ０に対するカウ
ント／フィルタ・モード r_CountOnly1(out) モニタ１に対するカウ
ント／フィルタ・モード r_TimerMode0(out) モニタ０に対するタイ
マ・モード r_TimerMode1(out) モニタ１に対するタイ
マ・モード r_BackPresOnAlarm0(o) モニタ０に対するバッ
クプレシャ使用可能 r_BackPresOnAlarm1(o) モニタ１に対するバッ
クプレシャ使用可能 r_BackBcPktsOnAlarm0(o) モニタ０に対するブロ
ードキャスト制御使用可能ビット r_DropBcPktsOnAlarm1(o) モニタ１に対するブロ
ードキャスト制御使用可能ビット r_FilterSelect(out) モニタ選択ビット r_AlarmSet0[7:0](out) モニタ０に対するアラ
ーム・セット閾値 r_AlarmSet1[7:0](out) モニタ１に対するアラ
ーム・セット閾値 r_AlarmClr[7:0](out) モニタ１に対するアラ
ーム・クリア閾値 ClrBwCtr0(out) モニタ０に対する利用
レジスタが読出される時１クロックに対してアサート ClrBwCtr1(out) モニタ１に対する利用
レジスタが読出される時１クロックに対してアサート ClrMaxBW0(out) モニタ０に対する閾値
／ＢＷレジスタが読出される時１クロックに対してアサ
ート ClrMaxBW0(out) モニタ０に対する閾値
／ＢＷレジスタが読出される時１クロックに対してアサ
ート。
【０２７７】
【表３９】ドロップ・パケット統計 メモリのオーバーフロー、同報オーバーフロー、受信セ
クター・オーバーフローおよび送信セクター・オーバー
フローによりドロップされたパケットがカウントされ
る。受信セクター・オーバーフローおよび送信セクター
・オーバーフローに対するこれらのカウントおよびビッ
ト・マップが保持される。これら条件もまた、ＣＰＵ２
３０に対する割込みを生じる。割込み情報が、ＭＣＢ割
込みソース・レジスタに保持される ドロップ・パケット・メモリ・オーバーフロー・レジス
タ （オフセット＝′ｈｂ ８）このレジスタは、２つの条件により生じるメモリ・
オーバーフローによりドロップされたパケット数を含
む。これら条件は、パケットが記憶されている時のハッ
シュ索引および実際のメモリ・オーバーフロー時に閾値
を越えさせられ、これが打切りパケットを生じる ビット０〜３１（Ｗ／Ｒ） メモリ・オーバーフローに
よりドロップされたパケット数 ドロップ・パケット・ブロードキャスト・オーバーフロ
ー・レジスタ（オフセット＝ｈｂｃ） このレジスタは、ブロードキャスト閾値オーバーフロー
によりドロップされたパケット数を含む ビット０〜３１（Ｗ／Ｒ） ブロードキャスト閾値オー
バーフローによりドロップされたパケット数 ドロップ・パケット受信セクタ・オーバーフロー・レジ
スタ （オフセット＝′ｈ ｄ４）このレジスタは、受信セクタ・オーバーフローに
より外されたパケット数を保持する ビット０〜３１（Ｗ／Ｒ） 受信セクタ・オーバーフロ
ーにより外されたパケット数 ドロップ・パケット送信セクタ・オーバーフロー・レジ
スタ （オフセット＝′ｈ ｄ８）このレジスタは、送信セクタ・オーバーフローに
より外されたパケット数を保持する ビット０〜３１（Ｗ／Ｒ） 送信セクタ・オーバーフロ
ーにより外されたパケット数 ドロップ・パケット受信セクタ・ビット・マップ・レジ
スタ （オフセット＝′ｈ ｄｃ）このレジスタは、受信セクタ・オーバーフローに
よりパケットをドロップしたポートのビット・マップを
保持する ビット０〜２８（Ｗ／Ｒ） 受信セクタ使用のオーバー
フローを通知するポートのビット・マップ ドロップ・パケット送信セクタ・ビット・マップ・レジ
スタ （オフセット＝′ｈ ｅ０）このレジスタは、送信セクター・オーバーフロー
によりパケットをドロップしたポートのビット・マップ
を保持する ビット０〜２８（Ｗ／Ｒ） 送信セクタ使用のオーバー
フローを通知するポートのビット・マップドロップ・パケット統計に対するｍｃｂｒｅｇｓインタ
ーフェース ｘ＿ＲｘＰｋｔＡｂｏｒｔｅｄ＿ メモリ・オーバーフ
ローによりパケットが打切られた時を通知するＸＣＢか
らストローブ ＤｒｏｐＰｋｔＳｔｂ＿ＭｅｍＯＦ メモリをオーバー
フローするのでパケットが外された時を通知するストロ
ーブ ＤｒｏｐＰｋｔＳｔｂ＿ＢＣＯＦ ブロードキャスト閾
値がオーバーフローするのでパケットが打切られた時を
通知するストローブ ＤｒｏｐＰｋｔＳｔｂ＿ＲｘＯＦ 受信セクター閾値が
オーバーフローするのでパケットがドロップされた時を
通知するストローブ ＤｒｏｐＰｋｔＳｔｂ＿ＴｘＯＦ 送信セクタ閾値がオ
ーバーフローするのでパケットがドロップされた時を通
知するストローブ。
【０２７８】
【表４０】ハッシュ・テーブル定義 ハッシュ・テーブル定義レジスタ （オフセット＝′ｈ
ｃ０）主要ハッシュ・エントリ・テーブルの基底アドレ
スおよびサイズを定義。ハッシュ・テーブルの多重コピ
ーがメモリに保持されるならば、ＥＰＳＭ２１０スイッ
チを間に持つようにこのレジスタが使用される ビット０〜１４（ＲＯ） 主要ハッシュならば、テーブ
ル基底アドレス［１６：２］。常に０ ビット１５〜２３（ＲＯ）主要ハッシュ・テーブル基底
アドレス［２５：１７］常に０ ビット２４〜２５（Ｗ／Ｒ）主要ハッシュ・テーブル・
サイズ［１：０］。（デフォルトは００） ００＝キー・サイズ１３ビット。テーブル・サイズ１２
８Ｋバイト（８Ｋ １６バイト・エントリ） ０１＝キー・サイズ１４ビット。テーブル・サイズ２５
６Ｋバイト（１６Ｋ １６バイト・エントリ） （基底アドレス・ビット１７が無視され、内部で０に強
制される） １０＝キー・サイズ１５ビット。テーブル・サイズ５１
２Ｋバイト（３２Ｋ １６バイト・エントリ） （基底アドレス・ビット１８：１７が無視され、内部で
０に強制される） １１＝キー・サイズ１６ビット。テーブル・サイズ１メ
ガバイト（６４Ｋ １６バイト・エントリ） （基底アドレス・ビット１９：１７が無視され、内部で
０に強制される） ビット２６（Ｗ／Ｒ） ハッシュ・サイクル・ロック。
このビットのセッティングが、ハッシュ索引中のメモリ
・サイクルをロックさせる。これは、メモリに対するパ
ケット読出しおよび書込み転送を遅らせることを代償
に、ハッシュ索引時間を最短化する。デフォルトは０ ビット３１：２７（ＲＯ） 予約。常に０として読出しハッシュ・テーブル定義レジスタに対するｍｃｂｒｅｇ
ｓインターフェース r_HashBaseAdr[25:17](out) 基底アドレスをｍｅｍｈ
ａｓｈモジュールへ通過 r_HashKeySize[1:0](out) キー・サイズをｍｅｍｈ
ａｓｈモジュールへ通過 r_LockHashCycs(out) ロック・ハッシュ・サイ
クル・ビットがセットされるならば、ｍｃｂｈａｓｈモ
ジュールへアサート HashLookUpIP(in) ハッシュ索引が進行中で
ありハッシュ・テーブル定義レジスタに対する書込みが
無視されるまで延期されるべきことを表示するためｍｃ
ｂｈａｓｈモジュールによりアサート。ｍｃｂｈａｓｈ
が、ＨａｓｈＬｏｏｋＵｐＩＰが否定されると任意の立
上がりクロック・エッジでレジスタを更新。
【０２７９】
【表４１】ソース・ポート学習 ハッシュ・ソース・ミス・レジスタ・ロー （オフセッ
ト＝′ｈｃｃ）ハッシュ・テーブルに付加される新しい
ソース・アドレスのバイト３：０。これらレジスタがロ
ードされ、ハッシュＳＡが未知であるか、あるいはポー
トが変化し、かつソース・ポートが学習不使用にされる
時に、割込みが発される。レジスタは、ハッシュ・ソー
ス・ミス・レジスタ・ハイのレジスタが読出されるまで
ロックされる（ローのレジスタが最初に読出されねばな
らない）。レジスタがロックされる間遭遇された未知の
ＳＡまたはポート変化は否定される。 ビット０〜７（ＲＯ） ハッシュ・テーブルに追加されるべきＭＡＣアドレスの バイト０（高次のアドレス・バイト。グループ・ビット ＝ビット０） ビット８〜１５（ＲＯ）ハッシュ・テーブルに追加されるべきＭＡＣアドレスの バイト１ ビット１６〜２３（ＲＯ）ハッシュ・テーブルに追加されるべきＭＡＣアドレス のバイト２ ビット２４〜３１（ＲＯ）ハッシュ・テーブルに追加されるべきＭＡＣアドレス のバイト３ ハッシュ・ソース・ミス・レジスタ・ハイ（オフセット＝′ｈｄ０）新たなソー ス ・アドレスとソース・ポートＩＤのバイト５：４ ビット０〜７（ＲＯ） ハッシュ・テーブルに追加されるべきＭＡＣアドレスの バイト４ ビット８〜１５（ＲＯ）ハッシュ・テーブルに追加されるべきＭＡＣアドレスの バイト５ ビット１６〜２３（ＲＯ）ハッシュ・テーブルへ追加されるべきソース・ポート ＩＤ［７：０］ ビット２４〜３１（ＲＯ）予約。常に０として読出し 学習不能ポート・レジスタ （オフセット＝′ｈｅ４）ビット・マップされた学 習不能ポート・レジスタ。ＣＰＵには適用しない ビット０（Ｗ／Ｒ） ポート０学習不能。１＝使用不能。デフォルト＝０ ビット１（Ｗ／Ｒ） ポート１学習不能。１＝使用不能。デフォルト＝０ ．．． ビット２８（Ｗ／Ｒ）ポート２８学習不能。１＝使用不能。デフォルト＝０ ビット２９〜３１（Ｗ／Ｒ）予約。常に０として読出しソース・ポート学習に対するｍｃｂｒｅｇｓインターフェース SelectedAdr[47:0](in) ｍｅｍｈａｓｈモジュールからのソース・アドレス SourcePort[47:0](in) ｍｅｍｈａｓｈモジュールからのソース・ポート SrcMissStb(in) ハッシュＳＡミスが生じた時ｍｅｍｈａｓｈモジュー ル によりアサートされ、ソース・ミス・レジスタおよび ソ ース・ポートが妥当する。ハッシュ・ソース・ミス・レ ジスタに対してゲートとして使用されるならば、ｍｅｍ ｈａｓｈは保持時間を保証する SrcMissLock(out) 学習不能がポートに対してセットされたかどうかアサ ートする。これは、ソース・ポート入力と学習不能レジ スタに基くｍｅｍｈａｓｈに対する組合せ出力であり、 連続的に評価される。ｍｅｍｈａｓｈはサンプルする時 を知る。
【０２８０】
【表４２】ポート・セキュリティ ソース・ポート・レジスタ （オフセット＝'ｈｅ８）ビット・マップされたソ ー ス・ポート・レジスタ。（セキュリティが使用可能に されたポートに対して学習不能ビットをセットするこ とも望ましい） ビット０（Ｗ／Ｒ） ポート０セキュリティ可能。１＝使用可能 デフォルト＝０ ビット１（Ｗ／Ｒ） ポート１セキュリティ可能。１＝使用可能 デフォルト＝０ ．．． ビット２８（Ｗ／Ｒ）ポート２８セキュリティ使用可能。１＝使用可能 デフォルト＝０ ビット２９〜３１（ＲＯ）予約。常に０として読出し セキュリティ違反レジスタ （オフセット＝'ｈｆ０）ポートによりビット・マ ップされたセキュリティ違反。読出し時にクリア。０に初期設定。最初のビット がセットされる時割込みが発され、読出される時クリアされる ビット０（ＲＯ） セキュリティ違反ポート０。１＝違反の発生 ビット１（ＲＯ） セキュリティ違反ポート１。１＝違反の発生 ．．． ビット２８（ＲＯ）セキュリティ違反ポート２８。１＝違反の発生 ビット２９〜３１（ＲＯ）予約。常に０として読出し セキュリティ違反統計レジスタ （オフセット＝'ｈｅｃ）全てのポートにおけ る全セキュリティ違反のカウント。読出し時にクリア。０に初期設定 ビット０〜３１（ＲＯ）セキュリティ違反カウント［３１：０］ポートセキュリティに対するｍｃｂｒｅｇｓインターフェース SourcePort[7:0](in) ｍｅｍｈａｓｈモジュールからのソース・ポート番号 SecurePort(out) セキュリティ・モードがポートに対してセットされるか ど うかアサート。これは、ＳｅｃｕｒｅＰｏｒｔ入力および ソース・ポート・レジスタに基くｍｅｍｈａｓｈに対する 組合わせ出力であり、連続的に評価される。ｍｅｍｈａｓ ｈはサンプルする時を知る SecViolationStb(in) セキュリティ違反が表示されたソース・ポートに生じた こ とを示すストローブ。ソース・ポートにより示されるセキュ リティ違反レジスタに対してゲートとして用いられるなら ば、ｍｅｍｈａｓｈが保持時間を保証する。
【０２８１】
【表４３】メモリ・コンフィギュレーション メモリ制御レジスタ （オフセット＝'ｈｆ４）種々の
メモリ制御機能。マスタ・スイッチ使用可能（ＥＰＳＭ
セットアップ・レジスタ）が否定される時に、このレジ
スタのみが書込まれる ビット０〜１（Ｗ／Ｒ） メモリ・タイプ ００＝高速ページ・モードＤＲＡＭ（デフォルト） ０１＝ＥＤＯ ＤＲＡＭ １０＝シンクロナスＤＲＡＭ １１＝留保 ビット２（Ｗ／Ｒ） メモリ速度（０＝６０ｎｓ、１＝
５０ｎｓ） デフォルトは０ビット３（Ｗ／Ｒ） ＥＤＯテスト・モード（１＝可能化）。デフォルトは０ ビット４（Ｗ／Ｒ） ダブル・リンク・モード。デフォ
ルトは０ ビット５（Ｗ／Ｒ） 使用不能受信ページ・ヒット。デ
フォルトは０ ビット６（Ｗ／Ｒ） 使用不能送信ページ・ヒット。デ
フォルトは０ ビット７〜３１（ＲＯ）予約。常に０として読出しメモリ制御レジスタに対するｍｃｂｒｅｇｓインターフ
ェース r_MemEDO(out) メモリ・タイプが０１ならば、ｍｅｍ
ｃｔｌモジュールに対してｍｃｂｒｅｇｓによりアサー
ト r_MemSync(out) メモリ・タイプが１０ならば、ｍｅｍ
ｃｔｌモジュールに対してｍｃｂｒｅｇｓによりアサー
ト r_Mem50ns(out) メモリ速度ビットが１ならば、ｍｅｍ
ｃｔｌモジュールに対してｍｃｂｒｅｇｓによりアサー
ト r_TestForEDO(out)ＥＤＯテスト・モードが１ならば、
ｍｅｍｃｔｌモジュールに対してｍｃｂｒｅｇｓにより
アサート ビット０〜１（Ｗ／Ｒ） ０００００００ｈ−０３ＦＦ
ＦＦＦｈに対するＲＡＳ選択（４Ｍ） ビット２〜３（Ｗ／Ｒ） ０４０００００ｈ−０７ＦＦ
ＦＦＦｈに対するＲＡＳ選択（８Ｍ） ビット４〜５（Ｗ／Ｒ） ０８０００００ｈ−０ＢＦＦ
ＦＦＦｈに対するＲＡＳ選択（１２Ｍ） ビット６〜８（Ｗ／Ｒ） ０Ｃ０００００ｈ−０ＦＦＦ
ＦＦＦｈに対するＲＡＳ選択（１６Ｍ） ．．． ビット３０〜３１（Ｗ／Ｒ）３Ｃ０００００ｈ−３ＦＦ
ＦＦＦＦｈに対するＲＡＳ選択（６４Ｍ） ＲＡＳ選択は次のようにコード化される。即ち、００＝
ＲＡＳ０、０１＝ＲＡＳ１、０＝ＲＡＳ２、１１＝ＲＡ
Ｓ３。デフォルトは常に０メモリＲＡＳ選択レジスタに対するｍｃｂｒｅｇｓイン
ターフェース r_RasSelReg[31:0](out) データをｍｃｂｒｅｇｓから
ｍｅｍｃｔｌモジュールへ送る メモリ・リフレッシュ・カウント・レジスタ （オフセ
ット＝'ｈｆｃ）リフレッシュ要求間のＣＬＫサイクル
数を定義 ビット０〜９（Ｗ／Ｒ） リフレッシュ・カウント
［９：０］。リフレッシュ・カウント×ＣＬＫ周期は１
５．６２５ミリ秒より小さいかこれと等しくなければな
らない。デフォルトは２０．８ｈ。（３０ｎｓＣＬＫに
対しては、１５．６０ミリ秒） ビット１０〜３１（ＲＯ）予約。常に０として読出しメモリ・リフレッシュ・カウント・レジスタに対するｍ
ｃｂｒｅｇｓインターフェース RefReq(out) ｍｅｍｃｔｌモジュールに対するリフレ
ッシュ要求ストローブ。ｍｅｍｃｔｌが正のエッジにお
ける要求を検出するので、ストローブは任意の長さでよ
い。確認は返さない。
【０２８２】
【表４４】ＭＡＣアドレス・フィルタリング ＣＰＵ２３０に出入りさせるようパケットを指向するた
め、宛先アドレスに基くフィルタリングが行われる。そ
の時２つのみに対する要求が存在するが、４つのフィル
タが設けられる。その時要求がなくとも、アドレス比較
に「ドント・ケア」を含むマスキングが得られる。１つ
がＣＰＵ２３０の個々のアドレスを持ち他が（スパニン
グ・ツリーに対する）ＢＰＤＵ多重キャスト・アドレス
を持つ２つのフィルタをセットアップすべきである。Ｃ
ＰＵ２３０でないポートからの受信パケットがフィルタ
・アドレスにヒットするならば、（ＢＣまたはＭＣであ
っても）パケットはＣＰＵ２３０のみへ送られる。ＣＰ
Ｕ２３０から起生したパケットがフィルタ・アドレス
（ＢＰＤＵアドレス）にヒットするならば、このパケッ
トはフィルタ・アドレス・レジスタに指定された宛先ポ
ートへ送られる。パケットがフィルタ・アドレスにヒッ
トするならば、ハッシュ・テーブルの宛先索引が迂回さ
れる フィルタ制御レジスタ （オフセット＝'ｈ１００）Ｍ
ＡＣ宛先アドレス・フィルタリングを制御 ビット０〜３（Ｗ／Ｒ） フィルタ使用可能アドレス
［３：０］。１＝対応するアドレス・フィルタ・レジス
タ［３：０］に対する個々の宛先アドレス・フィルタリ
ング使用可能。デフォルトは０ ビット４〜７（Ｗ／Ｒ） アドレス・マスク使用可能
［３：０］。１＝アドレス・フィルタ・レジスタ［３：
０］がアドレス・フィルタ・マスク・レジスタを持つな
らば、マスキング使用可能。デフォルトは０ フィルタ・マスク・レジスタ・ロー （オフセット＝'
ｈ１０４）デフォルト＝０ ビット０〜７（Ｗ／Ｒ） ＭＡＣアドレス・マスクのバ
イト０（１＝マスク・アドレス・ビット） ビット８〜１５（Ｗ／Ｒ）ＭＡＣアドレス・マスクのバ
イト１（１＝マスク・アドレス・ビット） ビット１６〜２３（Ｗ／Ｒ）ＭＡＣアドレス・マスクの
バイト２（１＝マスク・アドレス・ビット） ビット２４〜３１（Ｗ／Ｒ）ＭＡＣアドレス・マスクの
バイト３（１＝マスク・アドレス・ビット） フィルタ・マスク・レジスタ・ハイ （オフセット＝'
ｈ１０８）デフォルト＝０ ビット０〜７（Ｗ／Ｒ） ＭＡＣアドレス・マスクのバ
イト４（１＝マスク・アドレス・ビット） ビット８〜１５（Ｗ／Ｒ）ＭＡＣアドレス・マスクのバ
イト５（１＝マスク・アドレス・ビット） ビット１６〜３１（ＲＯ）予約。常に０として読出し フィルタ・アドレス・レジスタ０ロー （オフセット
＝'ｈ１０ｃ） ビット０〜７（Ｗ／Ｒ） 前送されるＭＡＣアドレスの
バイト０ ビット８〜１５（Ｗ／Ｒ）前送されるＭＡＣアドレスの
バイト１ ビット１６〜２３（Ｗ／Ｒ）前送されるＭＡＣアドレス
のバイト２ ビット２４〜３１（Ｗ／Ｒ）前送されるＭＡＣアドレス
のバイト３ フィルタ・アドレス・レジスタ０ハイ （オフセット
＝'ｈ１１０） ビット０〜７（Ｗ／Ｒ） 送られるＭＡＣアドレスのバ
イト４ ビット８〜１５（Ｗ／Ｒ） 送られるＭＡＣアドレスの
バイト５ ビット１６〜２３（Ｗ／Ｒ）宛先ポート。ソース・ポー
トがＣＰＵ２３０ならば、ＭＡＣアドレスがフィールド
・アドレスに一致するならば、このフィールドがパケッ
トをどのポートへ送るべきかを指定する。ソース・ポー
トがＣＰＵ２３０でなければ、このフィールドが無視さ
れて、フィールドＭＡＣアドレスに対するヒットがＣＰ
Ｕ２３０へ送られる ビット２４〜３１（Ｗ／Ｒ）予約。常に０として読出し フィルタ・アドレス・レジスタ１ロー （オフセット
＝'ｈ１１４）前参照 フィルタ・アドレス・レジスタ１ハイ （オフセット
＝'ｈ１１８）前参照 フィルタ・アドレス・レジスタ２ロー （オフセット
＝'ｈ１１ｃ）前参照 フィルタ・アドレス・レジスタ２ハイ （オフセット
＝'ｈ１２０）前参照 フィルタ・アドレス・レジスタ３ロー （オフセット
＝'ｈ１２４）前参照 フィルタ・アドレス・レジスタ３ハイ （オフセット
＝'ｈ１２８）前参照アドレス・フィルタリングに対するｍｃｂｒｅｇｓイン
ターフェース SelectedAdr[47: 0](in) ｍｅｍｈａｓｈモジュールか
らの宛先アドレス filterHit(out) フィルタ・アドレス・ヒット
が生じるならば、アサート これは、SelectedAdrおよびフィルタ・レジスタに基く
ｍｅｍｈａｓｈに対する組合せ出力であり、連続的に評
価される。ｍｅｍｈａｓｈはサンプルする時を知る FilterPort[7:0](out) ソース・ポートがＣＰＵ２３０
であれば、ＦｉｌｔｅｒＰｏｒｔは、フィルタ・ヒット
を生成するフィルタ・レジスタからの宛て先ポート・フ
ィールドに等しい。ソース・ポートがＣＰＵ２３０でな
ければ、ＦｉｌｔｅｒＰｏｒｔは（ＥＰＳＭセットアッ
プ・レジスタからの）ＣｐｕＰｏｒｔに等しい SourcePort[7:0](in) ｍｅｍｈａｓｈモジュールから
のソース・ポート番号 SrcPrtIsCpu ＳｏｕｒｃｅＰｏｒｔ入力がＥ
ＰＳＭセットアップ・レジスタにおけるＣｐｕＰｏｒｔ
番号と整合するならば、アサートされる。
【０２８３】
【表４５】ＭＣＢ割込み情報 ＭＣＢ４０４には８つの割込みソースがある。割込みソ
ースは、ソースがマスクされなければ、ＣＰＵ２３０を
割込みさせる。ＣＰＵ２３０が割込みされずに割込みソ
ースの情報を得ることを可能にするため、ポーリング機
構が使用可能である。割込みソースのマスキングは、割
込みをＣＰＵ２３０からブロックさせるが、情報はポー
リング・ソース・レジスタから依然として得られる。 ＭＣＢ割込みソース・レジスタ （オフセット＝'ｈ１
２ｃ）ＣＰＵ２３０へ送られる割込みのソース。このレ
ジスタは、ＥＰＳＭ２１０により更新され、割込みがＣ
ＰＵ２３０へ送られる。ＣＰＵ２３０がこのレジスタを
読出す時、内容はクリアされる。ビットにおける１の値
は、割込みが生じたことを示す。デフォルト＝３２′ｈ
００００＿００００ ビット０（Ｗ／Ｒ） セキュリティ割込み。セキュリテ
ィ違反が生じると、この割込みが生じる ビット１（Ｗ／Ｒ） メモリ・オーバーフロー・セッ
ト。メモリがパケットで一杯になりオーバーフロー閾値
が送られると、この割込みが生じる ビット２（Ｗ／Ｒ） メモリ・オーバーフロー・クリ
ア。メモリが空になりオーバーフロー閾値が送られる
と、この割込みが生じる ビット３（Ｗ／Ｒ） セットのブロードキャスト。ブロ
ードキャスト・パケットがメモリを一杯にし、ブロード
キャスト閾値が送られると、この割込みが生じる ビット４（Ｗ／Ｒ） クリアのブロードキャスト。ブロ
ードキャスト・パケットがメモリから空になり、ブロー
ドキャスト閾値が送られると、この割込みが生じる ビット５（Ｗ／Ｒ） ＯＦの受取り。ポートがパケット
を受取るためのその割付けスペースを越えると、この割
込みが生じる ビット６（Ｗ／Ｒ） ＯＦの送出。パケットを送信して
いるポートがその割付けスペースを越えると、この割込
みが生じる ビット７（Ｗ／Ｒ） Ｒｘパケット打切り。パケットが
記憶され始め、メモリが超過すると判定されると、パケ
ットが打切られ、この割込みが生じる ビット８〜３１（ＲＯ）予約。常に０として読出し 割込みソース・レジスタに対するｍｃｂｒｅｇｓインタ
ーフェース 割込みマスク・レジスタ （オフセット＝'ｈ１３０）
ＣＰＵ２３０によりマスクされる割込み。任意のビット
における１の値は、割込みがマスクされることを示す。
デフォルト＝３２′ｈ００００＿００００ ビット０（Ｗ／Ｒ） セキュリティ割込みに対するマス
ク ビット１（Ｗ／Ｒ） メモリ・オーバーフロー・セット
割込みに対するマスク ビット２（Ｗ／Ｒ） メモリ・オーバーフロー・クリア
割込みに対するマスク ビット３（Ｗ／Ｒ） 同報ＯＦセット割込みに対するマ
スク ビット４（Ｗ／Ｒ） 同報ＯＦクリア割込みに対するマ
スク ビット５（Ｗ／Ｒ） 受信ＯＦ割込みに対するマスク ビット６（Ｗ／Ｒ） 送信ＯＦ割込みに対するマスク ビット７（Ｗ／Ｒ） Ｒｘパケット打切り割込みに対す
るマスク ビット８〜３１（Ｗ／Ｒ）予約。常に０として読出し ポーリング・ソース・レジスタ （オフセット＝'ｈ１
３４）このレジスタは、マスクされた割込み情報を含
み、所望のビットをクリアするため、ＣＰＵ２３０が１
を書込むことによりクリアされる。これにより、ＣＰＵ
２３０が割込みの代わりにポーリングすることを許容す
る。ＣＰＵは、代わりにポーリングを欲する任意の割込
みソースをマスクしなければならない。 ビット０（Ｗ／Ｒ） セキュリティ割込み。セキュリテ
ィ違反が生じるならば、この割込みが生じる ビット１（Ｗ／Ｒ） メモリ・オーバーフロー・セッ
ト。メモリがパケットで一杯となりオーバーフロー閾値
が送られると、この割込みが生じる ビット２（Ｗ／Ｒ） メモリ・オーバーフロー・クリ
ア。メモリが空になりオーバーフロー閾値が送られる
と、この割込みが生じる。 ビット３（Ｗ／Ｒ） ブロードキャストＯＦセット。ブ
ロードキャスト・パケットがメモリを一杯にしてブロー
ドキャスト閾値が送られと、この割込みが生じる ビット４（Ｗ／Ｒ） ブロードキャストＯＦクリア。ブ
ロードキャスト・パケットがメモリから空になりブロー
ドキャスト閾値が送られると、この割込みが生じる ビット５（Ｗ／Ｒ） 受取りＯＦ。ポートがパケットを
受取るその割付けスペースを越えると、この割込みが生
じる ビット６（Ｗ／Ｒ） 送信ＯＦ。パケットを送出してい
るポートがその割付けスペースを越えると、この割込み
が生じる ビット７（Ｗ／Ｒ） Ｒｘパケット打切り。パケットが
記憶され始め、メモリが越えられると判定されると、パ
ケットが打切られてこの割込みが生じる ビット８〜３１（Ｗ／Ｒ）予約。常に０として読出し ポーリング・ソース・レジスタに対するｍｃｂｒｅｇｓ
インターフェース。
【０２８４】
【表４６】バックプレシャ バックプレシャ使用可能 （オフセット＝'ｈ１３８）
バックプレシャを使用可能にするビット・マップ ビット０〜２３（ＲＯ） 予約。常に０として読出し ビット２４〜２７（Ｗ／Ｒ）ビット・マップ ビット２８〜３１（ＲＯ） 予約。常に０として読出
し。
【０２８５】
【表４７】ポート・ボンディング ２組の結合されたポートがある。従って、どのポートが
一緒に結合されるかを通知する２つのレジスタがある。 （註）各レジスタにおける僅かに２ビットがセットされ
るべきであり、即ち、２つのポートが一緒に結合される
べきである。 結合ポート・セット０ （オフセット＝'ｈ１３ｃ）こ
のビット・マップはどのポートが当該セットにおいて一
緒に結合されるかを通知する ビット０〜２７（Ｗ／Ｒ） セット０に対するビット・
マップ ビット２８〜３１（ＲＯ） 予約。常に０として読出し 結合ポート・セット１ （オフセット＝'ｈ１４０）こ
のビット・マップが、どのポートが当該セットにおいて
一緒に固定されるかを通知する ビット０〜２７（Ｗ／Ｒ） セット１に対するビット・
マップ ビット２８〜３１（ＲＯ） 予約。常に０として読出しＶＬＡＮ デフォルトＶＬＡＮレジスタ （オフセット＝'ｈ１４
４）
【０２８６】ネットワーク・スイッチに対する多重ポー
ト・ポーリング・システムが複数のネットワーク・ポー
トに対する受送信状態を決定するための有効なシステム
を提供することが判る。ポーリング・ロジックが、１つ
照会信号をアサートして複数の送受信状態信号を受取
り、これにより多重ポートの状態を一時に受取る。ポー
リング・ロジックが、全てのポートの状態を連続的に追
跡するように送受信リストを然るべく更新する。このこ
とが、ソース・ポートからのデータを検索する時と伝送
のためポートへデータを提供する時とを決定するためリ
ストを検査する調停および制御ロジックを容易にする。
【０２８７】本出願の好適な実施例について説明してき
たが、本発明の変形及び変更が本発明の技術的思想を変
更することなく可能であることは、当業者に明らかであ
ろう。
【図面の簡単な説明】
【図１】本発明によるネットワーク・スイッチを含むネ
ットワーク・システムを示す簡略図である。
【図２】図１のネットワーク・スイッチの更に詳細なブ
ロック図である。
【図３】ネットワーク・スイッチのポートを構成する図
２のクワッド・カスケード装置形態を示すブロック図で
ある。
【図４】図３に示した特定のクワッド・カスケード装置
の信号を示す図である。
【図５】図３のクワッド・カスケード装置のプロセッサ
読出しタイミングを示すタイミング図である。
【図６】図３のクワッド・カスケード装置のプロセッサ
書込みタイミングを示すタイミング図である。
【図７】図３のクワッド・カスケード装置のプロセッサ
・バースト読出しアクセスを示すタイミング図である。
【図８】図３の各ポートのバッファ状態照会を示す模範
的タイミング図である。
【図９】図２のＨＳＢにおける同時読出し書込みサイク
ルを示すタイミング図である。
【図１０】図２のＨＳＢにおける同時読出し書込みサイ
クルを実行する手順を示すフロー図である。
【図１１】図２のスイッチ・マネージャを示すブロック
図である。
【図１２】図４のバス・コントローラ・ブロックの更に
詳細なブロック図である。
【図１３】図５Ａのバス・コントローラ・ブロックのメ
モリ内のバッファを示す図である。
【図１４】図１２のバス・コントローラ・ブロック内の
受信ポーリング状態マシンの動作を示す状態図である。
【図１５】図１２のバス・コントローラ・ブロック内の
受信ポーリング状態マシンの動作を示す状態図である。
【図１６】図１２のバス・コントローラ・ブロック内の
受信ポーリング状態マシンの動作を示す状態図である。
【図１７】図１２のバス・コントローラ・ブロック内の
受信ポーリング状態マシンの動作を示す状態図である。
【図１８】図１２のバス・コントローラ・ブロック内の
受信ポーリング状態マシンの動作を示す状態図である。
【図１９】図１２のバス・コントローラ・ブロック内の
送信ポーリング状態マシンの動作を示す状態図である。
【図２０】図１２のバス・コントローラ・ブロック内の
送信ポーリング状態マシンの動作を示す状態図である。
【図２１】図１２のバス・コントローラ・ブロック内の
送信ポーリング状態マシンの動作を示す状態図である。
【図２２】図１２のバス・コントローラ・ブロック内の
送信ポーリング状態マシンの動作を示す状態図である。
【図２３】図１２のバス・コントローラ・ブロック内の
送信ポーリング状態マシンの動作を示す状態図である。
【図２４】図１１のメモリ・コントローラ・ブロックの
更に詳細なブロック図である。
【図２５】図１１のプロセッサ・コントローラ・ブロッ
クの更に詳細なブロック図である。
【図２６】図１１のプロセッサ・コントローラ・ブロッ
クの更に詳細なブロック図である。
【図２７】図１１のプロセッサ・コントローラ・ブロッ
クの更に詳細なブロック図である。
【図２８】図１１のプロセッサ・コントローラ・ブロッ
クの更に詳細なブロック図である。
【図２９】図１１のプロセッサ・コントローラ・ブロッ
クの更に詳細なブロック図である。
【図３０】図２のＴｈｕｎｄｅｒＬＡＮポート・インタ
ーフェース（ＴＰＩ）を示す簡略ブロック図である。
【図３１】ＴＰＩの更に詳細なブロック図である。
【図３２】図２のＴｈｕｎｄｅｒＬＡＮ（ＴＬＡＮ）の
各々の構成と機能とを示すブロック図である。
【図３３】任意のＴＬＡＮにより実行される制御リスト
の全体フォーマットを示す図である。
【図３４】図２のＰＣＩバスと関連するＴＰＩにより使
用されるＴＰＩ周辺要素相互接続（ＰＣＩ）構成レジス
タの定義を示す図である。
【図３５】ＴＰＩにより使用されるＴＰＩ制御レジスタ
の定義を示す図である。
【図３６】図２のＣＰＵのＰＣＩ初期設定動作を示すフ
ロー図である。
【図３７】ＴＬＡＮの各々に対する受取り動作を示すフ
ロー図である。
【図３８】図２の高速バス（ＨＳＢ）に跨がる受取りデ
ータ転送動作を示すフロー図である。
【図３９】ＨＳＢに跨がる伝送データ転送動作を示すフ
ロー図である。
【図４０】ＴＬＡＮの各々に対する伝送動作を示すフロ
ー図である。
【図４１】図２のメモリの構成を示すブロック図であ
る。
【図４２】図２のメモリの構成を示すブロック図であ
る。
【図４３】図２のメモリの構成を示すブロック図であ
る。
【図４４】図２のメモリの構成を示すブロック図であ
る。
【図４５】図２のメモリの構成を示すブロック図であ
る。
【図４６】図２のメモリの構成を示すブロック図であ
る。
【図４７】図２のメモリの構成を示すブロック図であ
る。
【図４８】図２のメモリの構成を示すブロック図であ
る。
【図４９】同報パケットを組込んだ幾つかの伝送パケッ
ト・リンクを示すブロック図である。
【図５０】図６のスタティック・メモリの構成を示すブ
ロック図である。
【図５１】図６のスタティック・メモリの構成を示すブ
ロック図である。
【図５２】メモリに対するデータ・パケットの受取りと
動作のカットスルーモードにおけるデータ・パケットの
送出とのための図２のネットワーク・スイッチの全体動
作を示すフロー図である。
【図５３】メモリからデータ・パケットを伝送するため
の図２のネットワーク・スイッチの全体動作を示すフロ
ー図である。
【図５４】図２のスイッチ・マネージャのハッシュ索引
動作を示すフロー図である。
【図５５】図２のメモリにおけるハッシュ・テーブル・
エントリを探索するためのハッシュ索引手順を示すフロ
ー図である。
フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ウィリアム・ジェイ・ウォーカー アメリカ合衆国テキサス州77070，ヒュー ストン，ミルズ・リバー 13154 (72)発明者 ゲイリー・ビー・コズアー アメリカ合衆国テキサス州77388，スプリ ング，フォーレスト・エルムズ・ドライブ 18406 (72)発明者 デール・ジェイ・メイヤー アメリカ合衆国テキサス州77070，ヒュー ストン，ムーアクリーク 11819 (72)発明者 マイケル・エル・ウィットコウスキー アメリカ合衆国テキサス州77375，トムボ ール，エイヴンプレイス・ロード 16223

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 各々が統計数字情報を記憶する少なくと
    も１つの統計レジスタを含むデータ受取り伝送するため
    の複数のネットワーク・ポートと、 前記複数のネットワーク・ポートの各々に接続されたス
    イッチ・マネージャとを備え、該スイッチ・マネージャ
    は、 メモリと、 統計要求信号を検出して、これに応じて前記複数のネッ
    トワーク・ポートの少なくとも１つの前記少なくとも１
    つの統計レジスタから前記統計情報を検索し、統計情報
    を前記メモリに記憶する検索ロジックと、 前記統計情報が前記メモリに記憶された後に統計応答信
    号をアサートする応答ロジックとを含み、 前記スイッチ・マネージャに接続されたプロセッサ・バ
    スと、 前記プロセッサ・バスに接続されて、前記統計要求信号
    をアサートし、前記統計応答信号を受信し、前記統計情
    報を前記メモリから検索するプロセッサと、を備えるネ
    ットワーク・スイッチ。
  2. 【請求項２】 前記スイッチ・マネージャが統計要求レ
    ジスタを含み、該マネージャが更にセットされた時に前
    記統計要求信号を提供する統計要求ビットを含み、 前記プロセッサが、前記統計要求ビットをセットするた
    め前記統計要求レジスタに書込む、請求項１記載のネッ
    トワーク・スイッチ。
  3. 【請求項３】 前記統計要求レジスタが、前記複数のネ
    ットワーク・ポートの１つを識別するため前記プロセッ
    サによりプログラム可能であるポート番号を含み、 前記検索ロジックが、前記ポート番号により識別される
    前記複数のネットワーク・ポートの前記１つから前記統
    計情報を検索する、請求項２記載のネットワーク・スイ
    ッチ。
  4. 【請求項４】 前記複数のネットワーク・ポートの各々
    が、それぞれ対応するレジスタ番号を持つ複数の統計レ
    ジスタを含み、 前記統計要求レジスタが前記プロセッサによりプログラ
    ム可能なレジスタ番号を含み、 前記検索ロジックが、前記統計要求レジスタの前記レジ
    スタ番号により識別される前記複数の統計レジスタの１
    つから前記統計情報を検索する、請求項３記載のネット
    ワーク・スイッチ。
  5. 【請求項５】 前記統計要求レジスタが更に、統計レジ
    スタの番号を指定するため前記プロセッサによりプログ
    ラム可能であるカウントを更に含み、 前記検索ロジックが、前記統計要求レジスタの前記レジ
    スタ番号に対応する統計レジスタで始まる前記カウント
    により指定される前記複数の統計レジスタの連続番号か
    ら前記統計情報を検索する、請求項４記載のネットワー
    ク・スイッチ。
  6. 【請求項６】 前記プロセッサ・バスが割込み信号を含
    み、 前記応答ロジックが、前記統計応答信号を表わす実行可
    能ビットを含む割込みレジスタを含み、ここで前記応答
    ロジックが、前記実行可能ビットをセットして前記割込
    み信号をアサートすることにより前記統計応答信号をア
    サートする、請求項１記載のネットワーク・スイッチ。
  7. 【請求項７】 前記応答ロジックが、前記統計応答信号
    を表わす実行可能ビットを含むポーリング・レジスタを
    含み、ここで前記応答ロジックが、前記ポーリング・レ
    ジスタにおける前記実行可能ビットをセットすることに
    より前記統計応答信号をアサートし、 前記プロセッサが、前記実行可能ビットの状態を決定す
    るため前記ポーリング・レジスタを周期的にポーリング
    する、請求項１記載のネットワーク・スイッチ。
  8. 【請求項８】 前記統計要求信号をアサートし、前記統
    計応答信号を検出し、前記統計情報を前記メモリから検
    索するように前記プロセッサに指令するため、前記プロ
    セッサにより実行されるソフトウエアを記憶するメモリ
    を更に備える、請求項１記載のネットワーク・スイッ
    チ。
  9. 【請求項９】 前記複数のネットワーク・ポートの各々
    が、 前記少なくとも１つの統計レジスタに接続されたネット
    ワーク・インターフェースと、 前記少なくとも１つの統計レジスタに接続されたプロセ
    ッサ・ポート・インターフェースとを含み、 前記複数のネットワーク・ポートの各々の前記プロセッ
    サ・ポート・インターフェースに接続されたポート・イ
    ンターフェース・バスを更に備え、 前記スイッチ・マネージャが、前記ポート・インターフ
    ェース・バスと前記プロセッサ・バスとに接続されたプ
    ロセッサ・インターフェースを含む、請求項１記載のネ
    ットワーク・スイッチ。
  10. 【請求項１０】 前記複数のネットワーク・ポートの各
    々が、 前記ネットワーク・インターフェースに接続された少な
    くとも１つの受信バッファと、 前記ネットワーク・インターフェースに接続された少な
    くとも１つの送信バッファと、 前記受信バッファと前記送信バッファとに接続されたデ
    ータ・バス・インターフェースとを含み、 前記複数のネットワーク・ポートの各々の前記データ・
    バス・インターフェースに接続されたデータ・バスを更
    に備え、 前記スイッチ・マネージャが、前記データ・バスに接続
    されたデータ・バス・インターフェースを含む、請求項
    ９記載のネットワーク・スイッチ。
  11. 【請求項１１】 前記複数のネットワーク・ポートの各
    々がイーサネット・ポートであり、前記統計情報がイー
    サネットの統計情報を含む、請求項１記載のネットワー
    ク・スイッチ。
  12. 【請求項１２】 各々が、ネットワーク・インターフェ
    ースと、データ・バス・インターフェースとプロセッサ
    ・ポート・インターフェースとを含む、データを受取り
    伝送するための複数のネットワーク・ポートと、 前記ネットワーク・インターフェースと前記プロセッサ
    ・インターフェースとに接続されて統計情報とコンフィ
    ギュレーション情報とを集める複数の統計レジスタと、 前記複数のネットワーク・ポートの各々の前記データ・
    バス・インターフェースに接続されたデータ・バスと、 前記複数のネットワーク・ポートの各々の前記プロセッ
    サ・ポート・インターフェースに接続されたポート・イ
    ンターフェース・バスと、 プロセッサ・バスと、 前記データ・バスと前記プロセッサ・バスと前記ポート
    ・インターフェース・バスとに接続されて、前記複数の
    ネットワーク・ポートの各々間のデータの流れを制御
    し、かつ統計情報とコンフィギュレーション情報とを集
    めるスイッチ・マネージャと、を備え、該スイッチ・マ
    ネージャが、 前記複数のネットワーク・ポートの１つを識別するプロ
    グラム可能ポート番号を含む統計要求レジスタと、統計
    情報とコンフィギュレーション情報とを記憶する統計バ
    ッファと、前記統計バッファに記憶された前記統計情報
    と前記コンフィギュレーション情報とを表わす実行可能
    ビットを含む完了レジスタとを含むメモリと、 前記メモリに接続されてプログラムされる前記統計レジ
    スタを検出し、これに応じて、前記プログラム可能ポー
    ト番号により識別されるネットワーク・ポートの前記複
    数の統計レジスタから統計情報とコンフィギュレーショ
    ン情報とを検索し、前記統計バッファに検索された統計
    情報とコンフィギュレーション情報とを記憶する検索ロ
    ジックと、 前記メモリに接続されて、統計情報とコンフィギュレー
    ション情報とが前記統計バッファに記憶された後に前記
    実行可能ビットをセットする応答ロジックと、を含み、 前記プロセッサ・バスに接続されて、前記統計要求レジ
    スタをプログラミングし、セットされる前記使用可能ビ
    ットを検出し、前記統計バッファから統計情報とコンフ
    ィギュレーション情報とを検索するプロセッサ、を備え
    るネットワーク・スイッチ。
  13. 【請求項１３】 前記統計要求レジスタが更に、前記プ
    ロセッサによりプログラム可能なレジスタ番号を含み、 前記検索ロジックが、前記統計要求レジスタの前記レジ
    スタ番号により識別される前記複数の統計レジスタの１
    つから統計情報とコンフィギュレーション情報とを検索
    する、請求項１２記載のネットワーク・スイッチ。
  14. 【請求項１４】 前記統計要求レジスタが更に、統計レ
    ジスタ数を指定するカウントを含み、 前記検索ロジックが、前記統計要求レジスタの前記レジ
    スタ番号に対応する統計レジスタで始まる前記カウント
    により指定される前記複数の統計レジスタ数から統計情
    報とコンフィギュレーション情報とを検索する、請求項
    １３記載のネットワーク・スイッチ。
  15. 【請求項１５】 前記プロセッサ・バスが割込み信号を
    含み、 統計情報とコンフィギュレーション情報とが前記統計バ
    ッファに記憶された後に、前記応答ロジックが更に前記
    割込み信号をアサートする、請求項１２記載のネットワ
    ーク・スイッチ。
  16. 【請求項１６】 前記プロセッサが、前記実行可能ビッ
    トの状態を検出するため前記完了レジスタを周期的にポ
    ーリングする、請求項１２記載のネットワーク・スイッ
    チ。
  17. 【請求項１７】 前記プロセッサが、設定される前記実
    行可能ビットに応答してバースト・サイクルを実行し、
    前記メモリから統計情報とコンフィギュレーション情報
    とを検索する、請求項１２記載のネットワーク・スイッ
    チ。
  18. 【請求項１８】 各々がデータ・パケットを送出し受取
    る少なくとも１つのデータ装置を含む複数のネットワー
    クと、 前記複数のネットワークに接続されて、前記データ・パ
    ケットを転送するネットワーク・スイッチとを備え、該
    ネットワーク・スイッチが各々が統計情報を記憶するた
    めの複数の統計レジスタを含む複数のネットワーク・ポ
    ートと、 前記複数のネットワーク・ポートの各々に接続されたス
    イッチ・マネージャとを含み、該スイッチ・マネージャ
    がメモリと、統計要求信号を検出し、これに応答して、
    前記複数のネットワーク・ポートの少なくとも１つの前
    記複数の統計レジスタの少なくとも１つから前記統計情
    報を検索し、検索された統計情報を前記メモリに記憶す
    る検索ロジックと、前記統計情報が前記メモリに記憶さ
    れた後に統計応答信号をアサートする応答ロジックとを
    含み、 前記ネットワーク・スイッチが、 前記スイッチ・マネージャに接続されたプロセッサ・バ
    スと、 前記プロセッサ・バスに接続されて、前記統計要求信号
    をアサートし、前記統計応答信号を受取り、前記統計情
    報を前記メモリから検索するプロセッサとを含むネット
    ワーク・システム。
  19. 【請求項１９】 前記メモリが、前記複数のネットワー
    ク・ポートの１つを識別するプログラム可能ポートと、
    前記複数のネットワーク・ポートの前記１つにおける前
    記複数の統計レジスタの前記各々の１つに対応するプロ
    グラム可能レジスタ番号と、統計レジスタ数を指定する
    プログラム可能カウントとを含む統計要求レジスタを含
    み、 前記プロセッサが、前記統計要求信号をアサートするよ
    うに前記統計要求レジスタをプログラミングし、 前記検索ロジックが、これに応答して、前記プログラム
    可能ポート番号により識別されるネットワーク・ポート
    の前記プログラム可能レジスタ番号により識別される統
    計レジスタで始まる前記カウントと等しい前記複数の統
    計レジスタ数から統計情報を検索する、請求項１８記載
    のネットワーク・スイッチ。
  20. 【請求項２０】 前記メモリが更に、前記メモリに記憶
    された統計情報を表わす実行可能ビットを含む完了レジ
    スタを含む請求項１９記載のネットワーク・スイッチ。
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