JP4837737B2 - 分配されたアナログリソースを伴うシステム - Google Patents

Description

本発明は、少なくとも２つのアナログネットワーク部とデジタルネットワーク部を含むシステムに関する。更に、本発明は、該システムを制御し管理する方法に関する。

ますます多くの消費者デバイスが、ワイヤレスインタフェースを備えている。単体のデバイス内の様々なワイヤレスインターフェースの数は伸びている。コストのプレッシャにより、例えば、単体のパッケージで若しくは単体のチップで、多数のワイヤレススタンダードの実装が求められる。アナログ／ＲＦフロントエンドデザイナは、ソフトウエア再構成可能無線若しくはソフトウエア定義無線を得ようとするのであり、それらは相当量のフロントエンド構築ブロックをシェアする。しかしながら、シェアする際、これらのブロックは調整可能でなければならず、及び／又はプログラム可能でなければならず、それゆえにコントロール信号の量は増大する。更に、より進んだ技術（１３０−ｎｍ、９０−ｎｍ、・・・）の利用は、製作された設計の信頼性を低下させる。あまりに大きい設計マージン（及び、それに付随するコスト）を避けるために、デジタル補償技術は、アナログの欠陥を補償するための必須事項となる。更に、これらの技術では、フロントエンドのプログラム可能性及び可観測性が要求され、しかも、より多くのコントロールピン（コントロールとモニタリング）が要求される。

柔軟性のあるフロントエンド設計では、ますます増大するコントロールピンが特徴となる。デジタル補償技術が利用されるので、単体の標準的なフロントエンドはより多くのコントロールピンに直面し得る。複数の標準的なフロントエンドに対しては、柔軟性によりコントロール機能の増加が要求される。結果として、コントロールピンの量は非常に増加している。

現行のフロントエンド設計は、ある程度しかモニタし操縦する機能を示さないので、相互連結スキームのための先端技術ソリューションは、ポイントツーポイント即ちバスベーストポロジ及び平易なデジタルソリューションに依存している。しかしながら、これらのアプローチは、アナログ／ＲＦ設計の状況では、重大な不利益を有する。

本質的にポイントツーポイントトポロジは、少なくともアナログ設計内のコントロールポイントに合わせて線形状に増減する。デジタル実装される際、それらは、コントロールポイント当たりのコントロールビットに合わせても線形状に増減する。このことにより、重大なルーティングのオーバーヘッド、並びに設計及び検証コストが導入されてしまう。先端技術ソリューションにより、３つの主たる問題が生じる。

第１の問題は、チップ上の個々のアナログブロックに対するコントロールピンのポイントツーポイントルーティングに関する。このアプローチの主たる欠点は、拡張可能性に欠けることである。コントロールビットを増やすと、モジュール当たりの、場合によってはチップのＩ／Ｏパッド内の、フロアプラン、ルーティング、接続における変更を求められることになる。

第２の問題は、デジタルネットワーク（Ｎｏｃ）ソリューション（層３）が複雑すぎることにある。デジタルバスソリューション（層２）は通常平行バスを要求するのであり、アナログ／ＲＦチップ上のクロストーク要求を考慮しない。バスベースソリューションはルーティングエリア内の大きいオーバーヘッドとコントロールロジックを搭載している。更に、平行バスには高いクロストークポテンシャルがあり、シングルビットラインよりもシールドすることが困難である。更に、フロントエンドの場面での特定の要求（遅い対速い、短い対長い命令ワード、種々の受信ノードに対するブロードキャスト／マルチキャスト）に対して、バスプロトコルが必ずしも為されるわけではない。

第３の問題は、平易なデジタル信号伝達の利用が考慮され得ることである。よりよい選択肢は、例えば、差分及び低電圧信号伝達（例えば、低電圧差分信号伝達（ＬＶＤＳ））を利用することである。

それゆえに、柔軟性のあるフロントエンドは、反応の、ソフトウエア再構成可能の、ソフトウエア定義の、若しくは認識の無線の状況で、必要不可欠である。信頼性のある、エネルギ効率のよい、高品質の操作を保証するために、全てのフロントエンドリソースを制御可能にして観察可能にすることが、不可欠の特徴である。

特許文献１は、フロント再構成を伴うトランシーバに関する。記載された相互連結スキームは、操縦及びモニタリングの両方の目的のために、アナログ／ＲＦチップ上のリソースに対して、本質的なデジタルコントローラをアクセスすることを促進する。
欧州特許出願１３５１４０３−Ａ２

発明の目的
本発明は、改良されたコントロール可能性及び観察可能性を備えるフロントエンド設計を提供することを目的とする。

発明の概要
本発明は、少なくとも第１と第２の本質的なアナログ部と本質的なデジタル部を含むシステムに関する。第１と第２のアナログ部は、単向性回路ネットワークの一部を形成する。更にシステムは、
・デジタル部と第１のアナログ部の間に設定された第１の通信手段と、
・少なくとも第１と第２のアナログ部の間に設定された第２の通信手段と
を含み、
第１と第２の通信手段が、デジタル部と第２のアナログ部との間で通信を設定するように構成され、第１又は第２の通信手段に渡って通信されるパケットがアナログ部のいずれかにとって関心事であるか否かを判断するように、第１と第２の通信手段が構成される。

好適な実施形態では、第１と第２の通信手段の各々が、通信手段に連結される個々の回路に対するインタフェース回路を含む。

特定の実施形態では、アナログ部及び第２の通信手段が、一つのチップ上にある。一方で、それらは、単体の集積回路内に、又は単体のパッケージ内に実装される。

第１と第２の通信手段がデジタルであってもよい。

システムは、第１と第２の通信手段によりガイドされ、アナログ部をコントロールしモニタする情報フローを設けるように設定されてもよい。アナログ部がアナログＲＦフロントエンドの一部であってもよい。

好適な実施形態では、ＲＦ機能の干渉が最小となるように第１と第２の通信手段に渡る通信のためのパラメータが選択される。通信のためのパラメータが、（周波数、信号振幅、パケット長、パケットフォーマット）を含むパラメータのグループから選択されるのが好ましい。

別の好適な実施形態では、デジタル部がベースバンドプロセッサの一部である。一方、ベースバンドプロセッサがシステムの残部としての同じ集積回路内に実装されてもよい。また、ベースバンドプロセッサがシステムの残部としての同じパッケージ内に実装されてもよい。

好適な実施形態では、デジタル部が経験マネジャの質を備える。

第１と第２の通信手段に渡る通信が差動であることが好ましい。第１と第２の通信手段が低電圧差動信号伝達をなすように構成されていることが好ましい。

別の好適な実施形態では、第１の又は第２の通信手段が単向性である。通信が１ビット通信であってもよい。

特定の実施形態では、パケット長が、通信の少なくとも２つの速度に調整可能である。

更なる実施形態では、システムが、第１と第２のアナログ部を共に単向性の回路ネットワークに形成するように構成された、複数の付加のアナログ部を、更に含む。

本発明は更に、前述のシステムを第１のサブシステムとし、また前述のシステムを第２のサブシステムとし、上記第１と上記第２のサブシステムと、上記第１と上記第２のサブシステムと連結する付加のデジタル部とを含むシステムにも関する。

別の形態では、本発明は、前述のシステム内で情報フローをコントロールする方法であって、
・アナログ部の少なくとも一つのための構成情報を受信するステップと、
・デジタル部内に構成情報を設けるステップと、
・単向性回路ネットワークに渡って設けられた構成情報を送信するステップと
を含む方法に関する。

構成情報がパケットフォーマット情報を含むのが好ましい。

更なる形態では、本発明は、前述のシステムを管理する方法であって、
・単向性回路ネットワークに渡るデジタル部により、アナログ部の少なくとも一つのステータス情報に対する要求を送信するステップと、
・少なくとも一つのアナログ部で要求を受信するステップと、
・デジタル部にステータス情報を与えるステップと
を含む方法に関する。
デジタル部が経験マネジャの質を備えるのが好ましい。特定の形態では、本発明は、経験の質管理のためのこの方法の利用に関する。

本発明は、操作及びモニタリングの目的のために、（概してトランシーバソリューションを形成し得る）アナログ／ＲＦリソースの分散集合をデジタルコントロールユニットにリンクする、本質的なデジタル相互連結スキームを伴うＲＦ、アナログ又は混合信号の通信フロントエンドシステムに関する。一般的なアナログ若しくは混合信号のデータパスの他にも、コントロール及び管理目的のための第２の相互連結も、本来的に確立する。

提案ソリューションは、アナログ／ＲＦチップ上に集積されるように特別に設計された実装容易な拡張性のあるネットワークオンチップの完全なアーキテクチャを記載する（図１参照）。このアーキテクチャの詳細及び実装は、後で記す。ソリューションは、同様に実装されるオフチップのネットワークに拡張される。この場合、（オンチップ、オフチップの）２つの独立のネットワークを連結するブリッジ機能が必要とされる。更に、オンチップのネットワークを複数のネットワークセグメントに分割することも、可能である。この場合、ネットワークセグメントもブリッジにより連結される。

一般的なアーキテクチャのコンセプトは、アナログチップ上に実装マネジャとネットワークを導入する。ネットワークは、チップ上の、実装マネジャと好ましくは少なくとも２つの分散型アナログ／ＲＦブロックとの間で情報を交換することを処理する。アーキテクチャのコンセプトは、オン及びオフチップの通信ネットワーク、論理パケットベース通信スキーム、及びノードアーキテクチャを含み、マスターノードとスレーブノードとの間で区別が為される。

シングルネットワークセグメント
閉じられたリング構造は、シングルネットワークセグメントにとって重要である（図２参照）。この構造の利用により、層３のネットワーキングの複雑さを除去することが可能となる。更に、明瞭な送信／受信エンドを利用すれば、媒体を厳密に群かつすることが可能となる。

情報は単向性で移動する。閉じられたリング構造により個々のノードが他のあらゆるノードから到達可能となる。しかしながら、ブリッジが通信を開始することが主たるモードである。それゆえに、リングはブリッジにて論理的に中断する。“ブリッジ”と“マスターノード”という用語は同義語である。スレーブノードをノードとも称する。マスターノードは主たるシグナル伝達フォーマットを決定し、必要であればクロックを提供するのに利用される。マスターノードは、別のネットワークセグメント、若しくはオフチップネットワークへの唯一の連結である。

操作原理
通信ネットワークアーキテクチャは、リングトポロジ（単向性環状トポロジ）に基づいて提示される。ネットワークは、ブリッジを介して相互にリンクするセグメントに、再分割される。シングルセグメント内の通信は単向性である。リングトポロジにより、ブリッジは同じパスを再利用してノードから情報を受信するだけでなく、ノードへ情報を通過することができる。

閉じられたリング構造は重要である。この構造に利用により、層３のネットワーキングの複雑さを除去することが可能となる。更に、明瞭な送信／受信エンドを利用すれば、媒体を厳密に群かつすることが可能となる。

情報は単向性で移動する。閉じられたリング構造により個々のノードが他のあらゆるノードから到達可能となる。しかしながら、ブリッジが通信を開始することが主たるモードである。それゆえに、リングはブリッジにて論理的に中断する。

マスターノードは主たるシグナル伝達フォーマットを決定し、必要であればクロックを提供するのに利用される。マスターノードは、別のネットワークセグメント、若しくはオフチップネットワークへの唯一の連結である。

多重ネットワークセグメントへの拡張
シングルネットワークセグメントアーキテクチャの複数のインスタンス化を含み、更にそれらをリンクするブリッジング機能を含むネットワークは、リングトポロジの率直な拡張である（図３）。この場合、ブリッジング機能は、２つの独立のネットワーク（オンチップ、オフチップ）を連結するのに必要とされる。更に、オンチップネットワークを複数のネットワークセグメントに分割することも可能である。またこの場合、複数のネットワークセグメントがブリッジにより連結される（図４）。

第１の例は、複数のフロントエンドチェーンを同じチップ上に配置するものである。第２の例は、オンチップネットワークとオフチップネットワークの間のリンクに関する。この場合、ブリッジはチップをプリントされた回路基板に連結する。

リングトポロジに基づくシングルネットワークセグメントは、例えば、バスやポイントツーマルチポイントセグメントなどの、従来のネットワークセグメントを介して、組み立てられる。これは、シングル回路ネットワークセグメントアーキテクチャの修正を何ら要求するものではない。

物理相互連結に関する考慮
ノード間の相互連結は、通信分野で周知の物理通信スキームを全て利用できる。特に、バスベースのパラレル通信及びシリアル通信が参照されるが、それらに限定されるものではない。

特にアナログ／ＲＦ送信は、ノード間の連結に渡っては（例えば、低クロストーク）アナログフレンドリな信号伝達を利用することが重要である。

シリアル通信スキームは、ペイロードの量が変化してもトポロジ変更を要求しない（例えば、バス幅の増加がない）のだから、特に興味深いものである。その代わりとして、より高いスループットは、より高いクロック周波数、又はより大きい周波数パケット送信に換えられる。この故に、シリアル通信スキームが選ばれてもよい。

一般的なアナログ／ＲＦトランシーバコントロールに対して要求された通信スループット及び待ち時間を調査すると、約１２０ＭＨｚのクロック周波数はＩＥＥＥ８０２．１１−準拠ＷＬＡＮ設計にとって十分であることが明らかとなる。この適切な低周波数は、低コスト実装を可能にし、更に同じ範囲でこの周波数を容易に調整し得るだけでなく、アナログ／ＰＦデータパスに対して騒々しい拍車を形成することを防ぐ。後者の特徴は、この意味において根本的に重要であり、純粋なデジタルの観点ではあまり意味のない問題である。

オンチップの差分信号伝達が利用される。基板上では、これはアナログ設計と高速デジタル設計との両方にとって標準的技術である。しかしながら、バス等に対して通常利用されていない。自らを補償する釣り合いの取れたクロストーク信号であることが利点である。更に、より低いデジタル信号レベルが利用され、例えば、特に、オンチップのＬＶＤＳの利用が好ましい。ＬＶＤＳは、基板上では通常オフチップで利用される。ＬＶＤＳは、小電圧信号（及び差分）で動作する混合信号ソリューションである。このことは、１３０−ｎｍ技術に対しては、例えば、１．２Ｖではなく３００−４００ｍＶであることを意味する。ドライバ及びレシーバは、ドリフトに対する抵抗を可能にするビルトインＤＣオフセット補償を有する。

ＬＶＤＳの更なる利点は、低電圧信号及び電流モードオペレーションによる停電力消費である。オフチップのＬＶＤＳとオンチップのＬＶＤＳの間の差は、オンチップの相当に低いキャパシタンス駆動に対する設計が可能であることである。このゆえに、現存のＬＶＤＳソリューションのみサイズ変更せねばならないが、このことによりアプローチは安く維持される。サイズ変更のバージョンも、オフチップバージョンよりも利用する電力が少ない。

ノードに関しては、アーキテクチャ及び機能の差異は２つのタイプのノード間で生じる。マスターノードとスレーブノードである。

マスターノードのアーキテクチャ
マスターノードは、オフチップＩ／Ｏインタフェース（ｍｏｄｒｘｏｆｆ、ｍｏｄｔｘｏｆｆ）、オンチップＩ／Ｏインタフェース（ｍｏｄｒｘｏｎ、ｍｏｄｔｘｏｎ）、及びブリッジモジュール（ｍｏｄｂｒｉｄｇｅ）（図５）から成る。

以下、機能を記載する。Ｉ／Ｏインタフェースは、物理通信インタフェースを抽出する。シリアル１ビットプリトコル及びデジタルＣＭＯＳレベルが利用されているので、ブロックはトランスペアレントとなり得る。一方で、これらブロックは、差分の、低電圧／ＣＭＯＳレベルのコンバージョン機能を含んでもよい。ブリッジは以下の機能を為し得る。

−追跡シンクビットの待ち、遅／速フラグの検索、読／書フラグの検索、アドレス検索（シリアルツーパラレルコンバージョン）、ペイロード検索（シリアルツーパラレルコンバージョン）などを含むパケット構造の、シリアルの読み及び解釈。
−トランスペアレントのプロパゲーション更にクロックサイクル（ＮｕｍＡｄｄＣｌｋ）を含む、オンチップサイドに到来するオフチップパケットのプロパゲーション。
−（ループバックを介して）オフチップサイドに到来するオンチップパケットのプロパゲーション。
−受信パラメータのアドレスマッチング及び格納を含む、それ自身のアドレスのためのアドレスマッチング（認識されたアドレス参照）。

コントロール問題を論じる。マスターノードは外部提供のクロック及びリセット信号のためのエントリポイントでもある。特定の実装では、３つの信号がオフチップインタフェースを介して与えられ得る。チップイネーブル（ＮｏｃＣＥ）、クロック信号（ＮｏｃＣＬＫ）及び非同期リセット信号（ＮｏｃＲＳＴ）である。認識されたアドレスに関して、以下の点が留意されるべきである。オンチップのクロック伝搬遅延を補償するためにパケットに添付される付加のクロックサイクルの量は、プログラム可能とされる。マスターノードは特定のアドレスを認識するが、それを介して付加のクロックサイクル数（ＮｕｍＡｄｄＣｌｋ）がプログラムされ得る。

スレーブノードのアーキテクチャ
スレーブノードは、図６に示すように、インプットインタフェース（ｍｏｄｒｘ）、アウトプットインタフェース（ｍｏｄｔｘ）、ＭＡＣ機能（ｍｏｄｍａｃ）、及び、アナログブロック（ｍｏｄｂｉｔｄｅｃ、ｍｏｄｂｕｆｓｔｇ）と連結する特定機能からなる。

機能の記述を考慮すると、Ｉ／Ｏブロックが、マスターノードのオンチップインタフェース（ｍｏｄｒｘｏｎ、ｍｏｄｔｘｏｎ）に関して同じ機能を有することに留意される。ＭＡＣブロックは、マスターノード内と同じパケット識別及び伝搬機能を実施する。検索フラグ、アドレス及びペイロード情報は、ビットデコーダ（ｍｏｄｂｉｔｄｅｃ）に通される。ビットデコーダは、プログラムされたアドレスのセットと適合するアドレスを実施し、ペイロード内のビットのアナログコントロールピンへのマッピングを実施する。それは更に、リセット時の全ての初期値及び現在値を保持するための格納レジスタファイルを含む。バッファステージは、アナログブロックに向かってルート付けされた個別のデジタルコントロールピンへのレジスタファイルアウトプットのバッファリングを実施する。

ノードインタフェースに関する詳細図
この最初の図を拡張して、特定の混合信号インタフェースが、デジタルブロックとアナログブロックの間に加えられ得る。更に、一般的な物理レシーバ及び物理ドライバとしてｍｏｄｒｘとｍｏｄｔｘを挙げることができる。これらのブロックが、例えばＣＯＭＳ論理電圧レベルから他の適切な信号伝達フォーマットへ相互連結（例えば、ＬＶＤＳ）に対して適合する信号フォーマット変換をも組み込むことを、このことは意味する。

論理ＭＡＣ機能
論理ＭＡＣ機能が、単純なデジタルＣＭＯＳ内に実装され得る。この部分は、論理パックベース通信スキームと組み合わせて２つの機能を有し、該論理パックベース通信スキームはネットワークセグメント上の情報を運ぶ。
（ａ）受信（ｒｅｃｅｉｖｅ）：その機能は、特定ノードに対して意図されたパケットを識別することである。この場合、パケット情報が検索され、混合信号インタフェースに通信される。
アドレスがノードアドレスに適合すると、情報がパケットから取得されて処理される。アドレスが適合しないならば、次のノードに移動するようにパケットが物理送信部に伝搬される。ブリッジにより送信されたパケットがブリッジに変更無く戻ると、パケットに関して反応したノードは無かった、ということを意味する。パケットはノードにより正確には処理されなかったのであり、例えばエラーの信号を出し転送を再試行することができる、ということを、ブリッジは把握する。ブリッジに到達し若しくはレシーバアドレスとしてブリッジを有する、ブリッジにより送信されたパケットは、リングを外される。
（ｂ）送信（ｔｒａｎｓｍｉｔ）：２つのモードが予想され得る。ノードがパーマネントクロックを有するならば、それ自身送信を始動し得る。この場合、ノードは物理受信エンドの活動をモニタし得る。活動が見出されないならば、ノードはそれ自身パケットを作成できそれを物理送信エンドに配置できる。ノードが自動クロックでないならば、ノードは物理受信エンドにより設けられるクロックを要求する。この場合、特定ノード内のＭＡＣを始動して情報を送信する特定パケットを生成することは、オンチップブリッジの責務である。この場合、ＭＡＣは到来パケットからアドレスを導出し、該アドレスがノードアドレスに適合しないならば、パケットは引き留められ更には通されない。その代わりに、新たなパケットが構築され、例えばアナログブロックから取得されたローカルノード情報がこのパケット内に設定され、該パケットが送信エンドに送られる。この場合、このパケットのターゲットアドレスは通常ブリッジである。従って、（閉じたリングが利用されているので）ブリッジはこの情報を受信できる。

例
例として、オンチップの一つのネットワークセグメントとオフチップの一つのネットワークセグメントを伴うネットワークを想定できる。両方のセグメントは、ブリッジとして機能するマスターノードを介して連絡する。オンチップセグメントは、マスターノードと５つのスレーブノードを含む。オフチップセグメントは、少なくともマスターノードとプログラミングノードを含む。

論理パケットベース通信スキーム
シリアル通信スキームは、同期、コントロール、及びデータペイロード情報の両方をカバーする全ての情報を順序付けるパケット構造を定義する必要がある。
データ通信：ビットシリアル（１ビット）シリアル通信がノード間で想定される。個々のコードは１ビットインプット及び１ビットアウトプットポートを有する。
スレーブノードとマスターノード間の信号伝達及び同期：クロック信号は、通信バス上でパケットと共に伝搬され得る。この場合、モジュールはクロック無しで作動し得るが、ＰＬＬが必要である。この場合、個々のノードは、小さいデジタルＰＬＬが例えばマンチェスタ符号デジタル信号伝達を回復することを、要求する。２つの問題が考慮されるべきである。最初に、一定のクロックを全てのモジュールに伝搬するために、このクロックは中心でイネーブル／ディスエーブルすることができ、クロックゲート操作を可能とする。次に、リング上で活動がないならばモジュールは動作しない、という事実に依存することである。
全てのクロックパルスは、この場合のマスタ（ブリッジ）により与えられねばならない。また、例えば、ノード内の遅延処理のためのクロックパルスは、バスから生じなければならない。ブリッジは、クロックパルスの量を増加させ完全なリング内の全ての処理要求をカバーする。

多重パケットタイプのためのサポート
遅延及びスループットの要求は様々であるから、遅く且つ速いタイプを有することが望ましい。例えば、自動ゲインコントロールのためにゲイン設定を調整するとき、パラメータに関する速い調整が要求される。同様に、特定のパラメータに対して同時に全てのパラメータビットを設定することが望ましい。即ち、パケットペイロードの長さは、パラメータの最大長さ（例えば、１５若しくは１６ビットのＰＬＬプログラミングパラメータ）により決定されるべきである。一方、全てのパラメータが、速いプログラミングの、若しくはそのように長いワード長を要求するものではない。２つのタイプのパケットを伴うスキームを選ぶことができ、即ち、簡素なコントロール即ち短いコントロールワードのための遅い（Ｓ）パケットと、完全なコントロールワードのための速い（Ｆ）パケットの、２つのタイプである。２つのパケットタイプの選択は、概略、バス上のエネルギ消費と活動を減少させる。このスキームは、利用パターン及び実際の設計制約に依存して、パケットタイプのより多くの様々な組合せに拡張され得る。クロックはリングを通過すると想定される。このことにより、個々のノードは一つのクロックインプットと一つのクロックアウトプットを有する。クロックは伝搬される。全てのノードを周知の状態にリセットするために、非同期のリセットが想定される。リセットも全てのノードを介して伝搬される。個々のノードは一つのリセットインプットと一つのリセットアウトプットを有する。

ルート付けに対する肯定的結果と、ルート付けのための設計コスト
データ、同期、及びコントロール情報の全部のための伝搬の結果利用により、ノード間のルート付けチャネルを利用できる。個々のノードは、データ、クロック、及びリセットの各々に対して、３つのインプットピンと３つのアウトプットピンを有する。ルート付けチャネルを利用することで、ルート付けの努力が大いに簡素化する。ノード毎に制御するためのビット数、周波数を制御するためのビット数、若しくはノード数が、変化しても、これらのチャネルは調整される必要がない、ということに留意されるべきである。

パケット構造のための例
パケットは、同期、コントロール、及びペイロード情報から成る。

パケット内の個々のフィールドに対して、機能及びサイズは以下の表２で定義される。

表３は、遅いバージョン及び速いバージョンの単体のパケットに対して、取得されるサイズ及び間隔を示す。

十分な付加のクロックパルス量を決定する。：要求される深野クロックパルスの数は、セグメント内のノードの量とノード毎の遅延に依存する。ノード毎の遅延は、ノードのインプットステージとアウトプットステージの間で取り込まれてしまう処理遅延である。この遅延の通常の値は、３クロックサイクルである。スレーブノードの数は５である。これゆえに、適切に動作するために全てのスレーブノードが十分なクロックサイクルを受けることを保証するには、少なくとも５×３＝１５クロックサイクルが、マスターノードに添付される必要がある。

ネットワークパスに沿うクロック伝搬に対して、２つの解決策が想定され得る。第一のものは既に記した。第二のものは、個々のノードでクロック伝搬遅延とデータ伝搬遅延
とのバランスを取ることである。第一の解決策では、時間に関するクロックアクティビティプロファイルは三角形状に増加し、Ｎ個のノードにおいて、Ｎ×（Ｎ／２）×（ノード毎の伝搬遅延）×（ノイズ密度）に比例して、ノイズエネルギを統合して生成する。伝搬遅延及びノード数に依存して、ノイズエネルギ密度ピークは、Ｎ×（ノイズ密度）にまで達し得る。第二の解決策は、統合されたノイズエネルギを、Ｎ×（ノード毎の伝搬遅延）×ノイズ密度にまで、減少させる。パケット送信毎の全体のノイズエネルギが減少することで、アナログ／ＲＦ回路の動作を干渉することが無くなり、これゆえによりよいパフォーマンスが得られる。

書き込みモードの個々のノード内の単体構成のローカルストレージに対する、前述の解決策の変形例は、少なくとも２つのその構成を格納するように拡張することである。このことにより、重大でない時期（即ち、アイドルタイム、アナログ／ＲＦ回路の動作期間でない時期）でのプログラミング、及び、個別の構成ビットを全て含むわけではない簡素なコマンド命令（例えば、短いパケット）を介して構成の一つを起動させることが、可能になる。この解決策は、個々のノード内に構成レジスタの複製（ｍｏｄｂｕｆｓｔｇ）を要求するのであり、更に、ノード毎の起動のための専用パケット命令、ノードのグループの起動のための専用パケット命令、全てのノードの起動のための専用パケット命令、若しくは、ノードからノードへのクロック及びデータ信号パスによりルート付けされる専用起動ラインの利用を、要求する。この動作はクロックサポートの必要なくバッファステージ（ｍｏｄｂｕｆｓｔｇ）にて実施され得（、これゆえに、ネットワークを経由する伝搬遅延は完全に除去され）るので、専用起動ラインにより、全てのノードでの非常に高速な並行起動となる。
両方の技術（一つの起動ライン及び専用起動パケット）の組合せは特に興味深いものである。

現存のルール付けチャネル内の、信号、クロック、リセット、及び起動ライン（選択の）信号と共に、デジタル供給電圧をルート付けすることにより、コントロールネットワークのフェイルセーフ動作が保証され得る。これらチャネルのシーリングからの接地信号は、選択的に再利用され得る。そうでないならば、専用接地信号が、供給電圧信号と並行してルート付けされるべきである。この供給電圧はノード内の全てのデジタル論理（回路）に給電する。コントロールネットワークの動作に対して低電力を要求することにより、コントロールネットワーク内のエントリポイントにて単体の供給対を利用することができる。供給及び接地電圧パスは（回路トポロジ内で）閉じることもできるし閉じないこともできる。この技術により、個々のノードがチップの境界に近接するパッド対を介して給電されアナログ／混合信号ブロックのための近傍のデジタル供給と結果として分け合うというフェイルセーフ動作を、従来のアプローチに比べて改良できる。（例えば、エネルギをセーブするために）アナログ／混合信号ブロックに対する供給（給電）を故意にディスエーブルするとき、若しくは、アナログ／混合信号ブロックの機能不全（ショート、高負荷による電圧降下、オーバヒートなど）の場合、コントロールネットワークは完全な動作を維持する。

デジタルコントロールのアナログ／ＲＦチップを示す。 閉じられたリング構造、及び第２のセグメントに接続するためのブリッジを伴うネットワークセグメントを示す。 複数のシングルネットワークセグメントの組合せを示す。 複数のシングルネットワークセグメントの別の組合せを示す。 マスターノードの構成を示す。 スレーブノードの構成を示す。 コントロールネットワークの例示のインスタンス化を示す。

符号の説明

ｍｏｄｒｘｏｆｆ、ｍｏｄｔｘｏｆｆ・・・オフチップＩ／Ｏインタフェース、
ｍｏｄｒｘｏｎ、ｍｏｄｔｘｏｎ・・・オンチップＩ／Ｏインタフェース、
ｍｏｄｂｒｉｄｇｅ・・・ブリッジモジュール。

Claims (26)

1. 少なくとも第１と第２のアナログブロックを含む複数のノードを有する論理パケットベース通信スキームを実装するための単向性回路ネットワークと、
   マスターノードとして動作するように構成されたデジタルコントロールユニットと、
   上記デジタルコントロールユニットと上記第１のアナログブロックの間に設定されており、上記第１のアナログブロックと連結する第１のスレーブノードである、第１の通信手段と、
   少なくとも上記第１のアナログブロックと上記第２のアナログブロックの間に設定されており、上記第２のアナログブロックと連結する第２のスレーブノードである、第２の通信手段と
   を含み、
   上記マスターノードと上記第１と第２のスレーブノードは、上記単向性回路ネットワークに亘って、上記アナログブロックの一つを構成するためのパラメータを含む情報を含むパケットを、識別して伝播するように構成されており、
   上記第１のスレーブノードは、情報を運ぶ上記パケットが上記第１のアナログブロックにアドレス指定されているかどうか判定して、上記パラメータを上記第１のアナログブロックに送り、上記パケットが上記第１のアナログブロックにアドレス指定されていない場合には上記パケットを上記第２のアナログブロックに転送する
   ように構成されている
   フロントエンドシステム。
2. 上記第２のスレーブノードは、
   上記第１のスレーブノードにより転送される上記パケットを受けて、上記パケットが上記第２のアナログブロックにアドレス指定されているかどうか判定して、上記パラメータを上記第２のアナログブロックに送り、上記パケットが上記第２のアナログブロックにアドレス指定されていない場合には上記パケットを上記単向性回路ネットワーク上に転送するように構成されている請求項１に記載のフロントエンドシステム。
3. 上記第１と上記第２の通信手段の各々が、上記通信手段に連結される個々の回路に対するインタフェース回路を含む
   ことを特徴とする請求項１又は２に記載のフロントエンドシステム。
4. 上記の少なくとも第１と第２のアナログブロック及び上記第２の通信手段が、一つのチップ上にある
   ことを特徴とする請求項１又は２に記載のフロントエンドシステム。
5. 単体の集積回路内に実装される
   ことを特徴とする請求項１又は２に記載のフロントエンドシステム。
6. 単体のパッケージ内に実装される
   ことを特徴とする請求項１又は２に記載のフロントエンドシステム。
7. 上記第１と上記第２の通信手段がデジタルである
   ことを特徴とする請求項１乃至６のうちのいずれか一に記載のフロントエンドシステム。
8. 上記第１と第２の通信手段によりガイドされ、上記アナログブロックをコントロールしモニタする情報フローを設けるように設定される
   ことを特徴とする請求項１乃至７のうちのいずれか一に記載のフロントエンドシステム。
9. 上記の少なくとも第１と第２のアナログブロックがアナログＲＦフロントエンドの一部である
   ことを特徴とする請求項８に記載のフロントエンドシステム。
10. ＲＦ機能の干渉が最小となるように上記第１と第２の通信手段に亘る通信のためのパラメータを選択するように設定される
    ことを特徴とする請求項９に記載のフロントエンドシステム。
11. 通信のための上記パラメータが、（周波数、信号振幅、パケット長、パケットフォーマット）を含むパラメータのグループから選択される
    ことを特徴とする請求項１０に記載のフロントエンドシステム。
12. 上記デジタルコントロールユニットがベースバンドプロセッサの一部である
    ことを特徴とする請求項１乃至１１のうちのいずれか一に記載のフロントエンドシステム。
13. 上記ベースバンドプロセッサが上記システムの残部としての同じ集積回路内に実装される
    ことを特徴とする請求項１２に記載のフロントエンドシステム。
14. 上記ベースバンドプロセッサが上記システムの残部としての同じパッケージ内に実装される
    ことを特徴とする請求項１２に記載のフロントエンドシステム。
15. 上記デジタルコントロールユニットがユーザ体感品質（ＱｏＥ）マネジャを備える
    ことを特徴とする請求項１乃至１４のうちのいずれか一に記載のフロントエンドシステム。
16. 上記第１と上記第２の通信手段に渡る通信が差動である
    ことを特徴とする請求項１乃至１５のうちのいずれか一に記載のフロントエンドシステム。
17. 上記第１と上記第２の通信手段が低電圧差動信号伝達をなすように構成されている
    ことを特徴とする請求項１６に記載のフロントエンドシステム。
18. 上記第１の又は上記第２の通信手段が単向性である
    ことを特徴とする請求項１乃至１７のうちのいずれか一に記載のフロントエンドシステム。
19. 上記通信が１ビット通信である
    ことを特徴とする請求項１８に記載のフロントエンドシステム。
20. 上記パケット長が、通信の少なくとも２つの速度に調整可能である
    ことを特徴とする請求項１乃至１９のうちのいずれか一に記載のフロントエンドシステム。
21. 上記第１と上記第２のアナログブロックを共に上記単向性の回路ネットワークに形成するように構成された、複数の付加のアナログブロックを、更に含む
    ことを特徴とする請求項１乃至２０のうちのいずれか一に記載のフロントエンドシステム。
22. 請求項１乃至２１のうちのいずれか一に記載のフロントエンドシステムを第１のサブシステムとし、請求項１乃至２１のうちのいずれか一に記載のフロントエンドシステムを第２のサブシステムとし、
    上記第１のサブシステムと、上記第２のサブシステムと、上記第１と上記第２のサブシステムと連結する付加のデジタルコントロールユニットとを含む
    ことを特徴とするフロントエンドシステム。
23. 請求項１乃至２２のうちのいずれか一に記載のフロントエンドシステム内で、情報フローをコントロールする方法であって、
    ・上記アナログブロックの少なくとも一つのための構成情報を受信するステップと、
    ・上記デジタルコントロールユニット内に上記構成情報を設けるステップと、
    ・上記単向性回路ネットワークに渡って上記設けられた構成情報を送信するステップと
    を含む方法。
24. 上記構成情報がパケットフォーマット情報を含む
    ことを特徴とする請求項２３に記載のコントロールする方法。
25. 請求項１乃至２２のうちのいずれか一に記載のフロントエンドシステムを管理する方法であって、
    ・上記単向性回路ネットワークに渡る上記デジタルコントロールユニットにより、上記アナログブロックの少なくとも一つのステータス情報に対する要求を送信するステップと、
    ・上記少なくとも一つのアナログブロックで上記要求を受信するステップと、
    ・上記デジタルコントロールユニットに上記ステータス情報を与えるステップと
    を含む方法。
26. 上記デジタルコントロールユニットがユーザ体感品質（ＱｏＥ）マネジャを備える
    ことを特徴とする請求項２５に記載のフロントエンドシステムを管理する方法。

Images