JP3571003B2 - 通信装置及びｆｐｇａのコンフィグレーション方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ルータ等の通信装置に関し、特にプロセッサ等を有する共通部と拡張機能に応じて設けられる拡張部とに分かれ、内部にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ）を備えた通信装置に関する。
【０００２】
【従来の技術】
通信装置等の各種装置に組み込まれるプリント基板では、装置に要求される多くの機能を実現するために、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等の集積回路装置が使用されている。しかしながら、ＡＳＩＣの開発には３〜６ヶ月の長期日数が必要であり、激変する市場ニーズに対応して開発期間の短縮が求められる昨今では、高性能で大規模なプログラマブル・ロジック・ソリューションであるＦＰＧＡの使用が増大している。
【０００３】
ＦＰＧＡは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に記録されたプログラム（コンフィグレーションデータ）にしたがって所定の論理回路を構成するものであり、プログラムを変えることで様々な機能を実現することができる。
【０００４】
一方、近年のインターネットでは、そのインフラ（ＷＡＮ ＰＨＹ）として、ＰＯＳ（Ｐａｃｋｅｔ Ｏｖｅｒ Ｓｏｎｅｔ）、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）、Ｅｔｈｅｒｎｅｔ等の様々な伝送方式が知られている。さらには各伝送方式において、１００ＭＨｚ、１５５ＭＨｚ、６２２ＭＨｚ、１ＧＨｚ、２．４ＧＨｚ等の伝送帯域が規格化されているため、これらの伝送方式や伝送帯域に対応するためにルータ等の通信装置には多数のラインインターフェース（ラインアグリゲーション）が要求される。
【０００５】
したがって、近年の通信装置は、フォワーディング（ルーティング）処理等を行う共通部と、拡張機能に応じて設けられる拡張部とに分かれた構成が一般的であり、拡張部のみを交換することで様々なラインアグリゲーションに対応できるようにしている。具体的には、共通部はＣＰＵやメモリが搭載されたマザーボード等のプリント基板であり、拡張部はＰＯＳ、ＡＴＭあるいはＥｔｈｅｒｎｅｔ等により外部とデータを送受信するための通信用ボードである。
【０００６】
図３は従来の通信装置の構成を示すブロック図である。
【０００７】
図３に示すように、従来の通信装置は、共通部４と、送受信データの終端処理を行う複数の拡張部５とを有し、共通部４と拡張部５とがデータ伝送ラインである拡張部−共通部インターフェース６を介してそれぞれ接続された構成である。なお、図３では、ＰＯＳのＯＣ−３（１５５ＭＨｚ）、及びＦａｓｔ Ｅｔｈｅｒｎｅｔ（１００ＭＨｚ）に対応して２つの拡張部５が設けられた構成を示している。拡張部−共通部インターフェース６は複数の種類が存在し、ラインインターフェースは拡張部−共通部インターフェース６よりも多数の種類が存在する。
【０００８】
共通部４は、拡張部５と送受信するデータのフォワーディング処理等を行うネットワークプロセッサ（以下、ＮＰと称す）４１と、拡張部５とＮＰ４１間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成る複数の拡張−ＮＰインターフェース部４２と、拡張−ＮＰインターフェース部４２を所定の論理回路として動作させるためのコンフィグレーションデータが格納された複数のコンフィグレーション用ＥＥＰＲＯＭ４４と、送信用バッファ機能及び受信用バッファ機能をそれぞれ備え、拡張部と共通部間でデータを送受信する際のデータ破損防止用デバイスである複数のドライバ／レシーバ部（Ｄｒｖ／Ｒｃｖ）４３とを有する構成である。なお、拡張−ＮＰインターフェース部４２、ドライバ／レシーバ部４３、及びコンフィグレーション用ＥＥＰＲＯＭ４４は、複数の拡張部５に対応してそれぞれ設けられている。
【０００９】
また、拡張部５は、ラインインターフェースに応じて送受信されるデータを終端するラインインターフェース部５１と、共通部４とラインインターフェース間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成るライン−共通インターフェース部５４と、送信用バッファ機能及び受信用バッファ機能をそれぞれ備え、拡張部５と共通部４間でデータを送受信する際のデータ破損防止用デバイスであるドライバ／レシーバ部（Ｄｒｖ／Ｒｃｖ）５３と、ライン−共通インターフェース部５４を所定の論理回路として動作させるためのコンフィグレーションデータが格納されたコンフィグレーション用ＥＥＰＲＯＭ５２とを有する構成である。
【００１０】
このような構成において、電源投入時、共通部４では、複数のコンフィグレーション用ＥＥＰＲＯＭ４４からそれぞれに対応する拡張−ＮＰインターフェース部４２にコンフィグレーションデータがダウンロードされ、各拡張−ＮＰインターフェース部４２は、拡張部５からＮＰ４１、あるいはＮＰ４１から拡張部５にデータを転送する際に、該データを転送先のフォーマットへ変換するための変換回路として動作する。
【００１１】
一方、拡張部５では、コンフィグレーション用ＥＥＰＲＯＭ５２からライン−共通インターフェース部５４にコンフィグレーションデータがダウンロードされ、各拡張−ＮＰインターフェース部５４は、共通部４からラインインターフェース、あるいはラインインターフェースから共通部４にデータを転送する際に、該データを転送先のフォーマットへ変換するための変換回路として動作する。
【００１２】
【発明が解決しようとする課題】
上述したように、従来の通信装置では、多種類のラインインターフェースからのデータをそれぞれ終端し、共通インターフェースへの変換を行うためにインターフェースの両端にＦＰＧＡやＡＳＩＣを使用している。ラインインターフェースは複数種類存在するため、拡張部と共通部間のデータフォーマットの統一は困難である。
【００１３】
データフォーマットを変換するためには、図３で示した構成だけでなく、データフォーマットを変換するための変換回路を、共通部あるいは拡張部のいずれか一方にのみ実装する構成も考えられる。
【００１４】
しかしながら、共通部あるいは拡張部のいずれか一方にのみ変換回路を実装した場合は変換回路の回路規模が大きくなってしまうという問題がある。特に、共通部にのみ変換回路を実装した場合は、拡張部を追加する度に共通部のコンフィグレーション用ＥＥＰＲＯＭの内容を書き換えなければならないため、拡張が容易に行えないという問題が発生する。
【００１５】
したがって、従来の通信装置では、図３に示すように変換回路（回路規模が中程度）を共通部及び拡張部にそれぞれに実装していた。
【００１６】
近年、競争が激化する通信分野においては、通信装置の原価低減や低消費電力化は必須であり、回路規模や消費電力の増大あるいは拡張性の悪化は極力避けなければならない課題である。
【００１７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、性能や信頼性、あるいは拡張性を悪化させることなく回路規模を低減することが可能な通信装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するため本発明の通信装置は、プロセッサを有する共通部と、拡張機能に応じて設けられる拡張部と、
を有する通信装置であって、
前記共通部に、
前記拡張部と前記プロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成る拡張−ＮＰインターフェース部を備え、
前記拡張部に、
前記ＦＰＧＡを所定の論理回路として動作させるためのコンフィグレーションデータが格納されたコンフィグレーション用メモリを備えた構成である。
【００１９】
このとき、前記拡張−ＮＰインターフェース部は、
複数の前記拡張部に対応してそれぞれ設けられてもよく、
前記コンフィグレーションデータを伝送するための伝送ラインである拡張部−共通部インタフェースを複数の前記拡張部毎にそれぞれ有していてもよい。
【００２０】
一方、本発明のＦＰＧＡのコンフィグレーション方法は、
プロセッサを有する共通部と、
拡張機能に応じて設けられる拡張部と、
を有する通信装置の内部に備えるＦＰＧＡをコンフィグレーションするためのコンフィグレーション方法であって、
予め、前記共通部に、前記ＦＰＧＡから成る、前記拡張部と前記プロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するための拡張−ＮＰインターフェース部を備えておき、
前記拡張部を起動したら、該拡張部のラインインタフェースの種別に応じたコンフィグレーションデータを前記拡張−ＮＰインターフェース部にダウンロードする方法である。
【００２１】
このとき、前記拡張−ＮＰインターフェース部を、
複数の前記拡張部に対応してそれぞれ設けてもよく、
前記共通部と拡張部とを、
前記コンフィグレーションデータを伝送するための伝送ラインである拡張部−共通部インタフェースでそれぞれ接続してもよい。
【００２２】
上記のような通信装置及びＦＰＧＡのコンフィグレーション方法では、共通部のみにＦＰＧＡを実装し、拡張部のコンフィグレーション用ＥＥＰＲＯＭから共通部のＦＰＧＡにコンフィグレーションデータを転送することで、通信装置の性能や信頼性、あるいは拡張性を悪化させることなく、部品点数を削減することができる。
【００２３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２４】
上述したように、従来の通信装置では共通部と拡張部とにＦＰＧＡ及びコンフィグレーション用メモリ（ＥＥＰＲＯＭ）がそれぞれ実装されていた。本発明の通信装置では、共通部にＦＰＧＡを実装し、拡張部にコンフィグレーション用メモリを実装し、拡張部のコンフィグレーション用メモリから共通部のＦＰＧＡにコンフィグレーションデータを転送（ダウンロード）する構成である。
【００２５】
図１は本発明の通信装置の一構成例を示すブロック図である。
【００２６】
図１に示すように、本発明の通信装置は、共通部１と、送受信データの終端処理を行う複数の拡張部２とを有し、共通部１と拡張部２とがデータ伝送ラインである拡張部−共通部インターフェース３を介してそれぞれ接続された構成である。なお、図１では、ＰＯＳのＯＣ−３（１５５ＭＨｚ）、及びＦａｓｔ Ｅｔｈｅｒｎｅｔ（１００ＭＨｚ）に対応して２つの拡張部２が設けられた構成を示している。拡張部２の数は２つに限定されるものではなく、上述したように通信装置に接続される複数種類のラインインターフェースに応じてそれぞれ設けられる。
【００２７】
共通部１は、拡張部２と送受信するデータのフォワーディング処理等を行うＮＰ１１と、拡張部２とＮＰ１１間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成る複数の拡張−ＮＰインターフェース部１２と、送信用バッファ機能及び受信用バッファ機能をそれぞれ備え、拡張部と共通部間でデータを送受信する際のデータ破損防止用デバイスである複数のドライバ／レシーバ部（Ｄｒｖ／Ｒｃｖ）１３とを有する構成である。なお、拡張−ＮＰインターフェース部１２は複数の拡張部２に対応してそれぞれ設けられている。また、ドライバ／レシーバ部１３は、複数の拡張部２毎にそれぞれ２つずつ設けられている。
【００２８】
拡張部２は、ラインインターフェースに応じて送受信されるデータを終端するラインインターフェース部２１と、送信用バッファ機能及び受信用バッファ機能をそれぞれ備え、拡張部２と共通部１間でデータを送受信する際のデータ破損防止用デバイスであるドライバ／レシーバ部（Ｄｒｖ／Ｒｃｖ）２３と、共通部１が有する拡張−ＮＰインターフェース部１２を所定の論理回路として動作させるためのコンフィグレーションデータが格納された複数のコンフィグレーション用ＥＥＰＲＯＭ２２とを有する構成である。
【００２９】
なお、ドライバ／レシーバ部２３は、複数の拡張部２毎にそれぞれ２つずつ備え、一方はフォワーディング処理対象のデータを共通部１と送受信するために使用され、他方はコンフィグレーションデータを共通部１に送信するために使用される。
【００３０】
このような構成において、共通部１に実装される拡張−ＮＰインターフェース部１２は、拡張部２に実装されるコンフィグレーション用ＥＥＰＲＯＭ２２に格納されたコンフィグレーションデータにしたがってラインインターフェースとＮＰ間で送受信されるデータのフォーマットの変換を行う。
【００３１】
拡張部２はラインインターフェース毎に複数種類存在し、各種類毎に設けられた専用のコンフィグレーション用ＥＥＰＲＯＭ２２から共通部１の拡張−ＮＰインターフェース部１２の内容を書き換える。
【００３２】
拡張部２は通信装置に接続されるラインインターフェースの種別により複数の種類が存在する。ラインインターフェースの種類は、例えば、ＰＯＳ（１５５ＭＨｚ、６２２ＭＨｚ、２．４ＧＨｚ、…）、ＡＴＭ（１５５ＭＨｚ、６２２ＭＨｚ）、Ｅｔｈｅｒｎｅｔ（１０ＭＨｚ、１００ＭＨｚ、１ＧＨｚ、１０ＧＨｚ、…）等がある。
【００３３】
このように、共通部１のみにＦＰＧＡを実装し、拡張部２にコンフィグレーション用ＥＥＰＲＯＭを実装し、拡張部１のコンフィグレーション用ＥＥＰＲＯＭから共通部１のＦＰＧＡにコンフィグレーションデータを転送することで、通信装置の性能や信頼性、あるいは拡張性を悪化させることなく、部品点数を削減して回路の簡易化が可能であり、低価格化、及び低消費電力化を実現することができる。
【００３４】
次に、本発明の通信装置の動作について図２を用いて説明する。
【００３５】
図２は図１に示した通信装置の処理手順を示すフローチャートである。
【００３６】
図２に示すように、まず、共通部１へ電源を投入し（投入の手段は任意：ステップＳ１）、共通部１を起動する（ステップＳ２）。但し、この段階では拡張−ＮＰインターフェース部１２（ＦＰＧＡ）に対するコンフィグレーションデータのダウンロードは行われない。
【００３７】
次に、共通部１に拡張部２を実装すると（ステップＳ３）、共通部１に拡張部２が接続されることにより共通部１から拡張部２へ電源が供給される（ステップＳ４）。拡張部２は電源が供給されることで起動される（ステップＳ５）。
【００３８】
拡張部２が起動されると、拡張部２に実装されたコンフィグレーション用ＥＥＰＲＯＭ２２からラインインターフェースの種別毎のコンフィグレーションデータが拡張部−共通部インターフェース３を介して共通部１の拡張−ＮＰインターフェース部１２にダウンロードされ（ステップＳ６）、ＦＰＧＡから成る拡張−ＮＰインターフェース部が該データにしたがってコンフィグレーションされる（ステップＳ７）。
【００３９】
ここで、コンフィグレーションが成功した場合は、共通部１及び拡張部２はそれぞれ正常に動作を開始する（ステップＳ８）。
【００４０】
一方、コンフィグレーションが失敗した場合、共通部１及び拡張部２は、異常の発生を外部に通知するためのＬＥＤを点灯させ（ステップＳ９）、異常を表示した状態で動作を停止させる（ステップＳ１０）。
【００４１】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４２】
共通部のみにＦＰＧＡを実装し、拡張部のコンフィグレーション用ＥＥＰＲＯＭから共通部のＦＰＧＡにコンフィグレーションデータを転送することで、通信装置の性能や信頼性、あるいは拡張性を悪化させることなく、部品点数を削減することができる。したがって、通信装置の低価格化、及び低消費電力化が実現できる。
【図面の簡単な説明】
【図１】本発明の通信装置の一構成例を示すブロック図である。
【図２】図１に示した通信装置の処理手順を示すフローチャートである。
【図３】従来の通信装置の構成を示すブロック図である。
【符号の説明】
１ 共通部
２ 拡張部
３ 拡張部−共通部インターフェース
１１ ネットワークプロセッサ
１２ 拡張−ＮＰインターフェース部
１３、２３ ドライバ／レシーバ部
２１ ラインインターフェース部
２２ コンフィグレーション用ＥＥＰＲＯＭ

Claims (6)

1. プロセッサを有する共通部と、
   拡張機能に応じて設けられる拡張部と、
   を有する通信装置であって、
   前記共通部に、
   前記拡張部と前記プロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成る拡張−ＮＰインターフェース部を備え、
   前記拡張部に、
   前記ＦＰＧＡを所定の論理回路として動作させるためのコンフィグレーションデータが格納されたコンフィグレーション用メモリを備えた通信装置。
2. 前記拡張−ＮＰインターフェース部が、
   複数の前記拡張部に対応してそれぞれ設けられた請求項１記載の通信装置。
3. 前記コンフィグレーションデータを伝送するための伝送ラインである拡張部−共通部インタフェースを複数の前記拡張部毎にそれぞれ有する請求項１または２記載の通信装置。
4. プロセッサを有する共通部と、
   拡張機能に応じて設けられる拡張部と、
   を有する通信装置の内部に備えるＦＰＧＡをコンフィグレーションするためのコンフィグレーション方法であって、
   予め、前記共通部に、前記ＦＰＧＡから成る、前記拡張部と前記プロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するための拡張−ＮＰインターフェース部を備えておき、
   前記拡張部を起動したら、該拡張部のラインインタフェースの種別に応じたコンフィグレーションデータを前記拡張−ＮＰインターフェース部にダウンロードするＦＰＧＡのコンフィグレーション方法。
5. 前記拡張−ＮＰインターフェース部を、
   複数の前記拡張部に対応してそれぞれ設ける請求項４記載のＦＰＧＡのコンフィグレーション方法。
6. 前記共通部と拡張部とを、
   前記コンフィグレーションデータを伝送するための伝送ラインである拡張部−共通部インタフェースでそれぞれ接続する請求項４または５記載のＦＰＧＡのコンフィグレーション方法。

Images